TWI639216B - 埋入式基板封裝結構 - Google Patents

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Abstract

本發明揭露一種埋入式基板封裝結構，由上至下分別為第四介電層，第二基板、晶片及第五介電層、第三介電層、第二介電層、第一基板以及第一介電層；各層基板具有導線層與導通孔，而各介電層更具有開孔與導電凸塊或導電墊等，導線層、導通孔、開孔、導電凸塊、導電墊與埋入的晶片等則共同形成所需的電性連接。晶片採用覆晶方式與基板電性連結；晶片的背面所介接的是介電層材料。相較於習知技術中所介接的為基板，介電層的製程簡單，並且在晶片倒置銲接後，其線路連接即完成。相較於習知的埋入式基板封裝技術，本發明的結構可簡化製程。

Description

埋入式基板封裝結構
本發明係關於一種埋入式基板封裝結構。
為因應科技產品的多功能化與體積微小化，許多半導體晶片的封裝技術也應運而生，例如，利用晶片堆疊式(stacked)的封裝以有效縮小電子產品體積、藉由高密度基板(Substrate)來連接晶片與晶片以達到系統或次系統模組化的多晶片(MCM)封裝、覆晶封裝技術、藉由將不同功能的IC整合於同一晶圓上製造的系統單晶片(System on a Chip，SoC)、或是系統化封裝 (System in a Package，SiP)等技術，都已經被廣泛應用或視為是極具潛力技術。
例如，美國專利U.S. Patent No. 8,115,297揭露一種具有埋入式晶粒的雙基板結構及其方法(substrate structure with die embedded inside and dual build-up layers over both side surfaces and method thereof)。該結構包含一第一基板，該第一基板具有連接於金屬墊的一晶粒、以及分別形成於該第一基板兩側表面的第一、第二線路；一第二基板，具有一開口以接入該晶粒；以及第三、第四線路分別形成於該第二基板兩側表面。利用一具黏性的膠材填入該晶粒與第一基板之間、以及該晶粒與第二基板之間的空隙；並使用雷射切割該第一基板的背面以形成開口處以將該晶粒背面金屬層進行部分的暴露。
值得說明的是，在上述的結構及製程中，其晶粒係以面朝上的方式與基板進行電性連結；再者，該晶粒的背面係直接與基板相連、並且要在該晶粒正放後，才能進行填膠固定該晶粒，再接著進行重佈線線路(RDL)，最後才能完成線路連接。因此，整個封裝製程較為複雜。
鑒於前述之習知技術的缺點，本發明之主要目的係提供一種埋入式基板封裝結構， 採用覆晶方式與基板電性連結，製程簡單。
為達到前述之目的，本發明提出一種埋入式基板封裝結構，其包括：一第一基板、一第二基板、一第一介電層、一第二介電層、一第三介電層、一第四介電層以及一第五介電層，其中，該第一基板上設置有複數個第一導通孔(through hole)，該第一基板的上、下表面分別設置一第一上導線層與一第一下導線層，該第一上導線層與該第一下導線層透過該複數個第一導通孔電性連接；該第一介電層(dielectric layer)覆蓋於該第一基板下表面的第一下導線層，在位於該第一下導線層處具有複數個開孔(opening)，以暴露該第一下導線層的部分表面，該暴露表面可設置導電凸塊(bump)；該第二介電層覆蓋於該第一基板上表面的第一上導線層，在位於該第一上導線層處具有複數個開孔，以暴露該第一上導線層的部分表面，該暴露表面設置一導電凸塊(bump)，該導電凸塊更包括焊球本體及球下冶金層；該第二基板設置有至少一個容置空間(cavity)及複數個第二導通孔，該至少一個容置空間用於容置一晶片，該第二基板的上、下表面分別設置一第二上導線層與一第二下導線層；該第三介電層覆蓋於該第二下導線層，具有複數個開孔，以暴露該第二下導線層的部分表面，該暴露表面可設置導電凸塊，該導電凸塊更包括焊球本體及球下冶金層；該第四介電層覆蓋於該第二基板上表面的第二上導線層及晶片背面，做為晶片背面的保護層，在位於該第二上導線層處具有複數個開孔，以暴露該第二上導線層的部分表面，該暴露表面可設置導電凸塊，該導電凸塊更包括焊球本體及球下冶金層；以及該第五介電層包覆於該該晶片四周，以填充該晶片與該容置空間之間的縫隙，並固定該晶片於該容置空間之內，其中，該第二介電層及該第三介電層在位於該第二基板的容置空間處具有複數個開孔，該複數個開孔內設置球下冶金層(under bump metallurgy，UBM)或焊球本體，該晶片上的焊墊上方預作該導電凸塊或該焊球本體；當該晶片放置於該容置空間時，透過該導電凸塊或該焊球本體與該第一基板的第一上導線層電性連接。
以下係藉由特定的具體實施例說明本發明之實施方式，熟悉此技術之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本發明說明書中的各項細節亦可基於不同觀點與應用在不悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技術之人士瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應落在本發明所揭示之技術內容得能涵蓋之範圍內。
以下依據本發明之實施例，描述一種埋入式基板封裝結構，請參閱圖1所示，本發明之一種埋入式基板封裝結構係包括：一第一基板110、一第二基板140、一第一介電層120、一第二介電層130a、一第三介電層130b、一第四介電層150、以及一第五介電層160。本發明之埋入式基板封裝結構之各層設置之相對連接分別說明如下。
其中，第一基板110上設置有複數個第一導通孔(through hole)111，第一基板110的上、下表面分別設置一第一上導線層112與一第一下導線層113，第一上導線層112與第一下導線層113透過複數個第一導通孔111電性連接。
第一介電層(dielectric layer)120係覆蓋於第一基板110下表面的第一下導線層113，在位於第一下導線層113處具有複數個開孔(opening)，以暴露第一下導線層的部分表面，暴露表面可設置導電凸塊(bump)，導電凸塊更包括焊球本體121及球下冶金層122。
第二介電層130a係覆蓋於第一基板110上表面的第一上導線層112，在位於第一上導線層112處具有複數個開孔，以暴露第一上導線層的部分表面，暴露表面可設置導電凸塊(bump)，導電凸塊更包括焊球本體及球下冶金層。
第二基板140，係設置有至少一個容置空間(cavity)及複數個第二導通孔141，至少一個容置空間係用於容置一晶片142，第二基板140的上表面設置一第二上導線層143及第二下導線層144，第二上導線層143與第二下導線層144透過第二導通孔141電性連接。
第三介電層130b係覆蓋於第二基板140下表面的第二下導線層144，在位於第二下導線層處具有複數個開孔(opening)，以暴露第二下導線層144的部分表面，暴露表面可設置導電凸塊，導電凸塊更包括焊球本體及球下冶金層。第四介電層150覆蓋於第二基板140上表面的第二上導線層143，在位於第二上導線層處具有複數個開孔(opening)，以暴露第二上導線層143的部分表面，暴露表面可設置導電凸塊，其中，導電凸塊更可包括焊球本體151及球下冶金層152。
第五介電層160係包覆於晶片142四周，以填充晶片142與容置空間之間的縫隙，並固定晶片142於容置空間之內。
其中，第三介電層130b在位於第二基板140的容置空間處具有複數個開孔，晶片142上的焊墊132上方預先製作導電凸塊或焊球本體131，當晶片142放置於容置空間時，透過導電凸塊或焊球本體131與第一基板110的第一上導線層112電性連接。
換言之，基於上述說明，本發明之一種埋入式基板封裝結構，由上至下分別為第四介電層150，第二基板140、晶片142及第五介電層160、第三介電層130b、第二介電層130a、第一基板110以及第一介電層120；其中，各層基板更具有導線層與導通孔，而各介電層更具有開孔與導電凸塊或導電墊等，導線層、導通孔、開孔、導電凸塊、導電墊與晶片等則共同形成所需的電性連接。
值得注意的是，在本發明之一種埋入式基板封裝結構中，晶片採用覆晶方式與基板電性連結；再者，晶片的背面所介接的是介電層材料；相較於習知技術中所介接的為基板，介電層的製程簡單。並且在晶片倒置銲接後，其線路連接即完成。相較於習知的埋入式基板封裝技術，本發明的結構可簡化製程。
基於上述之本發明之一種埋入式基板封裝結構，在製程上可直接將第一基板及第二基板分別製作完成線路、UBM、通孔與容置空間，晶片上的焊墊132預作導電凸塊或焊球本體；然後，對準之後再藉由具有黏性之介電材 料黏合。接著，再置放晶片，與基板上的導線層焊接，然後填膠。最後，再做上凸塊或錫球，即完成製作。
本發明之一種埋入式基板封裝結構可適用於積體電路(IC)、感測器(sensor)、生醫晶片或其他被動元件，具有多項用途。
另外，關於本發明之材質的使用，第一基板110與第二基板140的材質為高分子、塑膠、陶瓷、金屬、矽晶圓(Si wafer)、複合材料(BT、FR4...)、玻璃及軟板的其中之一；第一上導線層112、第一下導線層113、第一導通孔111、第二上導線層143、第二下導線層144、第二導通孔141及導電凸塊的材質為導電材質，如銅(Cu)、銀(Ag)、鎳(Ni)、金(Au)、錫(Sn)及其組合或銀膠、碳膠之複合導電材料；以及第一介電層120、第二介電層130a、第三介電層130b、第四介電層150的材質為聚醯亞胺(PI)、苯並環丁烯(BCB)、矽膠材料、樹脂或高分子類複合材料的其中之一。
圖2所示為本發明之一種埋入式基板封裝結構應用於封裝晶片時，可增設一散熱結構。如圖2所示實施例中，其中，在該第四介電層上位於該晶片處更開設一窗口，僅該晶片的外周緣被該第四介電層所覆蓋，該窗口設置一散熱結構201，該散熱結構係直接接觸該晶片未被該第四介電層所覆蓋的部分，該散熱結構還覆蓋於該窗口的內側壁之上及於該窗口的內側壁與該第四介電層的外表面的交界處上，而使該散熱結構形成一凹槽結構。，藉此以利於傳導散發晶片所產生的熱能，散熱結構201之材質為導熱材料，如金屬、陶瓷、或是導熱複合材料。本實施例其他部分的結構與前述圖1中的主結構相同，於此不再贅述。
此外，當本發明之一種埋入式基板封裝結構應用於系統級封裝(System in Package，SiP)，可將被動元件或其他元件直接堆疊於第一介電層上或第四介電層上(未顯示於圖式中)，以減少封裝體積、重量，並可以 降低功耗。本發明之衍生性潛在應用極為廣泛，凡熟悉此領域技術之人員可推衍之各種變化及實施例，皆在本發明的技術精神與專利範圍內。
同樣地，當本發明之一種埋入式基板封裝結構應用於指紋辨識，則第一基板可以一較薄的基板(<100μm)或一軟式基板取代。本發明之衍生性潛在應用極為廣泛，凡熟悉此領域技術之人員可推衍之各種變化及實施例，皆在本發明的技術精神與專利範圍內。
本發明更可應用於更複雜之堆疊(stack)結構。圖3所示為本發明之一種埋入式基板封裝結構應用於堆疊式封裝時。如圖3所示的實施例中，可將兩個前述圖1中主結構的第四介電層或第一介電層相對結合，配合所需的線路電性連接，即可形成一種堆疊式的埋入式基板封裝結構。
儘管已參考本申請的許多說明性實施例描述了實施方式，但應瞭解的是，本領域技術人員能夠想到多種其他改變及實施例，這些改變及實施例將落入本公開原理的精神與範圍內。尤其是，在本公開、圖式以及所附申請專利的範圍之內，對主題結合設置的組成部分及/或設置可作出各種變化與修飾。除對組成部分及/或設置做出的變化與修飾之外，可替代的用途對本領域技術人員而言將是顯而易見的。
110‧‧‧第一基板
111‧‧‧第一導通孔
112‧‧‧第一上導線層
113‧‧‧第一下導線層
120‧‧‧第一介電層
121‧‧‧焊球本體
122‧‧‧球下冶金層
130a‧‧‧第二介電層
130b‧‧‧第三介電層
131‧‧‧焊球本體
132‧‧‧焊墊
140‧‧‧第二基板
141‧‧‧第二導通孔
142‧‧‧晶片
143‧‧‧第二上導線層
144‧‧‧第二下導線層
150‧‧‧第四介電層
151‧‧‧焊球本體
152‧‧‧球下冶金層
160‧‧‧第五介電層
201‧‧‧散熱結構
圖1係顯示本發明之的埋入式基板封裝結構得剖面示意圖； 圖2係顯示本發明之一種埋入式基板封裝結構應用於封裝晶片時增設一散熱結構的實施例；以及 圖3係顯示本發明之一種埋入式基板封裝結構應用於堆疊式封裝之實施例。

Claims (7)

  1. 一種埋入式基板封裝結構，包括：一第一基板、一第二基板、一第一介電層、一第二介電層、一第三介電層、一第四介電層以及一第五介電層，其中，該第一基板上設置有複數個第一導通孔(through hole)，該第一基板的上、下表面分別設置一第一上導線層與一第一下導線層，該第一上導線層與該第一下導線層透過該複數個第一導通孔電性連接；該第一介電層(dielectric layer)覆蓋於該第一基板下表面的第一下導線層，在位於該第一下導線層處具有複數個開孔(opening)，以暴露該第一下導線層的部分表面，該暴露表面可設置導電凸塊(bump)；該第二介電層覆蓋於該第一基板上表面的第一上導線層，在位於該第一上導線層處具有複數個開孔，以暴露該第一上導線層的部分表面，該暴露表面設置一導電凸塊；該第二基板設置有至少一個容置空間(cavity)及複數個第二導通孔，該至少一個容置空間用於容置一晶片，該第二基板的上、下表面分別設置一第二上導線層與一第二下導線層，該第二上導線層與該第二下導線層透過該複數個第二導通孔電性連接；該第二基板的該第二下導線層透過該第三介電層的該導電凸塊與該第一基板的第二介電層的該導電凸塊電性連接；該第四介電層覆蓋於第二基板上表面的第二上導線層，在位於該第二上導線層處具有複數個開孔(opening)，以暴露該第二上導線層的部分表面，該暴露表面可設置導電凸塊；以及該第五介電層包覆於該該晶片四周，以填充該晶片與該容置空間之間的縫隙，並固定該晶片於該容置空間之內，其中，該第二介電層及該第三介電層在位於該第二基板的容置空間處具有複數個開孔，該複數個開孔內設置該導電凸塊或焊球本體，該晶片上的焊墊上方預作該導電凸塊或該焊球本體；當該晶片放置於該容置空間時，透過該導電凸塊或該焊球本體與該第一基板的第一上導線層電性連接；其中，在該第四介電層上位於該晶片處更開設一窗口，僅該晶片的外周緣被該第四介電層所覆蓋，該窗口內設置一散熱結構，該散熱結構係直接接觸該晶片未被該第四介電層所覆蓋的部分，該散熱結構並覆蓋於該窗口的內側壁之上及於該窗口的內側壁與該第四介電層的外表面的交界處上，而使該散熱結構形成一凹槽。
  2. 如申請專利範圍第1項所述之埋入式基板封裝結構，其中，該第一介電層及該第二介電層所各暴露該第一下導線層及該第一上導線層部分表面設置有該導電凸塊，該導電凸塊更包括焊球本體及球下冶金層。
  3. 如申請專利範圍第1項所述之埋入式基板封裝結構，其中，該第三介電層及該第四介電層所各暴露該第二下導線層及該第二上導線層部分表面設置有該導電凸塊，該導電凸塊更包括焊球本體及球下冶金層。
  4. 如申請專利範圍第1項所述之埋入式基板封裝結構，其中，該第一基板與該第二基板的材質為高分子、塑膠、陶瓷、金屬、矽晶圓(Si wafer)、複合材料(BT、FR4)、玻璃及軟板的其中之一。
  5. 如申請專利範圍第1項所述之埋入式基板封裝結構，其中，該晶片為積體電路(IC)、感測器(sensor)、生醫晶片及被動元件的其中之一。
  6. 如申請專利範圍第1項所述之埋入式基板封裝結構，其中，該第一上導線層、該第一下導線層、該第一導通孔、該第二上導線層、該第二下導線層、該第二導通孔及該導電凸塊的材質為銅(Cu)、銀(Ag)、鎳(Ni)、金(Au)、錫(Sn)之導電材料及其組合或銀膠、碳膠之複合導電材料。
  7. 如申請專利範圍第1項所述之埋入式基板封裝結構，其中，該第一介電層、該第二介電層、該第三介電層、該第四介電層及該第五介電層的材質為聚醯亞胺(PI)、苯並環丁烯(BCB)、矽膠材料、樹脂及高分子類複合材料的其中之一。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112863744A (zh) * 2020-12-31 2021-05-28 协讯电子（吉安）有限公司 一种耐剪切力数据线

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI761060B (zh) * 2021-02-03 2022-04-11 南茂科技股份有限公司 薄膜覆晶封裝結構
TWI808835B (zh) * 2022-07-20 2023-07-11 強茂股份有限公司 晶圓級晶片尺寸封裝件及方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
TWI328423B (en) * 2007-09-14 2010-08-01 Unimicron Technology Corp Circuit board structure having heat-dissipating structure
US8421213B2 (en) * 2009-08-24 2013-04-16 Unimicron Technology Corporation Package structure
TWI552282B (zh) * 2014-11-03 2016-10-01 矽品精密工業股份有限公司 封裝結構及其製法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112863744A (zh) * 2020-12-31 2021-05-28 协讯电子（吉安）有限公司 一种耐剪切力数据线

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