TW201916197A - 包含雙面重佈層之堆疊半導體封裝組件 - Google Patents

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慈佑 陳
約翰 理查 杭特
洪志斌
王陳肇
黃志億
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    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/041—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00
    • H01L25/043—Stacked arrangements of devices
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
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Abstract

一種半導體裝置封裝，其包括一底部電子裝置、一中介層模組、一頂部電子裝置及一雙面重佈層(RDL)結構。中介層模組包含複數個導電通孔。頂部電子裝置具有一主動面且設置於底部電子裝置之上及中介層模組之上。雙面RDL結構係設置於底部電子裝置與頂部電子裝置之間。底部電子裝置之主動面朝向雙面RDL結構。頂部電子裝置之主動面朝向雙面RDL結構。雙面RDL結構將底部電子裝置之主動面電連接至頂部電子裝置之主動面。雙面RDL結構將頂部電子裝置之主動面電連接至中介層模組。

Description

包含雙面重佈層之堆疊半導體封裝組件
本揭露係關於堆疊半導體封裝組件。更明確地說，本揭露係關於包含雙面重佈層之堆疊半導體封裝組件
為瞭解決更小尺寸和增加功能的趨勢，半導體裝置變得越來越複雜。例如，為了支援增加的功能，半導體裝置可以包括堆疊半導體封裝組件，例如封裝層疊(package-on-package, POP)結構。POP結構包括堆疊在底部封裝上的頂部封裝。為了在頂部封裝和底部封裝之間形成電連接，底部封裝的頂部表面可具有暴露的焊墊，頂部封裝之底面處的相應焊墊連接到所述暴露的焊墊。POP結構的電連接的改進是需要的。
此外，半導體封裝可包括具有用於電連接的大量接觸墊的裝置，例如用於裝置的輸入和輸出。例如，在扇出組態中，電連接可以從半導體裝置的接觸墊佈線到由半導體裝置的外圍界定的區域的外部。然而，從越來越多的接觸墊所形成與佈線之電連接可能導致更大的製程複雜度和成本，並且可能佔據半導體封裝的大量表面積。具體而言，在扇出(fan-out)組態中形成與佈線在POP結構中的半導體裝置之間的電連接是具有挑戰性的。
在根據一些實施例之一個態樣中，一種半導體裝置包括一底部電子裝置、一中介層模組、一頂部電子裝置及一雙面重佈層(RDL)結構。該中介層模組包含複數個導電通孔。該頂部電子裝置具有一主動面且設置於該底部電子裝置之上及該中介層模組之上。該雙面RDL結構係設置於該底部電子裝置與該頂部電子裝置之間。該底部電子裝置之該主動面朝向該雙面RDL結構。該頂部電子裝置之該主動面朝向該雙面RDL結構。該雙面RDL結構將該底部電子裝置之該主動面電連接至該頂部電子裝置之該主動面。該雙面RDL結構將該頂部電子裝置之該主動面電連接至該中介層模組。
在根據一些實施例之另一態樣中，一種半導體裝置封裝包括一底部電子裝置、一封裝體、一頂部電子裝置、一雙面RDL結構、一第二RDL結構及一中介層模組，該中介層模組例如為一矽通孔(through-silicon via, TSV)模組。該底部電子裝置具有朝向上之一主動面以及相對於該主動面之一背面。該封裝體囊封該底部電子裝置並覆蓋該底部電子裝置之該背面。該頂部電子裝置具有朝向下之一主動面且設置於該底部電子裝置之上。該雙面RDL結構設置於該底部電子裝置與該頂部電子裝置之間。該雙面RDL結構將該底部電子裝置之該主動面電連接至該頂部電子裝置之該主動面。該第二RDL結構係設置於該底部電子裝置之下。該中介層模組將該雙面RDL結構電連接至該第二RDL結構。
在根據一些實施例之另一態樣中，一種用於製造一半導體裝置封裝之方法，其包括：形成一第一RDL結構，該第一RDL結構具有一第一側及一第二側；在該第一RDL結構之該第一側上設置一互連件(interconnect)、一第一底部電子裝置及一第二底部電子裝置；及在該第一RDL結構之該第二側上設置一頂部電子裝置，該第一RDL結構將該頂部電子裝置電連接至該第一底部電子裝置或該第二底部電子裝置。
在根據一些實施例之又一態樣中，一種半導體裝置封裝包括一第一重佈層(RDL)結構、一第一底部電子裝置、一第一連接器、一第二底部電子裝置、一第二連接器、一封裝體、一互連件及一頂部電子裝置。該第一RDL結構具有一頂側(top side)及一底側(bottom side)。該第一底部電子裝置具有朝向該第一RDL結構之該底側的一主動面以及相對於該第一底部電子裝置之該主動面的一背面。該第一連接器在該第一底部電子裝置之該主動面與該第一RDL結構之該底側之間延伸。該第一連接器包含焊料。該第二底部電子裝置具有朝向該第一RDL結構之該底側的一主動面以及相對於該第二底部電子裝置之該主動面的一背面。該第二連接器在該第二底部電子裝置之該主動面與該第一RDL結構之該底側之間延伸。該第二連接器包含焊料。該封裝體囊封該第一底部電子裝置及該第二底部電子裝置。該互連件延伸穿過該封裝體且電連接至該第一RDL結構。該頂部電子裝置具有朝向該第一RDL結構之該頂面的一主動面且電連接至該第一RDL結構。
亦預期本揭露之其他態樣及實施例。前述揭露內容及以下具體實施方式無意將本揭露限制於任何特定實施例，而僅意在描述本揭露之一些實施例。
圖1繪示根據本揭露之一些實施例之一種堆疊半導體封裝組件的橫截面視圖。圖1A繪示圖1之區域A的放大圖。堆疊半導體封裝組件1包含頂部封裝2及底部封裝4。頂部封裝2係堆疊於底部封裝4之上。頂部封裝2包含一或多個電子裝置46(亦可稱為頂部電子裝置)。底部封裝4包含一或多個電子裝置24(亦可稱為底部電子裝置)。在一些實施例中，電子裝置46及24中之每一者可為對應於半導體晶粒或晶片之主動裝置，儘管預期電子裝置46及/或24通常可為任何主動裝置(半導體晶粒或晶片、電晶體等)、任何被動裝置(例如，電阻器、電容器、電感器、變壓器等)或上述兩種或更多種的組合。頂部電子裝置46中之每一者都具有一底部表面(亦可稱為主動表面)並且包含主動表面上的接觸墊48，接觸墊48朝向下以用於電連接。底部電子裝置24中之每一者具有一頂部表面(亦可稱為主動表面)並且包含主動表面上的接觸墊26，接觸墊26朝向上以用於電連接。
重佈層(RDL)結構14設置在頂部電子裝置46的接觸墊48與底部電子裝置24的接觸墊26之間以建立其電連接。因為RDL結構14的兩側(both sides)皆電連接至電子裝置46和24，所以RDL結構14亦可稱為雙面RDL結構。在一些實施例中，RDL結構14可包含一或多個RDL。例如，如圖1和圖1A所示，RDL結構14可包含第一RDL 16和第二RDL 18。在一些實施例中，第一RDL 16的至少一些跡線係電連接至第二RDL 18的一些跡線。在一些實施例中，RDL結構14包含例如金(Au)、銀(Ag)、鎳(Ni)、銅(Cu)、其它金屬或合金，或上述兩種或更多種的組合。
一或多個介電質層20係經設置以囊封RDL結構14的至少一部分。例如，如圖1和圖1A所示，介電質層20囊封RDL 16且暴露RDL 18。在一些實施例中，介電質層20可包含有機材料、阻焊膜(solder mask) 、聚亞醯胺(polyimide, PI)、環氧樹脂、ABF(Ajinomoto build-up film)、模製材料(molding compound)、或上述兩種或更多種的組合。
堆疊半導體封裝組件1可進一步包含設置在底部電子裝置24之下的另一RDL結構36。在一些實施例中，RDL結構36可包含一或多個RDL。例如，如圖1和圖1A所示，RDL結構36可包含第一RDL 38和第二RDL 40。在一些實施例中，第一RDL 38的至少一些跡線電連接至第二RDL 40的一些跡線。在一些實施例中，RDL結構36包含例如Au、Ag、Ni、Cu、其他金屬或合金，或上述兩種或更多種的組合。介電質層42係經設置以囊封RDL結構36的至少一部分。在一些實施例中，介電質層42可包含有機材料、阻焊膜、PI、環氧樹脂、ABF、模製材料、或上述兩種或更多種的組合。
堆疊半導體封裝組件1可進一步包含在RDL結構14和另一RDL結構36之間延伸的一或多個互連件。如圖所示，該等互連件是導電柱22，其可將RDL結構14(例如，RDL結構14的第二RDL 18)電連接至RDL結構36(例如，RDL結構36的第一RDL 38)。在一些實施例中，導電柱22可以設置在堆疊半導體封裝組件1的外圍(periphery)上。在一些實施例中，導電柱22包含例如Au、Ag、Ni、Cu、其他金屬或合金，或上述兩種或更多種的組合。每個導電柱22的橫向外圍可以是大致圓形的並且可以具有約20μm至約100μm、約30μm至約100μm、40μm至約100μm或50μm至約100μm的直徑。
底部電子裝置24可藉由例如倒裝晶片安裝(flip-chip mounting)的方式而電連接至RDL結構14。如圖1和1A所示，電子裝置24中之每一者包含用於電連接的接觸墊26。在一些實施例中，接觸墊26可以是受控崩潰晶片連接(Controlled Collapse Chip Connection)(C4)凸塊，球狀柵格陣列(Ball Grid Array, BGA)或地柵陣列(Land Grid Array, LGA)。連接器28設置在電子裝置24的接觸墊26與RDL結構14之間，並且將電子裝置24的接觸墊26電連接至RDL結構14(例如，RDL結構14的第二RDL 18)。連接器28可以是例如由(或包含)焊料或另一種導電材料形成的導電凸塊，及/或由(或包含)銅、銅合金或另一種金屬、另一種金屬合金或另一種金屬或其他導電材料的組合所形成的導電柱。
類似地，頂部電子裝置46可藉由例如倒裝晶片安裝而電連接至RDL結構14。如圖1和1A所示，電子裝置46中之每一者包含用於電連接的接觸墊48。在一些實施例中，接觸墊48可以是C4凸塊、BGA或LGA。連接器50設置在電子裝置46的接觸墊48與RDL結構14之間，並將電子裝置46的接觸墊48電連接至RDL結構14(例如，RDL結構14的第一RDL 16)。連接器50可以是例如由(或包含)焊料或另一種導電材料形成的導電凸塊，及/或由(或包含)銅、銅合金或另一種金屬、另一種金屬合金或另一種金屬或其他導電材料的組合所形成的導電柱。
堆疊半導體封裝組件1可進一步包含封裝體30，其經設置以囊封電子裝置24。如圖所示，封裝體30包含設置在電子裝置24和RDL結構36之間的一部分，使得封裝體30覆蓋電子裝置24中之每一者的底部表面(亦稱為背面)。封裝體30進一步囊封RDL結構14的一部分(例如，第二RDL 18)和導電柱22的一部分。如圖1和圖1A所示，導電柱22的側面被封裝體30覆蓋。每個導電柱22的兩個終端從封裝體30露出並分別電連接至RDL結構14和36。在一些實施例中，封裝體30可包含例如一或多種有機材料(例如模製材料、BT、PI、PBO、阻焊劑、ABF、PP、基於環氧樹脂之材料，或上述兩種或更多種的組合)、無機材料(例如矽、玻璃、陶瓷、石英，或上述兩種或更多種的組合)、液體、乾膜(dry-film)材料，或上述兩種或更多種的組合。可包含另一封裝體以囊封頂部電子裝置46。
堆疊半導體封裝組件1可進一步包含底部填充物(underfill)52，其經設置以覆蓋電子裝置46的主動表面和連接器50。在一些實施例中，底部填充物52包含環氧樹脂，模製材料(例如環氧樹脂模製材料或其他模製材料），聚亞醯胺，酚類化合物或材料，包含矽酮分散在其中的材料，或上述兩種或更多種的組合。在一些實施例中，取決於不同實施例的規格，底部填充物52可以是毛細底部填充物(capillary underfill, CUF)、模製底部填充物(molded underfill, MUF)或分配膠體。
堆疊半導體封裝組件1可進一步包含連接元件54(例如，凸塊或焊球)，其用以電連接至RDL結構36(例如，RDL結構36的第二RDL 40)。在一些實施例中，連接元件54是C4凸塊、BGA或LGA。
根據本揭露的至少一些實施例，雙面RDL結構14將頂部電子裝置46電連接至底部電子裝置24。因此，雙面RDL結構14可以用於頂部電子裝置46和底部電子裝置24之間的資料通信，從而在頂部電子裝置46和底部電子裝置24之間提供短而有效率的通信路徑。此外，雙面RDL結構14可以用於頂部電子裝置46通過晶片間連接(die-to-die connections)之間的資料通信。類似地，雙面RDL結構14可以用於底部電子裝置24通過晶片間連接(die-to-die connections)之間的資料通信。再者，頂部電子裝置46和底部電子裝置24可以與外部裝置通信並且通過雙面RDL結構14、導電柱22、RDL結構36和連接元件54接收電力。
圖2-13繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件的方法的一或多個階段。此種製造方法可稱為「後置晶片」(chip last)方法。參照圖2，提供一臨時載體12。載體12可以是各種合適的載體中的任一種，例如晶圓或面板。
參照圖3，RDL結構14係經設置或形成於臨時載體12上。在一些實施例中，RDL結構14可包含一或多個RDL。例如，如圖3所示，RDL結構14可包含第一RDL 16和設置於第一RDL 16上的第二RDL 18。在一些實施例中，第一RDL 16的至少一些跡線係電連接至第二RDL 18的一些跡線。在一些實施例中，RDL結構14包含例如金(Au)、銀(Ag)、鎳(Ni)、銅(Cu)、其它金屬或合金，或上述兩種或更多種的組合。
介電質層20係經設置或形成以囊封RDL結構14的至少一部分。例如，如圖3所示，介電質層20係經形成以囊封RDL 16，且RDL 18形成於介電質層20之上且自介電質層20露出。在一些實施例中，介電質層20可包含有機材料、阻焊膜、PI、環氧樹脂、ABF、模製材料、或上述兩種或更多種的組合。根據「後置晶片」方法，在將電子裝置安裝到RDL結構14之前，可以測試RDL結構14以驗證其沒有缺陷(free of defects)。
參照圖4，在RDL結構14上設置或形成一或多個導電柱22。在一些實施例中，導電柱22設置在RDL結構14的外圍上。導電柱22可電連接到RDL結構14(例如，RDL結構14的第二RDL 18)。在一些實施例中，導電柱22包含例如Au、Ag、Ni、Cu、其它金屬或合金，或上述兩種或更多種的組合。導電柱22可以預先形成並且通過焊料或其他導電材料電連接到RDL結構14，或者可以通過例如電鍍(plating)形成在RDL結構14上。
參照圖5，一或多個電子裝置24設置在RDL結構14和介電質層20上方，並且可藉由例如倒裝晶片安裝的方式而電連接至RDL結構14。如圖5所示，電子裝置24中之每一者包含用於電連接的接觸墊26。在一些實施例中，接觸墊26可以是C4凸塊、BGA或LGA。
連接器28設置在電子裝置24的接觸墊26與RDL結構14之間，並且將電子裝置24的接觸墊26電連接至RDL結構14(例如，RDL結構14的第二RDL 18)。連接器28可以是例如由(或包含)焊料或另一種導電材料形成的導電凸塊，及/或由(或包含)銅、銅合金或另一種金屬、另一種金屬合金或另一種金屬或其他導電材料的組合所形成的導電柱。如圖5所示，電子裝置24中之每一者可為對應於半導體晶粒或晶片之主動裝置，儘管預期電子裝置24通常可為任何主動裝置(半導體晶粒或晶片、電晶體等)、任何被動裝置(例如，電阻器、電容器、電感器、變壓器等)或上述兩種或更多種的組合。
參照圖6，封裝體30係經設置或形成以囊封電子裝置24。封裝體30進一步覆蓋介電質層20、RDL結構14(例如，第二RDL 18)和導電柱22。圖6所示之結構也被稱為包覆成型(overmold)組件。如圖6所示，導電柱22係嵌入於包覆成型組件中。換句話說，導電柱22的頂部表面被封裝體30覆蓋。在一些實施例中，封裝體30可包含例如一或多種有機材料(例如模製材料、BT、PI、PBO、阻焊劑、ABF、PP、基於環氧樹脂之材料，或上述兩種或更多種的組合)、無機材料(例如矽、玻璃、陶瓷、石英，或上述兩種或更多種的組合)、液體、乾膜材料，或上述兩種或更多種的組合。
參照圖7，封裝體30的一部分被移除以暴露導電柱22。可使用例如研磨(grinding)、拋光(lapping)或其他合適材料的移除技術來移除封裝體30的一部分。如圖7所示，封裝體30包含表面34，並且每個導電柱22的終端的至少一部分從封裝體30的表面34露出。在一些實施例中，導電柱22的終端可與封裝體30的表面34實質上共平面。電子裝置24的表面係低於封裝體30的表面34。換句話說，電子裝置24保持被封裝體30囊封。
參照圖8，另一RDL結構36係經設置或形成在封裝體30的表面34上。在一些實施例中，RDL結構36可包含一或多個RDL。例如，如圖8所示，RDL結構36可包含第一RDL 38和設置於第一RDL 38之上的第二RDL 40。在一些實施例中，第一RDL 38的至少一些跡線係電連接至第二RDL 40的一些跡線。在一些實施例中，RDL結構36包含例如Au、Ag、Ni、Cu、其它金屬或合金，或上述兩種或更多種的組合。
導電柱22可電連接至RDL結構36(例如，RDL結構36的第一RDL 38)。介電質層42係經設置以囊封RDL結構36的至少一部分。在一些實施例中，介電質層42可包含有機材料、阻焊膜、PI、環氧樹脂、ABF、模製材料、或上述兩種或更多種的組合。
參照圖9，載體44設置在RDL結構36上方。例如，載體44可結合至RDL結構36及/或介電質層42。載體44可以是各種合適的載體中的任一種，例如晶圓或面板。
參照圖10，將圖9所示之結構上下翻轉。可藉由例如剝離之方式移除載體12。因此，暴露了RDL結構14(例如，RDL結構14的第一RDL 16)的跡線。
參照圖11，一或多個電子裝置46設置在RDL結構14及/或介電質層20上方，並且可藉由例如倒裝晶片安裝的方式而電連接至RDL結構14。如圖11所示，每個電子裝置46包含用於電連接的接觸墊48，該等接觸墊48係在每個電子裝置46的主動表面(亦可稱為主動側)上。在一些實施例中，接觸墊48可以是C4凸塊、BGA或LGA。
連接器50設置在電子裝置46的接觸墊48與RDL結構14之間，並且將電子裝置46的接觸墊48電連接至RDL結構14(例如，RDL結構14的第一RDL 16)。連接器50可以是例如由(或包含)焊料或另一種導電材料形成的導電凸塊，及/或由(或包含)銅、銅合金或另一種金屬、另一種金屬合金或另一種金屬或其他導電材料的組合所形成的導電柱。如圖11所示，電子裝置46中之每一者可為對應於半導體晶粒或晶片之主動裝置，儘管預期電子裝置46通常可為任何主動裝置(半導體晶粒或晶片、電晶體等)、任何被動裝置(例如，電阻器、電容器、電感器、變壓器等)或上述兩種或更多種的組合。
參照圖12，底部填充物52係經設置以覆蓋電子裝置46的主動表面和連接器50。在一些實施例中，底部填充物52包含環氧樹脂，模製材料(例如環氧樹脂模製材料或其他模製材料），聚亞醯胺，酚類化合物或材料，包含矽酮分散在其中的材料，或上述兩種或更多種的組合。在一些實施例中，取決於不同實施例的規格，底部填充物52可以是CUF、MUF或分配膠體。
參照圖13，可藉由例如剝離之方式移除載體44。因此，暴露了RDL結構36(例如，RDL結構36的第二RDL 40)的跡線。此外，設置連接元件54(例如，凸塊或焊球)以電連接RDL結構36(例如，RDL結構36的第二RDL 40)以形成堆疊半導體組件1(亦如圖1中所示)。在一些實施例中，連接元件54是C4凸塊、BGA或LGA。在一些實施例中，連接元件54可以藉由例如電鍍、無電解電鍍，濺射(sputtering)，印刷(paste printing)，凸塊或接合製程形成。在一些實施例中，連接元件54是導電柱(例如銅柱、其他金屬柱或金屬合金柱)。例如，堆疊半導體封裝組件1可以使用例如倒裝晶片製程通過導電柱安裝並且電連接至電路板或基板。
圖14繪示根據本揭露之一些實施例之一種堆疊半導體封裝組件1a的橫截面視圖。圖14A繪示圖14之區域AA的放大圖。圖14和14A的堆疊半導體封裝組件1a類似於圖1和圖1A的堆疊半導體封裝組件1，除了堆疊半導體封裝組件1a的至少一個底部電子裝置24進一步包含朝向下的底部表面上的接觸墊26之外。換句話說，在圖14和14A的堆疊半導體封裝組件1a中，底部電子裝置24具有兩個主動表面(頂部主動表面和底部主動表面)。 接觸墊26設置在朝向上的頂部主動表面上，而接觸墊58設置在朝向下的底部主動表面上。在一些實施例中，接觸墊58可以是C4凸塊、BGA或LGA。
連接器60設置在電子裝置24的接觸墊58和RDL結構36之間，並且將電子裝置24的接觸墊58電連接至RDL結構36(例如，RDL結構36的第一RDL 38)。連接器60可以是例如由(或包含)焊料或另一種導電材料形成的導電凸塊，及/或由(或包含)銅、銅合金或另一種金屬、另一種金屬合金或另一種金屬或其他導電材料的組合所形成的導電柱。
根據本揭露的至少一些實施例，除了如圖1所示可通過雙面RDL結構14、導電柱22、RDL結構36和連接元件54與外部裝置通信並且接收電力之外，堆疊半導體封裝組件1a的底部電子裝置24可以通過接觸墊58、連接器60、RDL結構36和連接元件54 與外部裝置通信並且接收電力。換句話說，因為底部電子裝置24具有兩個主動表面，底部電子裝置24可以直接通過RDL結構36進行外部通信，而不使用導電柱22。
圖15繪示根據本揭露之一些實施例之一種堆疊半導體封裝組件1b的橫截面視圖。圖15A繪示圖15之區域AAA的放大圖。圖15和15A的堆疊半導體封裝組件1b類似於圖14和圖14A的堆疊半導體封裝組件1a，除了堆疊半導體封裝組件1b的至少一個底部電子裝置24被替換為一或多個中介層(interposer)模組62，例如一或多個矽通孔(through-silicon via, TSV)模組。每個中介層模組62包含可以由(或包含)玻璃、矽、金屬、金屬合金、聚合物或另一種合適的結構材料形成的基板。每個中介層模組62亦包含從中介層模組62的底部表面延伸到中介層模組62的頂部表面的複數個導電通孔。導電通孔可以由金屬、金屬合金、導電膏或其他導電材料或導電材料的組合形成。在一些實施例中，每個導電通孔的橫向外圍大致上可以是圓形的並且可以具有在從約0.5µm到約50µm、從約1µm到約50µm、從約1µm到約20µm、從約1µm到約10µm，或從約1µm到約3µm的範圍內的直徑。中介層模組62的至少一些導電通孔電互連RDL結構14和RDL結構36。至少一些導電通孔可以設置在頂部電子裝置46下方。
根據本揭露的至少一些實施例，除了如圖1及14所示可通過雙面RDL結構14、導電柱22、RDL結構36和連接元件54與外部裝置通信並且接收電力之外，堆疊半導體封裝組件1b的至少一頂部電子裝置46和至少一底部電子裝置24可以通過RDL結構14、中介層模組62、RDL結構36和連接元件54與外部裝置通信並且接收電力。換句話說，由於中介層模組62，除了或代替使用導電柱22之外，至少一頂部電子裝置46和至少一底部電子裝置24可以通過中介層模組62進行外部通信。相較於導電柱22而言，中介層模組62在RDL結構14和RDL結構36之間提供更高密度的互連。
圖16繪示根據本揭露之一些實施例之一種堆疊半導體封裝組件1c的橫截面視圖。圖16A繪示圖16之區域AAAA的放大圖。圖16和16A的堆疊半導體封裝組件1c類似於圖15和圖15A的堆疊半導體封裝組件1b，除了圖16和16A的堆疊半導體封裝組件1c中可以省略導電柱22。
根據本揭露的至少一些實施例，堆疊半導體封裝組件1c的頂部電子裝置46和底部電子裝置24不是使用導電柱與外部進行通信，而是通過RDL結構14、中介層模組62、RDL結構36和連接元件54與外部裝置通信並且接收電力。與導電柱相比，中介層模組62的導電通孔的密度係實質上更高。再者，相較於通過將與底部電子裝置24間隔更遠的大尺寸導電柱的電路徑而言，通過中介層模組62的至少一些導電通孔的電路徑較短。
本揭露之堆疊半導體封裝組件(例如，組件1、1a、1b和1c)可用於各種應用中。圖17繪示根據本揭露之一些實施例之一種實施為一無線通信前端模組(FEM)的堆疊半導體封裝組件1700的橫截面視圖。堆疊半導體封裝組件1700(無線通信FEM)包含頂部封裝2和底部封裝4。頂部封裝2堆疊在底部封裝4上並且通過雙面RDL結構14電連接到底部封裝4。頂部封裝2包含一或多個電子裝置，例如為功率放大器(PA)及/或開關裝置1702以及一或多個濾波器1704、1706和1708。濾波器1704、1706和1708可包含一或多個體聲波(bulk acoustic wave, BAW)濾波器或一或多個表面聲波(SAW)濾波器。底部封裝4包含一或多個電子裝置，例如為功率放大器(PA)及/或開關裝置1712和1714。在一些實施例中，可以根據例如本揭露之堆疊半導體封裝組件1、1a、1b和1c之組態來實施堆疊半導體封裝組件1700。
圖18繪示根據本揭露之一些實施例之一種實施為一無線通信(FEM)的堆疊半導體封裝組件1800的橫截面視圖。堆疊半導體封裝組件1800(無線通信FEM)包含頂部封裝2和底部封裝4。頂部封裝2堆疊在底部封裝4上並且通過雙面RDL結構14電連接到底部封裝4。頂部封裝2包含一或多個電子裝置，例如為PA及/或開關裝置1801和1802以及一或多個濾波器1804、1806和1808。濾波器1804、1806和1808可包含一或多個BAW濾波器或一或多個SAW濾波器。底部封裝4包含一或多個電子裝置，例如為PA及/或開關裝置1812和1814以及一或多個濾波器1816。濾波器1816可包含一或多個BAW濾波器或一或多個SAW濾波器。在一些實施例中，可以根據例如本揭露之堆疊半導體封裝組件1、1a、1b和1c之組態來實施堆疊半導體封裝組件1800。
圖19繪示根據本揭露之一些實施例之一種實施為一系統級封裝(SiP)的堆疊半導體封裝組件的橫截面視圖。堆疊半導體封裝組件1900(SiP)包含頂部封裝2和底部封裝4。頂部封裝2堆疊在底部封裝4上並且通過雙面RDL結構14電連接到底部封裝4。頂部封裝2包含一或多個電子裝置，例如為一或多個表面安裝裝置(surface mounted devices, SMDs)1902、1904、1906及儲存器1908。底部封裝4包含一或多個電子裝置，例如為無線模組1912(Wi-Fi及/或藍牙(BT))和微控制器單元(MCU)1914。在一些實施例中，可以根據例如本揭露之堆疊半導體封裝組件1、1a、1b和1c之組態來實施堆疊半導體封裝組件1900。
圖20繪示根據本揭露之一些實施例之一種實施為一SiP的堆疊半導體封裝組件2000的橫截面視圖。堆疊半導體封裝組件2000(SiP)包含頂部封裝2和底部封裝4。頂部封裝2堆疊在底部封裝4上並且通過雙面RDL結構14電連接到底部封裝4。頂部封裝2包含一或多個電子裝置，例如為一或多個SMDs 2002，快閃記憶體2004、DDR(雙倍資料速率)記憶體2006和感測器2008。感測器2008可以是例如溫度感測器、光感測器、觸控感測器、聲音感測器、壓力感測器等。底部封裝4包含一或多個電子裝置，例如為無線模組2012(Wi-Fi及/或BT)，電源管理積體電路(PMIC)2014以及MCU 2016。在一些實施例中，可以根據例如本揭露之堆疊半導體封裝組件1、1a、1b和1c之組態來實施堆疊半導體封裝組件2000。
圖21繪示根據本揭露之一些實施例之一種實施為一SiP的堆疊半導體封裝組件2100的橫截面視圖。SiP可以是例如顯示器觸控SiP。堆疊半導體封裝組件2100(SiP)包含頂部封裝2和底部封裝4。頂部封裝2堆疊在底部封裝4上並且通過雙面RDL結構14電連接到底部封裝4。頂部封裝2包含一或多個電子裝置，例如為一或多個SMD 2102、2104、2106和半導體晶片或封裝2108。底部封裝4包含一或多個電子裝置，例如為半導體晶片2112和2114。在一些實施例中，可以根據例如本揭露之堆疊半導體封裝組件1、1a、1b和1c之組態來實施堆疊半導體封裝組件2100。堆疊半導體封裝組件2100可進一步包含遮罩層2110以覆蓋頂部封裝2的多個裝置且用以減輕電磁干擾。遮罩層2110可以由(或包含)金屬、金屬合金或其他導電材料或導電材料的組合形成。遮罩層2110通過雙面RDL結構14的電路徑接地。
在一些實施例中，堆疊半導體封裝組件可包含光電子封裝或光電子模組。例如，半導體晶片或封裝2108可包含一或多個光電子封裝或光電子模組。在一些實施例中，堆疊半導體封裝組件可包含至少一積體影像感測器SiP(例如，視覺感測器SiP)或至少一積體影像感測器組件(例如，視覺感測器組件)。例如，半導體晶片或封裝2108可包含一或多個積體影像感測器SiP(例如，視覺感測器SiP)或積體影像感測器組件(例如，視覺感測器組件)。
圖22繪示根據本揭露之一些實施例之一種實施為一網絡路由器或交換器的堆疊半導體封裝組件2200的橫截面視圖。堆疊半導體封裝組件2200(網絡路由器或交換器)包含頂部封裝2和底部封裝4。頂部封裝2堆疊在底部封裝4上並且通過雙面RDL結構14電連接到底部封裝4。在一些實施例中，雙面RDL結構14的一部分可以實施為被動等化器。頂部封裝2包含一或多個電子裝置，例如為網路處理單元(networking processing unit, NPU)2202。底部封裝4包含一或多個電子裝置，例如為高頻寬記憶體(HBM)2212、TSV模組2214和串聯器及/或解串聯器(SerDes)2216。TSV模塊2214實質上可相同或類似於如圖15和15A所示的中介層模組62。在一些實施例中，可以根據例如本揭露之堆疊半導體封裝組件1、1a、1b和1c之組態來實施堆疊半導體封裝組件2200。
圖23繪示根據本揭露之一些實施例之一種實施為一網絡路由器或交換器的堆疊半導體封裝組件2300的橫截面視圖。堆疊半導體封裝組件2300(網絡路由器或交換器)包含頂部封裝2和底部封裝4。頂部封裝2堆疊在底部封裝4上並且通過雙面RDL結構14電連接到底部封裝4。頂部封裝2包含一或多個電子裝置，例如為HBM 2302和SerDes 2304。底部封裝4包含一或多個電子裝置，例如為TSV模組2312、NPU模組2314和另一個TSV模組2316。TSV模組2312、2316實質上可相同或類似於如圖15和15A所示的中介層模組62。在一些實施例中，可以根據例如本揭露之堆疊半導體封裝組件1、1a、1b和1c之組態來實施堆疊半導體封裝組件2300。在一些實施例中，可以如圖23所示省略導電柱。
圖24繪示根據本揭露之一些實施例之一種實施為一網絡路由器或交換器的堆疊半導體封裝組件2400的橫截面視圖。堆疊半導體封裝組件2400(網絡路由器或交換器)包含頂部封裝2和底部封裝4。頂部封裝2堆疊在底部封裝4上並且通過雙面RDL結構14電連接到底部封裝4。頂部封裝2包含一或多個電子裝置，例如為HBM 2402和SerDes 2404。底部封裝4包含例如NPU 2412及導電柱22及設置於封裝體30中的複數個TSV模組2414。在一些實施例中，可以根據例如本揭露之堆疊半導體封裝組件1、1a、1b和1c之組態來實施堆疊半導體封裝組件2400。在一些實施例中，雙面RDL結構14的部分可以被實施為記憶體匯流排介面、並聯匯流排，串聯匯流排等。
圖25繪示根據本揭露之一些實施例之一種實施為一圖形適配器的堆疊半導體封裝組件2500的橫截面視圖。堆疊半導體封裝組件2500(圖形適配器)包含頂部封裝2和底部封裝4。頂部封裝2堆疊在底部封裝4上並且通過雙面RDL結構14電連接到底部封裝4。頂部封裝2包含一或多個電子裝置，例如為圖形處理單元(GPU) 2502。底部封裝4包含一或多個電子裝置，例如為HBM 2512、TSV模組2514及另一HBM 2516。TSV模組2514實質上可相同或類似於如圖15和15A所示的中介層模組62。。在一些實施例中，可以根據例如本揭露之堆疊半導體封裝組件1、1a、1b和1c之組態來實施堆疊半導體封裝組件2500。在一些實施例中，由於高頻寬規格，GPU 2502指定到外部裝置的大量電連接。導電柱可能不符合電連接數量的規格。相反地，由於高密度TSV，TSV模組2514允許GPU 2502與外部裝置具有指定數量的電連接。
圖26繪示根據本揭露之一些實施例之一種實施為一高頻寬記憶體適配器的堆疊半導體封裝組件2600的橫截面視圖。堆疊半導體封裝組件2600(高頻寬記憶體適配器)包含頂部封裝2和底部封裝4。頂部封裝2堆疊在底部封裝4上並且通過雙面RDL結構14電連接到底部封裝4。頂部封裝2包含一或多個電子裝置，例如為HBM 2602和2604。底部封裝4包含一或多個電子裝置，例如為晶片2612和TSV模組2614。晶片2612可以是例如GPU或三維(3D)處理單元。TSV模組2614實質上可相同或類似於如圖15和15A所示的中介層模組62。在一些實施例中，可以根據例如本揭露之堆疊半導體封裝組件1、1a、1b和1c之組態來實施堆疊半導體封裝組件2600。在一些實施例中，由於高頻寬規格，HBM 2602和2604指定到外部裝置的大量電連接。導電柱可能不符合電連接數量的規格。相反地，由於高密度TSV，TSV模組2614允許HBM 2602和2604與外部裝置具有指定數量的電連接。
在一些實施例中，堆疊半導體封裝組件可包含導熱部件(thermal conducting component)。圖27繪示根據本揭露之一些實施例之一種堆疊半導體封裝組件2700的橫截面視圖。圖27A繪示圖27之區域AAAAA的放大圖。圖27和27A的堆疊半導體封裝組件1d類似於圖1和圖1A的堆疊半導體封裝組件1，除了堆疊半導體封裝組件1d的底部封裝4包含一或多個中介層模組62而不是導電柱22，並且底部封裝4包含一或多個導熱部件66。
在一些實施例中，中介層模組62的頂部表面接觸RDL結構14，並且中介層模組62的底部表面接觸RDL結構36。換句話說，中介層模組62將RDL結構14電連接到RDL結構36。
底部封裝4進一步包含設置在電子裝置24和RDL結構36之間的一或多個導熱部件66。因此，導熱部件66可以散發由電子裝置24產生的至少一些熱能。導熱組件66可以由(或包含)金屬、金屬合金、焊料或其他材料或材料的組合形成。
圖28-37繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件1d之方法的一或多個階段。此種製造方法可稱為「後置晶片」方法。參照圖28，提供一臨時載體12。載體12可以是各種合適的載體中的任一種，例如晶圓或面板。
參照圖29，RDL結構14係經設置或形成於臨時載體12上。在一些實施例中，RDL結構14可包含一或多個RDL。例如，如圖29所示，RDL結構14可包含第一RDL 16和設置於第一RDL 16上的第二RDL 18。在一些實施例中，第一RDL 16的至少一些跡線係電連接至第二RDL 18的一些跡線。在一些實施例中，RDL結構14包含例如Au、Ag、Ni、Cu、其它金屬或合金，或上述兩種或更多種的組合。
介電質層20係經設置以囊封RDL結構14的至少一部分。例如，如圖29所示，介電質層20囊封RDL 16並且暴露出RDL 18。在一些實施例中，介電質層20可包含有機材料、阻焊膜、PI、環氧樹脂、ABF、模製材料、或上述兩種或更多種的組合。根據「後置晶片」方法，在將電子裝置安裝到RDL結構14之前，可以測試RDL結構14以驗證其沒有缺陷。
參照圖30，在RDL結構14上設置一或多個中介層模組62。中介層模組62可藉由例如倒裝晶片安裝的方式而電連接至RDL結構14(例如，RDL結構14的第二RDL 18)。在一些實施例中，中介層模組62的導電通孔可包含例如Au、Ag、Ni、Cu、其它金屬或合金，或上述兩種或更多種的組合。
再者，一或多個電子裝置24設置在RDL結構14和介電質層20上方，並且藉由例如倒裝晶片安裝的方式而電連接至RDL結構14。如圖30所示，每個電子裝置24包含用於電連接的接觸墊26。在一些實施例中，接觸墊26可以是C4凸塊、BGA或LGA。
連接器28設置在電子裝置24的接觸墊26與RDL結構14之間，並且將電子裝置24的接觸墊26電連接至RDL結構14(例如，RDL結構14的第二RDL 18)。連接器28可以是例如由(或包含)焊料或另一種導電材料形成的導電凸塊，及/或由(或包含)銅、銅合金或另一種金屬、另一種金屬合金或另一種金屬或其他導電材料的組合所形成的導電柱。如圖30所示，電子裝置24中之每一者可為對應於半導體晶粒或晶片之主動裝置，儘管預期電子裝置24通常可為任何主動裝置(半導體晶粒或晶片、電晶體等)、任何被動裝置(例如，電阻器、電容器、電感器、變壓器等)或上述兩種或更多種的組合。
導熱部件66可以設置在電子裝置24上方。導熱部件66可以直接接觸電子裝置24的頂部表面以用於散熱。在一些實施例中，導熱部件66可以被省略。
參照圖31，封裝體30係經設置或形成以囊封電子裝置24、中介層模組62及導熱部件66。圖31所示之結構也被稱為包覆成型組件。如圖31所示，中介層模組62係嵌入於封裝體30中。換句話說，中介層模組62的頂部表面被封裝體30覆蓋。在一些實施例中，封裝體30可包含例如一或多種有機材料(例如模製材料、BT、PI、PBO、阻焊劑、ABF、PP、基於環氧樹脂之材料，或上述兩種或更多種的組合)、無機材料(例如矽、玻璃、陶瓷、石英，或上述兩種或更多種的組合)、液體、乾膜材料，或上述兩種或更多種的組合。
參照圖32，封裝體30的一部分被移除以暴露中介層模組62。可使用例如研磨、拋光或其他合適材料的移除技術來移除封裝體30的一部分。如圖32所示，封裝體30包含表面34，並且中介層模組62的每個導電通孔的終端的至少一部分從封裝體30的表面34露出。在一些實施例中，導電通孔的終端可與封裝體30的表面34實質上共平面。類似地，導熱部件66的頂部表面可與封裝體30的表面34實質上共平面。電子裝置24的表面係低於封裝體30的表面34。換句話說，電子裝置24保持被封裝體30囊封。
參照圖33，另一RDL結構36係經設置或形成在封裝體30的表面34上。在一些實施例中，RDL結構36可包含一或多個RDL。例如，如圖33所示，RDL結構36可包含第一RDL 38和設置於第一RDL 38之上的第二RDL 40。在一些實施例中，第一RDL 38的至少一些跡線係電連接至第二RDL 40的一些跡線。在一些實施例中，RDL結構36包含例如Au、Ag、Ni、Cu、其它金屬或合金，或上述兩種或更多種的組合。
中介層模組62可電連接至RDL結構36(例如，RDL結構36的第一RDL 38)。導熱部件66可接觸RDL結構36的一部分(例如，RDL結構36的第一RDL 38)。介電質層42係經設置或形成以囊封RDL結構36的至少一部分。在一些實施例中，介電質層42可包含有機材料、阻焊模、PI、環氧樹脂、ABF、模製材料，或上述兩種或更多種的組合。
參照圖34，載體44設置在RDL結構36上方。例如，載體44可結合至RDL結構36及/或介電質層42。載體44可以是各種合適的載體中的任一種，例如晶圓或面板。
參照圖35，將圖34所示之結構上下翻轉。可藉由例如剝離之方式移除載體12。因此，暴露了RDL結構14(例如，RDL結構14的第一RDL 16)的跡線。
再者，一或多個電子裝置46設置在RDL結構14及/或介電質層20上方，並且可藉由例如倒裝晶片安裝的方式而電連接至RDL結構14。如圖35所示，每個電子裝置46包含用於電連接的接觸墊48，該等接觸墊48係在每個電子裝置46的主動表面(亦可稱為主動側)上。在一些實施例中，接觸墊26可以是C4凸塊、BGA或LGA。
連接器50設置在電子裝置46的接觸墊48與RDL結構14之間，並且將電子裝置46的接觸墊48電連接至RDL結構14(例如，RDL結構14的第一RDL 16)。連接器50可以是例如由(或包含)焊料或另一種導電材料形成的導電凸塊，及/或由(或包含)銅、銅合金或另一種金屬、另一種金屬合金或另一種金屬或其他導電材料的組合所形成的導電柱。如圖35所示，電子裝置46中之每一者可為對應於半導體晶粒或晶片之主動裝置，儘管預期電子裝置46通常可為任何主動裝置(半導體晶粒或晶片、電晶體等)、任何被動裝置(例如，電阻器、電容器、電感器、變壓器等)或上述兩種或更多種的組合。
參照圖36，底部填充物52係經設置以覆蓋電子裝置46的主動表面和連接器50。在一些實施例中，底部填充物52包含環氧樹脂，模製材料(例如環氧樹脂模製材料或其他模製材料），聚亞醯胺，酚類化合物或材料，包含矽酮分散在其中的材料，或上述兩種或更多種的組合。在一些實施例中，取決於不同實施例的規格，底部填充物52可以是CUF、MUF或分配膠體。
參照圖37，可藉由例如剝離之方式移除載體44。因此，暴露了RDL結構36(例如，RDL結構36的第二RDL 40)的跡線。此外，設置連接元件54(例如，凸塊或焊球)以電連接RDL結構36(例如，RDL結構36的第二RDL 40)以形成堆疊半導體封裝組件1d(亦如圖27和圖27A中所示)。在一些實施例中，連接元件54是C4凸塊、BGA或LGA。在一些實施例中，連接元件54可以藉由例如電鍍、無電解電鍍，濺射，印刷，凸塊或接合製程形成。在一些實施例中，連接元件54是導電柱(例如銅柱、其他金屬柱或金屬合金柱)。例如，堆疊半導體封裝可以使用例如倒裝晶片製程通過導電柱安裝並且電連接至電路板或基板。
在一些實施例中，堆疊半導體封裝組件可包含導電柱和中介層模組兩者或其中之一。圖38-48繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。此種製造方法可稱為「後置晶片」方法。參照圖38，提供一臨時載體12。載體12可以是各種合適的載體中的任一種，例如晶圓或面板。
參照圖39，RDL結構14係經設置或形成於臨時載體12上。在一些實施例中，RDL結構14可包含一或多個RDL。例如，如圖39所示，RDL結構14可包含第一RDL 16和設置於第一RDL 16上的第二RDL 18。在一些實施例中，第一RDL 16的至少一些跡線係電連接至第二RDL 18的一些跡線。在一些實施例中，RDL結構14包含例如Au、Ag、Ni、Cu、其它金屬或合金，或上述兩種或更多種的組合。
介電質層20係經設置或形成以囊封RDL結構14的至少一部分。例如，如圖39所示，介電質層20囊封RDL 16並且暴露出RDL 18。在一些實施例中，介電質層20可包含有機材料、阻焊膜、PI、環氧樹脂、ABF、模製材料、或上述兩種或更多種的組合。
參照圖40，在RDL結構14上設置或形成一或多個導電柱22。在一些實施例中，導電柱22設置在RDL結構14的外圍上。導電柱22可電連接到RDL結構14(例如，RDL結構14的第二RDL 18)。在一些實施例中，導電柱22包含例如Au、Ag、Ni、Cu、其它金屬或合金，或上述兩種或更多種的組合。
參照圖41，在RDL結構14上設置一或多個中介層模組62。中介層模組62可藉由例如倒裝晶片安裝的方式而電連接至RDL結構14(例如，RDL結構14的第二RDL 18)。在一些實施例中，中介層模組62的導電通孔可包含例如Au、Ag、Ni、Cu、其它金屬或合金，或上述兩種或更多種的組合。
再者，一或多個電子裝置24設置在RDL結構14和介電質層20上方，並且藉由例如倒裝晶片安裝的方式而電連接至RDL結構14。如圖41所示，每個電子裝置24包含用於電連接的接觸墊26。在一些實施例中，接觸墊26可以是C4凸塊、BGA或LGA。
連接器28設置在電子裝置24的接觸墊26與RDL結構14之間，並且將電子裝置24的接觸墊26電連接至RDL結構14(例如，RDL結構14的第二RDL 18)。連接器28可以是例如由(或包含)焊料或另一種導電材料形成的導電凸塊，及/或由(或包含)銅、銅合金或另一種金屬、另一種金屬合金或另一種金屬或其他導電材料的組合所形成的導電柱。如圖41所示，電子裝置24中之每一者可為對應於半導體晶粒或晶片之主動裝置，儘管預期電子裝置24通常可為任何主動裝置(半導體晶粒或晶片、電晶體等)、任何被動裝置(例如，電阻器、電容器、電感器、變壓器等)或上述兩種或更多種的組合。
參照圖42，封裝體30係經設置或形成以囊封電子裝置24、中介層模組62及導電柱22。圖42所示之結構也被稱為包覆成型組件。如圖42所示，中介層模組62係嵌入於封裝體30中。換句話說，中介層模組62的頂部表面被封裝體30覆蓋。類似地，導電柱22被封裝體30覆蓋。在一些實施例中，封裝體30可包含例如一或多種有機材料(例如模製材料、BT、PI、PBO、阻焊劑、ABF、PP、基於環氧樹脂之材料，或上述兩種或更多種的組合)、無機材料(例如矽、玻璃、陶瓷、石英，或上述兩種或更多種的組合)、液體、乾膜材料，或上述兩種或更多種的組合。
參照圖43，封裝體30的一部分被移除以暴露中介層模組62及導電柱22。可使用例如研磨、拋光或其他合適材料的移除技術來移除封裝體30的一部分。如圖43所示，封裝體30包含表面34。中介層模組62的每個導電通孔的終端的至少一部分從封裝體30的表面34露出。在一些實施例中，導電通孔的終端可與封裝體30的表面34實質上共平面。
類似地，每個導電柱22的終端的至少一部分從封裝體30的表面34露出。在一些實施例中，導電柱22的終端可與封裝體30的表面34實質上共平面。電子裝置24的表面係低於封裝體30的表面34。換句話說，電子裝置24保持被封裝體30囊封。
參照圖44，另一RDL結構36係經設置或形成在封裝體30的表面34上。在一些實施例中，RDL結構36可包含一或多個RDL。例如，如圖44所示，RDL結構36可包含第一RDL 38和設置於第一RDL 38之上的第二RDL 40。在一些實施例中，第一RDL 38的至少一些跡線係電連接至第二RDL 40的一些跡線。在一些實施例中，RDL結構36包含例如Au、Ag、Ni、Cu、其它金屬或合金，或上述兩種或更多種的組合。
中介層模組62可電連接至RDL結構36(例如，RDL結構36的第一RDL 38)。類似地，導電柱22可電連接至RDL結構36(例如，RDL結構36的第一RDL 38)。介電質層42係經設置或形成以囊封RDL結構36的至少一部分。在一些實施例中，介電質層42可包含有機材料、阻焊模、PI、環氧樹脂、ABF、模製材料，或上述兩種或更多種的組合。
參照圖45，載體44設置在RDL結構36上方。例如，載體44可結合至RDL結構36及/或介電質層42。載體44可以是各種合適的載體中的任一種，例如晶圓或面板。
參照圖46，將圖45所示之結構上下翻轉。可藉由例如剝離之方式移除載體12。因此，暴露了RDL結構14(例如，RDL結構14的第一RDL 16)的跡線。
再者，一或多個電子裝置46設置在RDL結構14及/或介電質層20上方，並且可藉由例如倒裝晶片安裝的方式而電連接至RDL結構14。如圖46所示，每個電子裝置46包含用於電連接的接觸墊48，該等接觸墊48係在每個電子裝置46的主動表面(亦可稱為主動側)上。在一些實施例中，接觸墊48可以是C4凸塊、BGA或LGA。
連接器50設置在電子裝置46的接觸墊48與RDL結構14之間，並且將電子裝置46的接觸墊48電連接至RDL結構14(例如，RDL結構14的第一RDL 16)。連接器50可以是例如由(或包含)焊料或另一種導電材料形成的導電凸塊，及/或由(或包含)銅、銅合金或另一種金屬、另一種金屬合金或另一種金屬或其他導電材料的組合所形成的導電柱。如圖46所示，電子裝置46中之每一者可為對應於半導體晶粒或晶片之主動裝置，儘管預期電子裝置46通常可為任何主動裝置(半導體晶粒或晶片、電晶體等)、任何被動裝置(例如，電阻器、電容器、電感器、變壓器等)或上述兩種或更多種的組合。
參照圖47，底部填充物52係經設置以覆蓋電子裝置46的主動表面和連接器50。在一些實施例中，底部填充物52包含環氧樹脂，模製材料(例如環氧樹脂模製材料或其他模製材料），聚亞醯胺，酚類化合物或材料，包含矽酮分散在其中的材料，或上述兩種或更多種的組合。在一些實施例中，取決於不同實施例的規格，底部填充物52可以是CUF、MUF或分配膠體。
參照圖48，可藉由例如剝離之方式移除載體44。因此，暴露了RDL結構36(例如，RDL結構36的第二RDL 40)的跡線。此外，設置連接元件54(例如，凸塊或焊球)以電連接RDL結構36(例如，RDL結構36的第二RDL 40)以形成堆疊半導體組件1e，堆疊半導體組件1e包含導電柱22及中介層模組62。在一些實施例中，連接元件54是C4凸塊、BGA或LGA。在一些實施例中，連接元件54可以藉由例如電鍍、無電解電鍍，濺射，印刷，凸塊或接合製程形成。在一些實施例中，連接元件54是導電柱(例如銅柱、其他金屬柱或金屬合金柱)。例如，堆疊半導體封裝可以使用例如倒裝晶片製程通過導電柱安裝並且電連接至電路板或基板。
在一些實施例中，中介層模組(例如中介層模組62)的導電通孔的分佈圖案可以改變。再者，中介層模組的導電通孔可以具有不同的通孔直徑。例如，中介層模組可包含具有用於信號通信的較小直徑的導電通孔和具有用於電源及/或接地連接的較大直徑的導電通孔。在一些實施例中，中介層模組可包含佈線層及/或一或多個被動部件。
圖49繪示根據本揭露之一些實施例之一種中介層模組的一底部視圖。中介層模組4900包含具有較小直徑的多個導電通孔4902和具有較大直徑的至少一個導電通孔4904。導電通孔4902可用於信號通信，且導電通孔4904可用於電源及/或接地連接。在一些其他實施例中，導電通孔4902的數量、導電通孔4904的數量以及導電通孔的直徑可以不同於圖49中所示的實施例。
圖50繪示根據本揭露之一些實施例之一種中介層模組的一底部視圖。中介層模組5000包含多個導電通孔5002和多個導電通孔5004。導電通孔5002的數量(或密度)可以小於導電通孔5004的數量(或密度)。導電通孔5002可用於信號通信且導電通孔5004可用於電源及/或接地連接。例如，每個導電通孔5002可被用於信號通信通道，而多個導電通孔5004一起(也被稱為冗餘導電通孔)可被用於電源及/或接地連接的通道。在一些其他實施例中，導電通孔5002的數量、導電通孔5004的數量以及導電通孔的密度可以不同於圖50中所示的實施例。
在一些實施例中，複數個接地導電通孔可被設置為圍繞一中心導電通孔以充當用於一或多個中心導電通孔的遮罩。圖51繪示根據本揭露之一些實施例之一種中介層模組的一底部視圖。中介層模組5100包含多個導電通孔5102以及由導電通孔5102圍繞的一或多個中心導電通孔5104。導電通孔(也稱為接地導電通孔)用於接地連接。導電通孔5104(也稱為信號導電通孔)用於信號通信。接地導電通孔5102圍繞一或多個信號導電通孔5104並且形成用於信號導電通孔5104的電磁遮罩，使得到信號導電通孔5104的外部電磁干擾中的至少一些被接地導電通孔5102阻擋。在一些其他實施例中，導電通孔5102的數量和導電通孔5104的數量可以不同於圖51中所示的實施例。
圖52繪示根據本揭露之一些實施例之一種中介層模組。中介層模組5200包含多個導電通孔5202和多個跡線5204。跡線5204形成佈線層。在一些實施例中，佈線層設置於中介層模組5200的頂部表面上，儘管其也可以設置在中介層模組5200的底部表面上。跡線5204將至少一導電通孔5202連接到至少另一個導電通孔5202。在一些實施例中，跡線5204將導電通孔5202電連接至例如電阻器5210、電感器5206和電容器5208的一或多個被動部件。
如本文中所用，除非上下文另外明確規定，否則單數術語「一(a/an)」及「該」可包含複數指示物。因此，例如，對電子裝置之參考可包括多個電子裝置，除非上下文另外明確規定。
如本文中所使用，術語「連接(connect)」、「已連接」及「連接(connection)」係指操作耦接或鏈接。已連接組件可直接耦接至彼此，或可間接地耦接至彼此，例如經由另一組部件。
如本文中所使用，術語「導電」、「電導體」和「導電性」係指傳輸電流的能力。導電材料通常表示那些對電流流動存在些微或幾乎無抵抗(no opposition)的材料。導電性的量測是每公尺西門子(S/m)。通常，導電材料是具有大於約104 S/m，例如至少105 S/m或至少106 S/m的導電性的材料。材料的導電性有時可能隨溫度而變化。除非另有說明，材料的導電性在室溫下測量。
如果兩個表面之間的位移不大於5µm、不大於2µm、不大於1µm或不大於0.5µm，則可以將兩個表面視為共平面或實質上共平面。
除非另外說明，否則諸如「上方」、「下方」、「上」、「左」、「右」、「下」、「頂部」、「底部」、「垂直」、「水準」、「側/側面」、「高於」、「低於」、「上部」、「在……上」、「在……下」等等之空間描述係相對於圖中所示之定向來進行指示。應理解，本文中所使用之空間描述係出於說明之目的，且本文中所描述之結構的實際實施可以任何定向或方式在空間上配置，其限制條件為本發明之實施例的優點不因此配置而有偏差。
如本文中所使用，術語「大致」、「實質上(substantially)」、「實質(substantial)」及「約」用以描述及解釋小變化。當與事件或情況結合使用時，該等術語可指事件或情況精確發生之例子以及事件或情況極近似地發生之例子。例如，當結合數值使用時，術語可指小於或等於該數值之±10%的變化範圍，諸如，小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%。例如，若第一數值在第二數值之小於或等於±10%的變化範圍內，諸如小於或等於±5%，小於或等於±4%，小於或等於±3%，小於或等於±2%，小於或等於±1%，小於或等於±0.5%，小於或等於±0.1%，或小於或等於±0.05%，則第一數值可被認為「實質上」或「約」相同於或等於第二數值。
在一些實施例之描述中，部件提供於另一部件「上」、「之上」或、「下」、「之下」可涵蓋其中前者組件直接鄰接後者組件(例如與之實體接觸)的情況，以及其中一或多個介入組件位於前者組件與後者組件之間的情況。
此外，有時在本文中以範圍格式呈現量、比率及其他數值。應理解，此類範圍格式係出於便利及簡潔起見，且應靈活地理解，不僅包括明確地指定為範圍限制之數值，而且包括涵蓋於該範圍內之所有個別數值或子範圍，如同明確地指定每一數值及子範圍一般。
雖然已參考本發明之特定實施例描述及說明本發明，但此等描述及說明並不具限制性。熟習此項技術者應理解，在不脫離如由所附申請專利範圍界定之本發明之真實精神及範疇的情況下，可做出各種改變且可取代等效物。示例可能未必按比例繪製。歸因於製造程式及容差，本發明中之藝術再現與實際設備之間可能存在區別。可存在並未特定說明的本發明之其他實施例。應將本說明書及圖式視為說明性而非限制性。可作出修改，以使特定情況、材料、物質組成、方法或程式適應於本發明之目標、精神及範疇。所有此類修改意欲在所附申請專利範圍之範圍內。雖然本文中所揭示之方法已參考按特定次序執行之特定操作加以描述，但應理解，可在不脫離本發明之教示的情況下組合、細分或重新排序此等操作以形成等效方法。因此，除非本文中特別指示，否則操作之次序及分組並非本發明之限制。
1e‧‧‧堆疊半導體封裝組件
1‧‧‧堆疊半導體封裝組件
1a‧‧‧堆疊半導體封裝組件
1b‧‧‧堆疊半導體封裝組件
1c‧‧‧堆疊半導體封裝組件
1d‧‧‧堆疊半導體封裝組件
2‧‧‧頂部封裝
4‧‧‧底部封裝
12‧‧‧載體
14‧‧‧重佈層(RDL)結構
16‧‧‧第一RDL
18‧‧‧第二RDL
20‧‧‧介電質層
22‧‧‧導電柱
24‧‧‧電子裝置
26‧‧‧接觸墊
28‧‧‧連接器
30‧‧‧封裝體
34‧‧‧表面
36‧‧‧RDL結構
38‧‧‧第一RDL
40‧‧‧第二RDL
42‧‧‧介電質層
44‧‧‧載體
46‧‧‧電子裝置
48‧‧‧接觸墊
50‧‧‧連接器
52‧‧‧底部填充物
54‧‧‧連接元件
60‧‧‧連接器
62‧‧‧中介層模組
66‧‧‧導熱部件
1700‧‧‧堆疊半導體封裝組件
1702‧‧‧功率放大器(PA)及/或開關裝置
1704‧‧‧濾波器
1706‧‧‧濾波器
1708‧‧‧濾波器
1712‧‧‧開關裝置
1714‧‧‧開關裝置
1800‧‧‧堆疊半導體封裝組件
1801‧‧‧PA及/或開關裝置
1802‧‧‧PA及/或開關裝置
1804‧‧‧濾波器
1806‧‧‧濾波器
1808‧‧‧濾波器
1812‧‧‧PA及/或開關裝置
1814‧‧‧PA及/或開關裝置
1816‧‧‧濾波器
1900‧‧‧堆疊半導體封裝組件
1902‧‧‧表面安裝裝置(SMDs)
1904‧‧‧SMDs
1906‧‧‧SMDs
1908‧‧‧儲存器
1912‧‧‧無線模組
1914‧‧‧微控制器單元(MCU)
2000‧‧‧堆疊半導體封裝組件
2002‧‧‧SMD
2004‧‧‧快閃記憶體
2006‧‧‧DDR(雙倍資料速率)記憶體
2008‧‧‧感測器
2012‧‧‧無線模組
2014‧‧‧電源管理積體電路(PMIC)
2016‧‧‧MCU
2100‧‧‧堆疊半導體封裝組件
2102‧‧‧SMDs
2104‧‧‧SMDs
2106‧‧‧SMDs
2108‧‧‧半導體晶片或封裝
2110‧‧‧遮罩層
2112‧‧‧半導體晶片
2114‧‧‧半導體晶片
2200‧‧‧堆疊半導體封裝組件
2202‧‧‧網路處理單元(NPU)
2212‧‧‧高頻寬記憶體(HBM)
2214‧‧‧TSV模組
2216‧‧‧串聯器及/或解串聯器(SerDes)
2300‧‧‧堆疊半導體封裝組件
2302‧‧‧HBM
2304‧‧‧SerDes
2312‧‧‧TSV模組
2314‧‧‧NPU模組
2316‧‧‧TSV模組
2400‧‧‧堆疊半導體封裝組件
2402‧‧‧HBM
2404‧‧‧SerDes
2412‧‧‧NPU
2414‧‧‧複數個TSV模組
2500‧‧‧堆疊半導體封裝組件
2502‧‧‧圖形處理單元(GPU)
2512‧‧‧HBM
2514‧‧‧TSV模組
2516‧‧‧HBM
2600‧‧‧堆疊半導體封裝組件
2602‧‧‧HBM
2604‧‧‧HBM
2612‧‧‧晶片
2614‧‧‧TSV模組
2700‧‧‧堆疊半導體封裝組件
4900‧‧‧中介層模組
4902‧‧‧導電通孔
4904‧‧‧導電通孔
5000‧‧‧中介層模組
5002‧‧‧導電通孔
5004‧‧‧導電通孔
5100‧‧‧中介層模組
5102‧‧‧導電通孔
5104‧‧‧中心導電通孔
5200‧‧‧中介層模組
5202‧‧‧導電通孔
5204‧‧‧跡線
5206‧‧‧電感器
5208‧‧‧電容器
5210‧‧‧電阻器
A‧‧‧區域
AA‧‧‧區域
AAA‧‧‧區域
AAAA‧‧‧區域
AAAAA‧‧‧區域
為了更好地理解本揭露一些實施例之性質及目標，應參考與附圖結合之以下具體實施方式。在圖中，相同參考編號表示相似組件，除非上下文另外明確規定。 圖1繪示根據本揭露之一些實施例之一種堆疊半導體封裝組件的橫截面視圖。 圖1A繪示圖1之區域A的放大圖。 圖2繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件的方法的一或多個階段。 圖3繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件的方法的一或多個階段。 圖4繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件的方法的一或多個階段。 圖5繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件的方法的一或多個階段。 圖6繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件的方法的一或多個階段。 圖7繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件的方法的一或多個階段。 圖8繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件的方法的一或多個階段。 圖9繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件的方法的一或多個階段。 圖10繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件的方法的一或多個階段。 圖11繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件的方法的一或多個階段。 圖12繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件的方法的一或多個階段。 圖13繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件的方法的一或多個階段。 圖14繪示根據本揭露之一些實施例之一種堆疊半導體封裝組件的橫截面視圖。 圖14A繪示圖14之區域AA的放大圖。 圖15繪示根據本揭露之一些實施例之一種堆疊半導體封裝組件的橫截面視圖。 圖15A繪示圖15之區域AAA的放大圖。 圖16繪示根據本揭露之一些實施例之一種堆疊半導體封裝組件的橫截面視圖。 圖16A繪示圖16之區域AAAA的放大圖。 圖17繪示根據本揭露之一些實施例之一種實施為一無線通信前端模組(front end module, FEM)的堆疊半導體封裝組件的橫截面視圖。 圖18繪示根據本揭露之一些實施例之一種實施為一無線通信(FEM)的堆疊半導體封裝組件的橫截面視圖。 圖19繪示根據本揭露之一些實施例之一種實施為一系統級封裝(system-in-package, SiP)的堆疊半導體封裝組件的橫截面視圖。 圖20繪示根據本揭露之一些實施例之一種實施為一SiP的堆疊半導體封裝組件的橫截面視圖。 圖21繪示根據本揭露之一些實施例之一種實施為一SiP的堆疊半導體封裝組件的橫截面視圖。 圖22繪示根據本揭露之一些實施例之一種實施為一網絡路由器(router)或交換器的堆疊半導體封裝組件的橫截面視圖。 圖23繪示根據本揭露之一些實施例之一種實施為一網絡路由器或交換器的堆疊半導體封裝組件的橫截面視圖。 圖24繪示根據本揭露之一些實施例之一種實施為一網絡路由器或交換器的堆疊半導體封裝組件的橫截面視圖。 圖25繪示根據本揭露之一些實施例之一種實施為一圖形適配器(graphics adapter)的堆疊半導體封裝組件的橫截面視圖。 圖26繪示根據本揭露之一些實施例之一種實施為一高頻寬記憶體適配器的堆疊半導體封裝組件的橫截面視圖。 圖27繪示根據本揭露之一些實施例之一種堆疊半導體封裝組件的橫截面視圖。 圖27A繪示圖27之區域AAAAA的放大圖。 圖28繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖29繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖30繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖31繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖32繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖33繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖34繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖35繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖36繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖37繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖38繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖39繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖40繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖41繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖42繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖43繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖44繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖45繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖46繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖47繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖48繪示根據本揭露之一些實施例之一種製造一堆疊半導體封裝組件之方法的一或多個階段。 圖49繪示根據本揭露之一些實施例之一種中介層模組的一底部視圖。 圖50繪示根據本揭露之一些實施例之一種中介層模組的一底部視圖。 圖51繪示根據本揭露之一些實施例之一種中介層模組的一底部視圖。 圖52繪示根據本揭露之一些實施例之一種中介層模組。

Claims (22)

  1. 一種半導體裝置封裝，其包括： 一底部電子裝置，其具有一主動面； 一中介層(interposer)模組，其包含複數個導電通孔； 一頂部電子裝置，其具有一主動面且設置於該底部電子裝置之上及該中介層模組之上； 一雙面(double sided)重佈層(RDL)結構，其設置於該底部電子裝置與該頂部電子裝置之間，該底部電子裝置之該主動面朝向該雙面RDL結構，該頂部電子裝置之該主動面朝向該雙面RDL結構，該雙面RDL結構將該底部電子裝置之該主動面電連接至該頂部電子裝置之該主動面，該雙面RDL結構將該頂部電子裝置之該主動面電連接至該中介層模組。
  2. 如請求項1之半導體裝置封裝，其進一步包括： 一第二RDL結構，其設置在該底部電子裝置之下且在該中介層模組之下， 該中介層模組將該雙面RDL結構電連接至該第二RDL結構。
  3. 如請求項2之半導體裝置封裝，其進一步包括一導電柱，其將該雙面RDL結構電連接至該第二RDL結構。
  4. 如請求項1之半導體裝置封裝，其中該雙面RDL結構將該底部電子裝置之該主動面電連接至該中介層模組。
  5. 如請求項1之半導體裝置封裝，其中該中介層模組係一矽通孔(TSV)模組。
  6. 如請求項1之半導體裝置封裝，其進一步包括： 一封裝體，其囊封該底部電子裝置及該中介層模組， 其中該封裝體覆蓋該底部電子裝置之一背面，該底部電子裝置之該背面相對於該底部電子裝置之該主動面。
  7. 如請求項6之半導體裝置封裝，其進一步包括： 一導熱部件(thermal conducting component)，其在該底部電子裝置之該背面及該封裝體之一外部面之間延伸。
  8. 如請求項1之半導體裝置封裝，其進一步包括： 複數個接觸墊，其等設置鄰近於該底部電子裝置之該主動面；及 複數個連接器，其等設置於該等接觸墊及該雙面RDL結構之間，該等連接器將該等接觸墊連接至該雙面RDL結構，該等連接器包括焊料(solder)。
  9. 如請求項1之半導體裝置封裝，其中該中介層模組包括將該等導電通孔之一第一者連接至該等導電通孔之一第二者的一佈線層(routing layer)。
  10. 如請求項1之半導體裝置封裝，其中該半導體裝置封裝包含複數個底部電子裝置或包括複數個頂部電子裝置，該複數個底部電子裝置包含該底部電子裝置，該複數個頂部電子裝置包含該頂部電子裝置。
  11. 一種半導體裝置封裝，其包括： 一底部電子裝置，其具有朝向上之一主動面以及相對於該主動面之一背面； 一封裝體，其囊封該底部電子裝置並覆蓋該底部電子裝置之該背面； 一頂部電子裝置，其具有朝向下之一主動面且設置於該底部電子裝置之上； 一雙面重佈層(RDL)結構，其設置於該底部電子裝置與該頂部電子裝置之間，該雙面RDL結構將該底部電子裝置之該主動面電連接至該頂部電子裝置之該主動面； 一第二RDL結構，其設置於該底部電子裝置之下；及 一中介層模組，其將該雙面RDL結構電連接至該第二RDL結構。
  12. 如請求項11之半導體裝置封裝， 其中該中介層模組延伸穿過該封裝體且包括將該雙面RDL結構電連接至該第二RDL結構之複數個導電通孔。
  13. 如請求項11之半導體裝置封裝，其進一步包括： 一導電柱，其設置鄰近於該第二RDL結構之一外圍，該導電柱將該雙面RDL結構電連接至該第二RDL結構。
  14. 如請求項11之半導體裝置封裝，其中該中介層模組包含用於信號通信之複數個信號導電通孔及用於電源連接之至少一電源導電通孔，且該至少一電源導電通孔之一直徑大於該等信號導電通孔之一直徑。
  15. 如請求項11之半導體裝置封裝，其中該中介層模組包含複數個接地導電通孔及被該等接地導電通孔圍繞之至少一信號導電通孔。
  16. 一種用於製造一半導體裝置封裝之方法，其包括： 形成一第一重佈層(RDL)結構，該第一RDL結構具有一第一側及一第二側； 在該第一RDL結構之該第一側上設置一互連件(interconnect)、一第一底部電子裝置及一第二底部電子裝置；及 在該第一RDL結構之該第二側上設置一頂部電子裝置，該第一RDL結構將該頂部電子裝置電連接至該第一底部電子裝置或該第二底部電子裝置。
  17. 如請求項16之方法，其中該互連件包括一導電柱或一中介層模組。
  18. 如請求項16之方法，其進一步包括： 形成一封裝體以囊封該互連件、該第一底部電子裝置及該第二底部電子裝置； 移除該封裝體之一部分以曝露該互連件；及 在該封裝體上形成一第二RDL結構並電連接至該互連件。
  19. 一種半導體裝置封裝，其包括： 一第一重佈層(RDL)結構，該第一RDL結構具有一頂側(top side)及一底側(bottom side)； 一第一底部電子裝置，其具有朝向該第一RDL結構之該底側的一主動面以及相對於該第一底部電子裝置之該主動面的一背面； 一第一連接器，其在該第一底部電子裝置之該主動面與該第一RDL結構之該底側之間延伸，該第一連接器包含焊料； 一第二底部電子裝置，其具有朝向該第一RDL結構之該底側的一主動面以及相對於該第二底部電子裝置之該主動面的一背面； 一第二連接器，其在該第二底部電子裝置之該主動面與該第一RDL結構之該底側之間延伸，該第二連接器包含焊料； 一封裝體，其囊封該第一底部電子裝置及該第二底部電子裝置； 一互連件，其延伸穿過該封裝體且電連接至該第一RDL結構；及 一頂部電子裝置，其具有朝向該第一RDL結構之該頂面的一主動面且電連接至該第一RDL結構。
  20. 如請求項19之半導體裝置封裝，其中該互連件係包含複數個導電通孔的一中介層模組。
  21. 如請求項19之半導體裝置封裝，其進一步包括： 一第二RDL結構，其設置於該封裝體之下， 該互連件將該第一RDL結構電連接至該第二RDL結構。
  22. 如請求項19之半導體裝置封裝，其中該封裝體覆蓋該第一底部電子裝置之該背面及該第二底部電子裝置之該背面。
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