KR101672622B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 관통전극이 없는 인터포저를 이용함으로써, 제조 비용이 저가이고, 두께가 얇은 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 제1면과 제2면을 갖고, 상기 제1면에 제1패드 및 제1포스트가 형성되며, 상기 제2면에 제2패드가 형성된 인터포저; 상기 인터포저의 제1패드에 전기적으로 접속된 제1반도체 다이; 상기 제1포스트 및 제1반도체 다이를 인캡슐레이션하는 제1인캡슐란트; 상기 인터포저의 제2패드에 전기적으로 접속된 제2반도체 다이; 및, 상기 제1포스트에 전기적으로 접속된 도전성 범프로 이루어진 반도체 디바이스 및 그 제조 방법을 개시한다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
최근의 웨이퍼 팹 나노(wafer fabrication nano) 기술이 점점 한계에 도달하면서, 이를 극복하고 개선하는 과정에서, 이에 따른 웨이퍼 팹 비용이 빠르게 증가하고 있다. 이에 따라, 실제 하이테크(high technology)를 사용하여 얻을 수 있는 이득보다 실이 더 커지고 있다. 따라서, 웨이퍼 팹에서 하이테크를 필요로 하는 디바이스와, 하이테크를 필요로 하지 않는 디바이스를 분리하여 각각 제작하고, 패키징 공정에서 이들을 조립하는 디컨스트럭션(deconstruction) 기술이 연구되고 있다.
또한, 저렴하게 디컨스트럭션 기술을 구현하기 위해, 인터포저(interposer)의 채택이 고려될 수 있다. 일반적으로 인터포저에 반도체 다이(die)가 스택(stack)되는 것을 2.5D 패키지(package)라 부른다. 통상 고가의 3D 패키지는 인터포저없이 반도체 다이가 직접 다른 반도체 다이에 스택된 것을 의미한다.
그런데, 종래의 2.5D 패키지에 채택된 인터포저는 상부의 반도체 다이와 전기적 신호를 교환하도록, 다수의 관통 전극(Through Silicon Via)을 포함한다. 따라서, 종래의 반도체 디바이스는 인터포저에 회로 패턴 뿐만 아니라 관통전극까지 형성해야 함으로써, 제조 비용이 고가일 뿐만 아니라, 두께가 두꺼워지는 문제가 있다.
본 발명의 일 실시예는 패턴 폭이 서로 다른 ASIC(Application Specific Integrated Circuit)용 반도체 다이들을 인터포저를 이용하여 상호간 전기적으로 연결함으로써, 디컨스트럭션(deconstruction)이 가능한 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는 관통전극이 없는 인터포저를 이용함으로써, 제조 비용이 저가이고, 두께가 얇은 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는 관통전극 및/또는 인쇄회로기판을 이용하지 않고, 또한 팬인(fan in) 및/또는 팬아웃(fan out) 형태의 웨이퍼 레벨(wafer level) 및/또는 패키지온패키지(Package On Package)를 제조할 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는 인터포저의 상면 및 하면에 반도체 다이를 부착함으로써, 패키지의 워페이지 밸런스(warpage balance)를 맞출 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 웨이퍼의 표면에 제1면과 제2면을 갖는 인터포저를 형성하고, 상기 인터포저의 제1면에 제1패드 및 제1포스트를 형성하는 단계; 상기 인터포저의 제1패드에 제1반도체 다이를 전기적으로 접속하는 단계; 상기 제1포스트 및 제1반도체 다이를 제1인캡슐란트로 인캡슐레이션하는 단계; 상기 제1인캡슐란트에 캐리어를 부착하고, 상기 웨이퍼를 제거하는 단계; 상기 인터포저의 제2면에 제2패드를 형성하고, 상기 제2패드에 제2반도체 다이를 전기적으로 접속하는 단계; 및 상기 캐리어를 제거하고 상기 제1포스트에 도전성 범프를 형성하는 단계를 포함한다.
상기 인터포저는 상기 웨이퍼의 표면에 제1절연층을 형성하는 단계; 상기 제1절연층 위에 제1회로패턴을 형성하는 단계; 상기 제1회로패턴 위에 제2절연층을 형성하는 단계; 상기 제2절연층 위에 제2회로패턴을 형성하는 단계; 및 상기 제2회로패턴 위에 제3절연층을 형성하는 단계를 포함하여 제조될 수 있다.
상기 인터포저와 상기 제1반도체 다이의 사이에 제1언더필이 충진될 수 있다.
상기 제1포스트에 제1범프 패드가 형성될 수 있다.
상기 제1범프 패드에 상기 도전성 범프가 형성될 수 있다.
상기 제1인캡슐란트 또는 제1반도체 다이의 표면에 상기 제1포스트와 전기적으로 연결된 제1재배선층이 더 형성될 수 있다.
상기 제1재배선층에 상기 도전성 범프가 형성될 수 있다.
상기 인터포저와 상기 제2반도체 다이의 사이에 제2언더필이 충진될 수 있다.
상기 제2반도체 다이는 제2인캡슐란트로 인캡슐레이션될 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스는 제1면과 제2면을 갖고, 상기 제1면에 제1패드 및 제1포스트가 형성되며, 상기 제2면에 제2패드가 형성된 인터포저; 상기 인터포저의 제1패드에 전기적으로 접속된 제1반도체 다이; 상기 제1포스트 및 제1반도체 다이를 인캡슐레이션하는 제1인캡슐란트; 상기 인터포저의 제2패드에 전기적으로 접속된 제2반도체 다이; 및, 상기 제1포스트에 전기적으로 접속된 도전성 범프를 포함한다.
상기 인터포저는 제1절연층; 상기 제1절연층 위에 형성된 제1회로패턴; 상기 제1회로패턴 위에 형성된 제2절연층; 상기 제2절연층 위에 형성된 제2회로패턴; 및 상기 제2회로패턴 위에 형성된 제3절연층을 포함할 수 있다.
상기 인터포저와 상기 제1반도체 다이의 사이에 제1언더필이 충진될 수 있다.
상기 제1포스트에 제1범프 패드가 형성될 수 있다.
상기 제1범프 패드에 상기 도전성 범프가 형성될 수 있다.
상기 제1인캡슐란트 또는 상기 제1반도체 다이의 표면에 상기 제1포스트와 전기적으로 연결된 제1재배선층이 형성될 수 있다.
상기 제1재배선층에 상기 도전성 범프가 형성될 수 있다.
상기 인터포저와 상기 제2반도체 다이의 사이에 제2언더필이 충진될 수 있다.
상기 제2반도체 다이는 제2인캡슐란트로 인캡슐레이션될 수 있다.
상기 인터포저의 제2패드에 제2포스트가 형성될 수 있다.
상기 제2인캡슐란트 또는 제2반도체 다이의 표면에 상기 제2포스트와 전기적으로 연결된 제2재배선층이 형성될 수 있다.
본 발명의 일 실시예는 패턴 폭이 서로 다른 ASIC용 반도체 다이들을 인터포저를 이용하여 상호간 전기적으로 연결함으로써, 디컨스트럭션이 가능한 반도체 디바이스 및 그 제조 방법을 제공한다. 일례로, 인터포저의 상면에 나노 단위의 패턴을 갖는 반도체 다이가 전기적으로 접속되고, 인터포저의 하면에 마이크로 단위의 패턴을 갖는 반도체 다이가 전기적으로 접속됨으로써, 본 발명은 디컨스트럭션된 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는 관통전극이 없는 인터포저를 이용함으로써, 제조 비용이 저가이고, 두께가 얇은 반도체 디바이스 및 그 제조 방법을 제공한다. 일례로, 인터포저가 회로패턴, 절연층 및 도전성 비아로 이루어지고, 인터포저가 관통전극을 갖지 않음으로써, 본 발명은 제조 비용이 저가이고, 두께가 얇은 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는 관통전극 및/또는 인쇄회로기판을 이용하지 않고, 또한 팬인(fan in) 및/또는 팬아웃(fan out) 형태의 웨이퍼 레벨(wafer level) 및/또는 패키지온패키지(Package On Package)를 제조할 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다. 일례로, 본 발명은 도전성 포스트에 전기적으로 접속된 팬인 및/또는 팬아웃 형태의 재배선층을 갖는 웨이퍼 레벨 패키지를 제공하고, 또한 본 발명은 다른 도전성 포스트가 구비되고, 이러한 다른 도전성 포스트에 전기적으로 접속된 다른 재배선층에 의해 또다른 패키지가 실장될 수 있는 패키지온패키지를 제공한다.
본 발명의 일 실시예는 인터포저의 상면과 하면에 반도체 다이를 부착함으로써, 패키지의 워페이지 밸런스(warpage balance)를 맞출 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다. 일례로, 인터포저의 상면과 하면에 각각 비슷한 또는 동일한 크기 및/또는 두께의 반도체 다이가 부착됨으로써, 인터포저를 중심으로 상면과 하면의 열팽창 계수차가 유사해지고, 이에 따라 본 발명은 워페이지 현상이 방지된 반도체 디바이스 및 그 제조 방법을 제공한다.
도 1a 내지 도 1k는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1a 내지 도 1k를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법을 설명한 단면도가 도시되어 있다.
본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 웨이퍼 제공 단계와(도 1a 참조), 제1면과 제2면을 갖는 인터포저 제공 단계와(도 1b 참조), 인터포저의 제1면에 제1패드 및 제1포스트를 형성하는 단계와(도 1c 참조), 제1패드에 제1반도체 다이를 접속하는 단계와(도 1d 참조), 제1반도체 다이 및 제1포스트를 제1인캡슐란트로 인캡슐레이션하는 단계와(도 1e 참조), 제1포스트에 제1재배선층 및/또는 제1범프 패드를 형성하는 단계와(도 1f 참조), 캐리어 접속 단계와(도 1g 참조), 웨이퍼 제거 후 인터포저의 제2면에 제2패드를 형성하는 단계와(도 1h 참조), 제2패드에 제2반도체 다이를 접속하는 단계와(도 1i 참조), 제2반도체 다이를 제2인캡슐란트로 인캡슐레이션하고 캐리어를 제거하는 단계와(도 1j 참조), 도전성 범프 형성 단계(도 1k 참조)를 포함한다.
도 1a에 도시된 바와 같이, 웨이퍼 제공 단계에서는, 대략 평판 형태의 웨이퍼(10)가 제공된다. 일례로, 웨이퍼(10)는 상면이 대략 평평한 실리콘 기판, 글래스 기판 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 이를 한정하지 않는다. 이러한 웨이퍼(10)는 기본적으로 하기할 인터포저(110)의 형성을 위한 코팅, 사진 식각 및/또는 도금 공정이 수행되도록 하는 베이스 기판 역할을 한다.
도 1b에 도시된 바와 같이, 제1면과 제2면을 갖는 인터포저 제공 단계에서는, 웨이퍼(10)의 평평한 상면에 평평한 제1면(110a)과, 이의 반대면인 평평한 제2면(110b)을 갖는 인터포저(110)가 형성된다.
일례로, 인터포저(110)는 웨이퍼(10)의 상면에 제1절연층(111)을 형성하는 단계와, 제1절연층(111) 위에 제1회로패턴(112)을 형성하는 단계와, 제1회로패턴(112) 위에 제2절연층(113)을 형성하는 단계와, 제2절연층(113) 위에 제2회로패턴(114)을 형성하는 단계와, 제2회로패턴(114) 위에 제3절연층(115)을 형성하는 단계에 의해 제조될 수 있다. 또한, 도면에 도시되지는 않았으나, 제1회로패턴(112) 및 제2회로패턴(114)은 도전성 비아에 의해 상호간 전기적으로 연결된다. 더불어, 이러한 제1,2회로패턴(112,114), 제1,2,3절연층(111,113,115) 및 도전성 비아(도시되지 않음)는 상술한 바와 같이 통상의 코팅, 사진 식각 및/또는 도금 공정에 의해 형성된다.
여기서, 이러한 인터포저(110)는 기존의 인쇄회로기판과는 다른 것이다. 즉, 본 발명에 따른 인터포저(110)는 기본적으로 웨이퍼(10) 위에서 형성되기 때문에, 팹 공정 또는 범핑 공정에 의해 제조되며, 이에 따라 1 ㎛ 내지 10 ㎛의 선폭을 갖는다. 그러나, 기존의 인쇄회로기판은 기판 조립 공정에 의해 제조되며, 이에 따라 100 ㎛ 내지 1000 ㎛의 선폭을 갖는다. 또한, 본 발명에 개시된 인터포저(110)는 기존의 인쇄회로기판이 갖는 코어와 같은 두껍고 딱딱한 층을 갖지 않는다.
더욱이, 본 발명에서는 2층의 회로패턴 및 3층의 절연층이 설명되었으나, 이로서 본 발명이 한정되지 않는다. 즉, 1층의 회로패턴, 2층의 절연층, 또는 3층 이상의 회로패턴, 4층 이상의 절연층이 형성될 수 있으며, 이는 탑재되는 제1반도체 다이(120) 및/또는 제2반도체 다이(150)의 전기적 성능에 따라 다양하게 변경될 수 있다.
한편, 제1,2회로패턴(112,114) 및 도전성 비아는 통상의 구리, 구리 합금, 알루미늄, 알루미늄 합금 및 그 등가물 중에서 선택된 어느 하나에 의해 형성될 수 있다. 그러나, 이로서 본 발명이 한정되지 않는다. 또한, 제1,2,3절연층(111,113,115)은 통상의 비스말레이마이드트리아진[bismaleimidetriazine (BT)], 페놀릭 레진(phenolic resin), 폴리이미드[polyimide (PI)], 벤조사이클로부틴[Benzo Cyclo Butene (BCB)], 폴리벤즈옥사졸[Poly Benz Oxazole (PBO)], 에폭시(epoxy), 규소 산화막, 규소 질화막 및 그 등가물 중에서 선택된 어느 하나에 의해 형성될 수 있다. 그러나, 이로서 본 발명이 한정되지 않는다.
여기서, 제1,2,3절연층이 유기 재료일 경우, 이는 스크린 프린팅, 스핀 코팅, 스프레이 코팅 및 그 등가 방법 중 어느 하나로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다. 또한, 제1,2,3절연층이 무기 재료일 경우, 이는 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition) 및 그 등가 방법중 어느 하나로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다. 더불어, 제1,2회로 패턴은 금속 증착, 금속 이배포레이션, 금속 스퍼터링 및 그 등가 방법중 어느 하나로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
도 1c에 도시된 바와 같이, 인터포저의 제1면에 제1패드 및 제1포스트를 형성하는 단계에서는, 인터포저(110)의 제1면(110a), 예를 들면, 제2회로패턴(114)에 제1패드(116) 및 제1포스트(117)가 형성 및/또는 접속된다. 좀더 엄밀히 말하면 인터포저(110)의 제1면(110a)에 다수의 제1패드(116)가 매트릭스 타입으로 배열되고, 특히 가장 자리에 위치된 제1패드(116) 위에 제1포스트(117)가 더 형성된다.
여기서, 포스트(117)는 말 그대로 제1패드(116)의 두께에 비하여 상대적으로 더 두껍게 형성되며, 바람직하기로, 하기할 제1반도체 다이(120)의 두께보다 두껍거나 동일하게 형성된다.
이러한 제1패드(116) 및/또는 제1포스트(117)는 통상의 도금 및 사진 식각 공정을 통해 형성되며, 이들은 구리, 구리 합금, 알루미늄, 알루미늄 합금 및 그 등가물 중 선택된 어느 하나로 형성될 수 있다. 그러나, 이러한 공정 및 재질로 본 발명이 한정되지 않는다.
도 1d에 도시된 바와 같이, 제1패드에 제1반도체 다이를 접속하는 단계에서는, 대략 중앙에 배열된 제1패드(116)에 제1반도체 다이(120)가 전기적으로 접속된다. 예를 들면, 제1반도체 다이(120)는 본드 패드(121)를 포함하며, 이러한 본드 패드(121)에는 도전 필라(122) 및 솔더 캡(123)이 형성될 수 있는데, 이러한 솔더 캡(123)이 제1패드(116)에 리플로우 공정을 통해 전기적으로 접속될 수 있다. 또한, 본드 패드(121)에 솔더 범프가 형성될 수도 있으며, 이러한 솔더 범프가 제1패드(116)에 리플로우 공정을 통해 전기적으로 접속될 수 있다.
바람직하기로, 도전 필라(122) 및 솔더 캡(123)의 폭이 솔더 범프의 폭보다 작게 형성될 수 있으므로, 파인피치를 위해서는 도전 필라(122) 및 솔더 캡(123)이 솔더 범프보다 좋다.
더불어, 이러한 공정 이후에 제1반도체 다이(120)의 안정적인 고정을 위해 제1반도체 다이(120)와 인터포저(110)의 사이에 제1언더필(124)이 더 충진될 수도 있다. 이러한 제1언더필(124)은 도전 필라(122) 및 솔더 캡(123)도 감싸게 됨으로써, 인터포저(110)와 제1반도체 다이(120) 사이의 전기적 접속 신뢰성이 더욱 향상된다.
도 1e에 도시된 바와 같이, 제1반도체 다이 및 제1포스트를 제1인캡슐란트로 인캡슐레이션하는 단계에서는, 제1반도체 다이(120) 및 제1포스트(117)가 제1인캡슐란트(130)로 인캡슐레이션됨으로써, 이들이 외부 환경으로부터 안전하게 보호된다. 실질적으로, 제1인캡슐란트(130)는 제1언더필(124)도 감싼다. 한편, 제1포스트(117)의 상면은 제1인캡슐란트(130)의 상면으로부터 외부로 노출되어, 추후 제1포스트(117)에 제1재배선층(141) 및/또는 제1범프 패드(143)가 연결되도록 한다. 여기서, 제1포스트(117)의 상면과 제1인캡슐란트(130)의 상면은 동일한 면을 이루며, 또한 대략 평평한 면을 이루고 있다. 실질적으로, 인캡슐레이션 공정 동안 제1인캡슐란트(130)는 제1포스트(117)의 상면을 덮을 수 있으나, 통상의 그라인딩 및/또는 에칭 공정에 의해 제1포스트(117)의 상면이 제1인캡슐란트(130)의 외측으로 노출 및/또는 돌출된다.
도 1f에 도시된 바와 같이, 제1포스트에 제1재배선층 및/또는 제1범프 패드를 형성하는 단계에서는, 제1포스트(117)에 제1재배선층(141) 및/또는 제1범프 패드(143)가 전기적으로 연결된다. 일례로, 도면 중 좌측 영역에 배열된 제1포스트(117)에는 제1재배선층(141)이 전기적으로 접속되고, 도면 중 우측 영역에 배열된 제1포스트(117)에는 제1범프 패드(143)가 전기적으로 접속된다.
여기서, 제1포스트(117)의 주변 영역인 제1인캡슐란트(130)의 표면에 제1보호층(144)이 먼저 형성되고, 이후 제1재배선층(141) 및 제1범프 패드(143)가 형성되며, 마지막으로 제1재배선층(141) 중 외부 노출이 필요없는 영역은 제2보호층(145)으로 덮인다. 일례로, 제1재배선층(141)은 팬인 타입으로 외측에서 내측 방향으로 연장되며, 이에 따라 외부로 노출되는 제1랜드(142)는 제1반도체 다이(120)의 상부에 위치된다. 이와 같이 하여, 추후 제1재배선층(141)의 제1랜드(142) 및 제1범프 패드(143)에는 각각 도전성 범프(170)가 전기적으로 접속될 수 있다.
여기서, 제1재배선층(141) 및 제1범프 패드(143)는 구리, 구리 합금, 알루미늄, 알루미늄 합금 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으며, 또한 통상의 도금, 사진 식각 공정 및 코팅 공정을 통해 형성될 수 있다. 그러나, 본 발명에서 이러한 재료 및 방법을 한정하지 않는다. 더불어, 제1,2보호층(144,145)역시 통상의 비스말레이마이드트리아진[bismaleimidetriazine (BT)], 페놀릭 레진(phenolic resin), 폴리이미드[polyimide (PI)], 벤조사이클로부틴[Benzo Cyclo Butene (BCB)], 폴리벤즈옥사졸[Poly Benz Oxazole (PBO)], 에폭시(epoxy), 규소 산화막, 규소 질화막 및 그 등가물 중에서 선택된 어느 하나에 의해 형성될 수 있다. 그러나, 이로서 본 발명이 한정되지 않는다.
여기서, 도면 중 대략 좌측 영역에는 제1,2보호층(144,145)이 형성되고, 도면 중 대략 우측 영역에는 제1보호층(144)만이 형성되어, 전체적으로 비대칭 디바이스가 구현된다.
도 1g에 도시된 바와 같이, 캐리어 접속 단계에서는, 상술한 디바이스가 뒤집어진 후 하면에 캐리어(20)가 임시로 접착된다. 즉, 제1범프 패드(143), 제1재배선층(141), 제1보호층(144) 및 제2보호층(145)에 임시 접착제(30)가 개재된 후 캐리어(20)가 접착된다. 여기서, 임시 접착제(30)는 스크린 프린팅, 스핀 코팅, 스프레이 코팅 및 그 등가 방법 중 어느 하나로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다. 더불어, 이러한 임시 접착제(30)는 통상의 열적 릴리즈 테이프(예를 들면, Nitto Denko사(社)로부터 입수할 수 있는 REVALPHA Thermal Release Tape, TOK사(社)로부터 입수할 수 있는 열가소성 임시 접착제 제품군인 TZNR 시리즈, 또는 Brewer Science사(社)로부터 입수할 수 있는 열가소성 임시 접착제인 HT 시리즈)일 수 있으나, 이로서 본 발명이 한정되지 않는다. 또한, 캐리어(20)는 통상의 스텐레스 스틸, 글래스, 더미 웨이퍼, 다공성 세라믹 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 이로서 본 발명이 한정되지 않는다.
도 1h에 도시된 바와 같이, 웨이퍼 제거 후 인터포저의 제2면에 제2패드를 형성하는 단계에서는, 인터포저(110)가 형성되도록 하였던 웨이퍼(10)가 제거되며, 이와 같이 하여 외부로 노출된 인터포저(110)의 제2면(110b)에 제2패드(118)가 형성된다. 즉, 웨이퍼(10)는 그라인딩 및 식각 공정에 의해 인터포저(110)로부터 완전히 제거되며, 이후 사진 식각 및 도금 공정 등에 의해 제2패드(118)가 형성된다. 물론, 제2패드(118)는 인터포저(110)를 이루는 제1회로패턴(112)에 전기적으로 연결됨은 당연하다. 더불어, 도면에 도시되는 않았으나, 필요에 따라 제2패드(118)의 주변은 추가적인 보호층으로 덮일 수 있다.
도 1i에 도시된 바와 같이, 제2패드에 제2반도체 다이를 접속하는 단계에서는, 상술한 바와 같이 배열된 제2패드(118)에 제2반도체 다이(150)가 전기적으로 접속된다. 예를 들면, 제2반도체 다이(150)는 본드 패드(151)를 포함하며, 이러한 본드 패드(151)에는 도전 필라(152) 및 솔더 캡(153)이 형성될 수 있는데, 이러한 솔더 캡(153)이 제2패드(118)에 리플로우 공정을 통해 전기적으로 접속될 수 있다. 또한, 본드 패드(151)에 솔더 범프가 형성될 수도 있으며, 이러한 솔더 범프가 제2패드(118)에 리플로우 공정을 통해 전기적으로 접속될 수 있다.
더불어, 이러한 공정 이후에 제2반도체 다이(150)의 안정적인 고정을 위해 제2반도체 다이(150)와 인터포저(110)의 사이에 제2언더필(154)이 더 형성될 수도 있다. 물론, 이러한 제2언더필(154)은 도전 필라(152) 및 솔더 캡(153)의 측면을 덮는다.
도 1j에 도시된 바와 같이, 제2반도체 다이를 제2인캡슐란트로 인캡슐레이션하고 캐리어를 제거하는 단계에서는, 제2반도체 다이(150)가 제2인캡슐란트(160)로 인캡슐레이션됨으로써, 이것이 외부 환경으로부터 보호된다. 실질적으로, 제2인캡슐란트(160)는 제2언더필(154)도 감싼다. 한편, 제2반도체 다이(150)의 상면은 제2인캡슐란트(160)의 상면으로부터 외부로 노출되어, 방열 성능이 향상되도록 한다. 여기서, 제1반도체 다이(150)의 상면과 제2인캡슐란트(160)의 상면은 동일한 면을 이루며, 또한 대략 평평한 면을 이루고 있다. 물론, 제2반도체 다이(150)의 상면은 제2인캡슐란트(160)에 의해 완전히 덮일수도 있음은 당연하다.
한편, 이러한 공정 이후 캐리어(20)가 제거된다. 예를 들면, 열이나 자외선을 제공하여, 임시 접착제(30)의 접착력이 없어지도록 함으로써, 캐리어(20)가 제거되도록 한다. 또는, 캐리어(20)를 그라인딩 및/또는 식각 공정을 이용하여 제거한 이후, 임시 접착제(30)를 화학 용액으로 용해하여 제거할 수도 있다.
화학 용액에 의해 임시 접착제(30)가 제거될 경우, 캐리어(20)는 화학 용액이 신속하게 임시 접착제(30)에 도달할 수 있도록 다공성 세라믹으로 형성됨이 바람직하다. 물론, 물리적으로 캐리어(30) 및 임시 접착제(30)가 디바이스로부터 박리되어 제거될 수도 있다.
도 1k에 도시된 바와 같이, 도전성 범프 형성 단계에서는, 상술한 바와 같이 캐리어(20) 및 임시 접착제(30)의 제거에 의해 드러난 제1재배선층(141)의 제1랜드(142) 및 제1범프 패드(143)에 도전성 범프(170)가 전기적으로 접속된다. 일례로, 제1랜드(142) 및 제1범프 패드(143)에 휘발성 플럭스가 돗팅되고, 휘발성 플럭스 위에 도전성 범프(170)가 임시로 부착된다. 이후, 대략 160 ℃ 내지 250 ℃의 퍼니스에 상술한 디바이스가 투입되며, 이에 따라 플럭스는 휘발되어 없어지고, 도전성 범프(170)가 제1랜드(142) 및 제1범프 패드(143)에 각각 전기적으로 접속된다. 물론, 이후 냉각 공정에 의해 도전성 범프(170)가 경화된다.
도전성 범프(170)는 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
더불어, 이러한 도전성 범프(170)의 형성 이전 또는 형성 이후에는, 레이저 마킹 공정이 수행됨으로써, 제2반도체 다이(150)의 표면에 디바이스 종류, 제조 회사 및 제조일자 등이 마킹될 수 있다.
한편, 지금까지 하나의 반도체 디바이스(100)가 형성됨을 기준으로 설명하였으나, 생산성의 향상을 위해 실질적으로 다수의 반도체 디바이스(100)가 동시에 형성된다. 물론, 도전성 범프(170)의 형성 이후, 낱개의 반도체 디바이스(100)로 분리되는 소잉 공정이 수행된다. 이러한 소잉 공정은 제1인캡슐란트(130), 인터포저(110) 및 제2인캡슐란트(160)를 순차적으로 레이저 또는 다이아몬드 블레이드로 소잉하여 이루어진다.
이와 같이 하여, 본 발명에서는 패턴 폭이 서로 다른 ASIC용 반도체 다이들을 인터포저(110)를 이용하여 전기적으로 연결함으로써, 디컨스트럭션이 가능한 반도체 디바이스 및 그 제조 방법이 제공된다. 일례로, 제1반도체 다이(120)는 나노 단위의 패턴폭을 갖는 하이테크 반도체 다이이고, 제2반도체 다이(150)는 마이크로 단위의 패턴폭을 갖는 로우테크 반도체 다이일 수 있으며, 이들이 인터포저(110)를 통하여 상호간 전기적으로 연결됨으로써, 디컨스트럭션 기술이 구현될 수 있다.
또한, 본 발명에서는 인터포저(110)에 관통전극이 형성되지 않음으로써, 제조 비용이 저가이고, 두께가 얇은 반도체 디바이스 및 그 제조 방법이 제공된다. 일례로, 인터포저(110)에는 다수의 회로패턴과 도전성 비아가 형성될 뿐, 고가의 관통전극이 형성되지 않는다.
또한, 본 발명에서는 관통전극 및/또는 인쇄회로기판이 이용되지 않고, 팬인 및/또는 팬아웃 형태의 웨이퍼 레벨 반도체 디바이스 및 그 제조 방법이 제공된다.
또한, 본 발명에서는 인터포저(110)의 양면에 반도체 다이가 부착됨으로써, 패키지의 워페이지 밸런스가 맞춰지고, 이에 따라 워페이지가 발생하지 않는 반도체 디바이스 및 그 제조 방법이 제공된다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 단면도가 도시되어 있다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(200)는, 예를 들면, 제2반도체 다이(250)가 다수개일 수 있다. 물론, 각각의 반도체 다이(250)는 필라(152) 및 솔더 캡(153)이나, 솔더 범프를 통해 인터포저(110)의 제2패드(118)에 전기적으로 접속된다. 더불어, 각각의 반도체 다이(250)와 인터포저(110)의 사이에 제2언더필(154)이 충진될 수 있다.
이와 같이 하여, 본 발명은 고유한 기능을 갖는 다수의 반도체 다이(250)가 하나의 인터포저(110)에 접속되도록 함으로써, 다양한 기능을 갖는 반도체 디바이스(200)를 제공한다.
도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(300)의 단면도가 도시되어 있다.
도 3에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(300)는 제1반도체 다이(120)의 하면이 대략 제1인캡슐란트(130)로 감싸지 않도록 한다. 즉, 제1반도체 다이(120)의 측면만이 제1인캡슐란트(130)로 인캡슐레이션되고, 제1반도체 다이(120)의 하면은 제1인캡슐란트(130)로 인캡슐레이션되지 않는다. 다르게 설명하면, 제1반도체 다이(120)의 하면과 제1인캡슐란트(130)의 하면이 동일한 평면을 이룬다.
좀더 엄밀히 말하면, 제1반도체 다이(120)의 하면에 제1보호층(144) 및/또는 제1,2보호층(144,145)이 형성된다. 물론, 제1보호층(144)과 제2보호층(145)의 사이에는 제1재배선층(141) 및 제1랜드(142)가 형성되며, 제1랜드(142)에는 도전성 범프(170)가 접속된다.
이와 같이 하여, 본 발명은 제1반도체 다이(120)의 하면이 제1인캡슐란트(130)로 인캡슐레이션되지 않고, 얇은 제1보호층(144) 및/또는 제1,2보호층(144,145)으로 덮임으로써, 박형인 동시에 방열 성능이 향상된 반도체 디바이스(300)를 제공한다.
도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(400)의 단면도가 도시되어 있다.
도 4에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(400)는 인터포저(110)의 제2면(110b)에 형성된 제2포스트(419)와, 이러한 제2포스트(419)에 접속된 제2재배선층(481) 및/또는 제2범프 패드(483)를 더 포함한다.
인터포저(110)의 제2면(110b), 예를 들면, 제1회로패턴(112)에 접속된 제2패드(118)에 제2포스트(419)가 형성된다. 좀더 엄밀히 말하면 인터포저(110)의 제2면(110b)에 다수의 제2패드(118)가 매트릭스 타입으로 배열되고, 특히 가장 자리에 위치된 제2패드(118) 위에 제2포스트(419)가 형성된다.
이러한 제2포스트(419)는 통상의 도금 및 사진 식각 공정을 통해 형성되며, 이들은 구리, 구리 합금, 알루미늄, 알루미늄 합금 및 그 등가물 중 선택된 어느 하나로 형성될 수 있다. 그러나, 이러한 공정 및 재질로 본 발명이 한정되지 않는다.
또한, 일례로, 도면 중 좌측 영역에 형성된 제2포스트(419)에는 제2재배선층(481)이 전기적으로 접속되고, 도면 중 우측 영역에 형성된 제2포스트(419)에는 제2범프 패드(483)가 전기적으로 접속된다. 여기서, 제2포스트(419)의 주변 영역인 제2인캡슐란트(160) 및 제2반도체 다이(150)의 표면에 제1보호층(484)이 먼저 형성되고, 이후 제2범프 패드(483) 및/또는 제2재배선층(481)이 형성되며, 마지막으로 제2재배선층(481) 중 외부 노출이 필요없는 영역은 제2보호층(485)으로 덮인다. 일례로, 제2재배선층(481)은 팬인 타입으로 외측에서 내측 방향으로 연장되며, 이에 따라 외부로 노출되는 제2랜드(482)는 제2반도체 다이(150)의 상면에 위치된다. 이와 같이 하여, 추후 제2재배선층(481)의 제2랜드(482) 및 제2범프 패드(483)에는 각각 다른 반도체 디바이스(도시되지 않음)가 탑재될 수 있다. 즉, 본 발명은 POP 구조의 반도체 디바이스(400)를 제공한다.
여기서, 도면 중 대략 좌측 영역에는 제1,2보호층(484,485)이 형성되고, 도면 중 대략 우측 영역에는 제1보호층(484)만이 형성되어, 전체적으로 비대칭 디바이스가 구현된다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(500)의 단면도가 도시되어 있다.
도 5에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(500)는 외부로 노출된 제2반도체 다이(150)를 포함한다. 즉, 제2반도체 다이(150)의 측면 및 상면은 제2인캡슐란트(160)로 인캡슐레이션되지 않고, 완전히 외부로 노출된다. 물론, 제2반도체 다이(150)와 인터포저(110)의 사이에는 제2언더필(154)이 충진되어 있다.
이와 같이 하여, 본 발명은 제1반도체 다이(120)의 상면 및 측면이 외부로 완전히 노출됨으로써, 방열 성능이 향상된 반도체 디바이스(500)를 제공한다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 본 발명에 따른 반도체 디바이스
10; 웨이퍼 20; 캐리어
30; 임시 접착제 110; 인터포저
110a; 제1면 110b; 제2면
111; 제1절연층 112; 제1회로패턴
113; 제2절연층 114; 제2회로패턴
115; 제3절연층 116; 제1패드
117; 제1포스트 118; 제2패드
120; 제1반도체 다이
121; 본드 패드 122; 필라
123; 솔더 캡 124; 제1언더필
130; 제1인캡슐란트 141; 제1재배선층
142; 제1랜드 143; 제1범프 패드
144; 제1보호층 145; 제2보호층
150; 제2반도체 다이 151; 본드 패드
152; 필라 153; 솔더 캡
154; 제2언더필 160; 제2인캡슐란트
170; 도전성 범프 419; 제2포스트
481; 제2재배선층 482; 제2랜드
483; 제2범프 패드 484; 제1보호층
485; 제2보호층

Claims (20)

  1. 웨이퍼의 표면에 제1면과 제2면을 갖는 인터포저를 형성하고, 상기 인터포저의 제1면에 제1패드 및 제1포스트를 형성하는 단계;
    상기 인터포저의 제1패드에 제1반도체 다이를 전기적으로 접속하는 단계;
    상기 제1포스트 및 제1반도체 다이를 제1인캡슐란트로 인캡슐레이션하는 단계;
    상기 제1인캡슐란트에 캐리어를 부착하고, 상기 웨이퍼를 제거하는 단계;
    상기 인터포저의 제2면에 제2패드를 형성하고, 상기 제2패드에 제2반도체 다이를 전기적으로 접속하는 단계; 및
    상기 캐리어를 제거하고 상기 제1포스트에 도전성 범프를 형성하는 단계를 포함하고,
    상기 인터포저는 상기 웨이퍼의 표면에 제1절연층을 형성하는 단계; 상기 제1절연층 위에 제1회로패턴을 형성하는 단계; 상기 제1회로패턴 위에 제2절연층을 형성하는 단계; 상기 제2절연층 위에 제2회로패턴을 형성하는 단계; 및 상기 제2회로패턴 위에 제3절연층을 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 인터포저와 상기 제1반도체 다이의 사이에 제1언더필이 충진됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제1포스트에 제1범프 패드가 형성됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제1범프 패드에 상기 도전성 범프가 형성됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제1인캡슐란트 또는 제1반도체 다이의 표면에 상기 제1포스트와 전기적으로 연결된 제1재배선층이 더 형성됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제1재배선층에 상기 도전성 범프가 형성됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 1 항에 있어서,
    상기 인터포저와 상기 제2반도체 다이의 사이에 제2언더필이 충진됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제2반도체 다이는 제2인캡슐란트로 인캡슐레이션됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제1면과 제2면을 갖고, 상기 제1면에 제1패드 및 제1포스트가 형성되며, 상기 제2면에 제2패드가 형성된 인터포저;
    상기 인터포저의 제1패드에 전기적으로 접속된 제1반도체 다이;
    상기 제1포스트 및 제1반도체 다이를 인캡슐레이션하는 제1인캡슐란트;
    상기 인터포저의 제2패드에 전기적으로 접속된 제2반도체 다이; 및,
    상기 제1포스트에 전기적으로 접속된 도전성 범프를 포함하고,
    상기 인터포저는 제1절연층; 상기 제1절연층 위에 형성된 제1회로패턴; 상기 제1회로패턴 위에 형성된 제2절연층; 상기 제2절연층 위에 형성된 제2회로패턴; 및 상기 제2회로패턴 위에 형성된 제3절연층을 포함함을 특징으로 하는 반도체 디바이스.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 인터포저와 상기 제1반도체 다이의 사이에 제1언더필이 충진됨을 특징으로 하는 반도체 디바이스.
  13. 제 10 항에 있어서,
    상기 제1포스트에 제1범프 패드가 형성됨을 특징으로 하는 반도체 디바이스.
  14. 제 13 항에 있어서,
    상기 제1범프 패드에 상기 도전성 범프가 형성됨을 특징으로 하는 반도체 디바이스.
  15. 제 10 항에 있어서,
    상기 제1인캡슐란트 또는 상기 제1반도체 다이의 표면에 상기 제1포스트와 전기적으로 연결된 제1재배선층이 형성됨을 특징으로 하는 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 제1재배선층에 상기 도전성 범프가 형성됨을 특징으로 하는 반도체 디바이스.
  17. 제 10 항에 있어서,
    상기 인터포저와 상기 제2반도체 다이의 사이에 제2언더필이 충진됨을 특징으로 하는 반도체 디바이스.
  18. 제 10 항에 있어서,
    상기 제2반도체 다이는 제2인캡슐란트로 인캡슐레이션됨을 특징으로 하는 반도체 디바이스.
  19. 제 18 항에 있어서,
    상기 인터포저의 제2패드에 제2포스트가 형성됨을 특징으로 하는 반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 제2인캡슐란트 또는 제2반도체 다이의 표면에 상기 제2포스트와 전기적으로 연결된 제2재배선층이 형성된 것을 특징으로 하는 반도체 디바이스.
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