TWI567843B - 封裝基板及其製法 - Google Patents

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許詩濱
許哲瑋
劉晉銘
楊智貴
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Description

封裝基板及其製法
本發明係有關一種封裝基板，尤指一種具導電凸塊之封裝基板及其製法。
隨著電子產業的發達，現今的電子產品已趨向輕薄短小與功能多樣化的方向設計，半導體封裝技術亦隨之開發出不同的封裝型態，其中，球柵陣列式(Ball grid array，簡稱BGA)封裝，為一種先進的半導體封裝技術，其特點在於採用一封裝基板來安置半導體元件，並於該封裝基板背面植置多數個成柵狀陣列排列之焊球(Solder ball)，並藉該些焊球將整個封裝單元銲結並電性連接至外部電子裝置，使相同單位面積之承載件上可容納更多輸入/輸出連接端(I/O connection)以符合高度集積化(Integration)之半導體晶片之需求。
再者，為了符合半導體封裝件輕薄短小、多功能、高速度及高頻化的開發方向，晶片已朝向細線路及小孔徑發展。
如第1圖所示，習知半導體封裝件1係將一半導體晶 片10與被動元件10’覆晶設於一封裝基板11上側，再於該封裝基板11下側植設複數焊球14。具體地，該半導體晶片10上設有銅凸塊(Cu pillar)101與焊錫凸塊100，以結合至該封裝基板11之電性連接墊110，再以底膠12包覆該銅凸塊101，且該被動元件10’藉由焊錫凸塊100結合至該封裝基板11之電性連接墊110。亦即，習知半導體封裝件1中需於該半導體晶片10上進行銅凸塊101之電鍍製程，以利於與該封裝基板11進行細線路間距(Fine bump pitch)之連接。
然而，於該半導體晶片10上製作該銅凸塊101之製程成本高，不利於生產。
再者，於半導體晶片10之表面上電鍍形成該些銅凸塊101時，由於該些銅凸塊101之高度控制不易，若該些銅凸塊101之高度彼此不同，將使該些銅凸塊101所排列成之柵狀陣列(grid array)產生共面性(coplanarity)不良問題，導致接點應力(stress)不平衡而造成該半導體晶片10損壞。
因此，如何避免習知技術中之種種缺失，實已成為目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明提供一種封裝基板，係包括：一絕緣層，係具有相對之第一表面與第二表面，且該第一表面上具有至少一凹部；複數導電凸塊，係設於該凹部中並包含一體成形之柱體與電性連接墊，其中該柱體係外露於該絕緣層之第一表面，該電性連接墊係 嵌埋於該絕緣層中，且該柱體之寬度係小於該電性連接墊之寬度；以及複數導電柱，係結合於該些電性連接墊上且嵌埋於該絕緣層中。
前述之封裝基板中，復包括形成於該柱體上之阻障層，以令該阻障層外露於該絕緣層之第一表面。
本發明亦提供一種封裝基板之製法，係包括：形成導體層於一承載件上，且該導體層具有複數開孔；形成複數導電凸塊於該導體層上，該導電凸塊包含形成於該些開孔中之柱體及設於該導體層上之電性連接墊，且該柱體與該電性連接墊係一體成形，其中，該柱體之寬度係小於該電性連接墊之寬度；形成複數導電柱於該些電性連接墊上；形成絕緣層於該承載件上，以令該絕緣層包覆該些導電凸塊與該些導電柱；移除該承載件；以及移除全部該導體層，以令該絕緣層對應該導體層處形成凹部，且使該導電凸塊之柱體凸出該凹部之底面。
前述之製法中，復包括於形成該些導電凸塊於該導體層上之前，形成阻障層於該導體層上及該些開孔中。
於一實施例中，該阻障層復形成於該承載件上，且於移除全部該導體層之後，移除全部該阻障層。
於一實施例中，復包括形成另一阻障層於該阻障層上，且於移除全部該導體層之後，移除全部該阻障層與該另一阻障層。
於一實施例中，該阻障層僅形成於該導電凸塊與該導體層之間，且於移除全部該導體層之後，以令該阻障層外 露於該絕緣層之第一表面。
前述之封裝基板及其製法中，該柱體係凸出該絕緣層之第一表面。
前述之封裝基板及其製法中，於移除全部該導體層後，以令該絕緣層對應該導體層處形成凹部，使該些導電凸塊位於該凹部中，且使該導電凸塊之柱體凸出該凹部之底面。
前述之封裝基板及其製法中，復包括形成第一線路結構於該承載件上，以令該絕緣層復包覆該第一線路結構，且該第一線路結構外露於該絕緣層之第一表面與第二表面。
前述之封裝基板及其製法中，復包括形成第二線路結構於該絕緣層上；以及於該絕緣層上形成包覆該第二線路結構之另一絕緣層，且令部分該第二線路結構外露於該另一絕緣層。
由上可知，本發明之封裝基板及其製法，主要藉由將該些導電凸塊形成於該封裝基板上，故相較於習知在半導體晶片上製作銅凸塊之製程，本發明之封裝基板及其製法之成本較低，因而有利於生產。
再者，本發明係於承載件之表面上藉由該導體層之限制而向內電鍍該些導電凸塊，使該些柱體之端面之高度位置之平整性極佳，因而容易達到細間距的要求。例如，該些柱體之端面之高度位置相同，使該些柱體所排列成之柵狀陣列之共面性良好，故接點應力能保持平衡，避免該封 裝基板或其上電子元件之損壞。
1‧‧‧半導體封裝件
10‧‧‧半導體晶片
10’‧‧‧被動元件
100‧‧‧焊錫凸塊
101‧‧‧銅凸塊
11,2,3,6,6’‧‧‧封裝基板
110,241‧‧‧電性連接墊
12,50‧‧‧底膠
14,44‧‧‧焊球
20‧‧‧承載件
21‧‧‧導體層
210‧‧‧開孔
22,23,32,32’‧‧‧阻障層
24‧‧‧導電凸塊
240‧‧‧柱體
25‧‧‧第一線路結構
250‧‧‧第一線路層
251‧‧‧第一導電柱
26‧‧‧導電柱
27,29‧‧‧絕緣層
27a‧‧‧第一表面
27b‧‧‧第二表面
270‧‧‧凹部
270a‧‧‧底面
28‧‧‧第二線路結構
280‧‧‧第二線路層
281‧‧‧第二導電柱
4,4’,5‧‧‧電子封裝件
40,40’‧‧‧電子元件
400‧‧‧焊錫材料
41‧‧‧線路層
42‧‧‧導電體
43‧‧‧封裝層
45‧‧‧電子組件
450‧‧‧導電元件
46‧‧‧封裝膠體
d,r‧‧‧寬度
第1圖係為習知半導體封裝件的剖視示意圖；第2A至2G圖係為本發明之封裝基板之製法之第一實施例之剖視示意圖，其中該第2A’圖係為對應第2A’圖之其它實施態樣示意圖，該第2F’及2F”圖係為對應第2F圖之其它實施態樣示意圖；第3A至3E圖係為本發明之封裝基板之製法之第二實施例之剖視示意圖；第4A及4B圖係為第2G圖之封裝基板之後續應用之剖視示意圖；第5圖係為第3E圖之封裝基板之後續應用之剖視示意圖；以及第6A至6E圖係為本發明之封裝基板之製法之第二實施例之剖視示意圖，其中該第6E’圖係為對應第6E圖之其它實施態樣示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例 關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第2A至2G圖，係為本發明之封裝基板2之第一實施例之製法之剖視示意圖。
如第2A圖所示，藉由圖案化製程於一承載件20上形成一導體層21，且該導體層21具有複數開孔210。接著，形成一阻障層22於該承載件20、該導體層21上及該些開孔210中。
於本實施例中，該承載件20係為基材，例如銅箔基板或其它板體，並無特別限制，且該導體層21係以電鍍方式形成於該承載件20上。
再者，該導體層21與該阻障層22互為不同材質。具體地，該導體層21係為金屬層，如銅層，且該阻障層22係為金屬層，如鎳層、金層或鈦層等。
於另一實施例中，如第2A’圖所示，形成另一阻障層23於該阻障層22上，且該阻障層22與該另一阻障層23互為不同材質，例如，該另一阻障層23係為銅層。
如第2B圖所示，接續第2A圖之製程，係形成複數導電凸塊24於該導體層21上之阻障層22上，各該導電凸塊 24係包含一形成於該些開孔210中之柱體240及一設於該導體層21上之電性連接墊241，且該柱體240與該電性連接墊241係一體成形，其中，該柱體240之寬度d係小於該電性連接墊241之寬度r。
於本實施例中，係以電鍍銅方式形成該些導電凸塊24，且復以電鍍銅方式一同形成一第一線路層250於該承載件20上之阻障層22上。
如第2C圖所示，形成複數導電柱26於該些電性連接墊241上，且形成複數第一導電柱251於該第一線路層250上，以令該第一導電柱251與該第一線路層250作為第一線路結構25，使該第一線路結構25形成於該承載件20上。
於本實施例中，係以電鍍銅方式形成該些導電柱26與第一導電柱251。
如第2D圖所示，形成一絕緣層27於該阻障層22上，以令該絕緣層27包覆該些導電凸塊24、該第一線路結構25與該些導電柱26。
於本實施例中，該絕緣層27具有相對之第一表面27a及第二表面27b，以藉其第一表面27a結合至該阻障層22上，且令該些導電柱26與該第一線路結構25之第一導電柱251外露於該絕緣層27之第二表面27b。具體地，該第一線路層250之表面係齊平該絕緣層27之第一表面27a，且該些導電柱26之端面及該些第一導電柱251之端面係齊平該絕緣層27之第二表面27b。應可理解地，該絕緣層27之第二表面27b亦可形成開孔，以外露該該些導電柱26 之端面及該些第一導電柱251之端面。
再者，該絕緣層27係以壓合或鑄模(molding)方式製作，且該絕緣層27係為鑄模化合物(molding compound)、乾膜材(dry film)、環氧樹脂(Epoxy)、聚醯亞胺(Polyimide，簡稱PI)、感光或非感光性材料等之有機樹脂。
如第2E圖所示，於該絕緣層27之第二表面27b上形成一第二線路結構28。接著，於該絕緣層27之第二表面27b上形成一用以包覆該第二線路結構28之另一絕緣層29，且令部分該第二線路結構28外露於該另一絕緣層29。
於本實施例中，第二線路結構28復包括一形成於該絕緣層27之第二表面27b上的第二線路層280及複數形成於該第二線路層22之第二導電柱281。
於本實施例中，該第二線路層280係直接連接該些第一導電柱251與導電柱26。
再者，該第二導電柱281係為銅柱，其端面外露於該另一絕緣層29。
又，該另一絕緣層29係以壓合或鑄模(molding)方式製作，且該另一絕緣層29係為鑄模化合物(molding compound)、乾膜材(dry film)、環氧樹脂(Epoxy)、聚醯亞胺(Polyimide，簡稱PI)、感光或非感光性材料等之有機樹脂。
如第2F圖所示，移除該承載件20，以外露該導體層21與該阻障層22。
如第2G圖所示，移除全部該導體層21與全部該阻障層22，以令該絕緣層27之第一表面27a上形成有凹部270，並使該些導電凸塊24之柱體240凸出該凹部270之底面270a。
於本實施例中，該第一線路層250之表面係外露於該絕緣層27之第一表面27a。
再者，係以蝕刻方式移除全部該導體層21與全部該阻障層22，故先以該阻障層22作為止蝕層，移除全部該導體層21，再移除全部該阻障層22。
又，如第2F’及2F”圖所示，若接續第2A’圖之製程，係以該另一阻障層23作為止蝕層，蝕刻移除全部該導體層21及全部該阻障層22，再移除全部該另一阻障層23，以得到如第2G圖所示之封裝基板2。
復請參閱第3A至3E圖，係為本發明之封裝基板3之第二實施例之製法之剖視示意圖。本實施例與第一實施例的差異在於阻障層之佈設，其它製程大致相同，故以下僅說明相異處，而不再贅述相同處。
如第3A圖所示，藉由圖案化製程於一承載件20上形成一導體層21，且該導體層21具有複數開孔210。接著，藉由圖案化製程形成一阻障層32,32’於該導體層21之部分表面上、該些開孔210中、以及該承載件20之部分表面。
如第3B圖所示，形成複數導電凸塊24與一第一線路層250於該阻障層32,32’上，使結合該導電凸塊24之阻障層32僅形成於該導電凸塊24與該導體層21之間，且結 合於該承載件20上之阻障層32’僅形成於該承載件20與該第一線路層250之間。
如第3C圖所示，係進行如第2C至2E圖所示之製程。
如第3D圖所示，移除該承載件20，以外露該絕緣層27之第一表面27a、該導體層21與該阻障層32,32’。
如第3E圖所示，移除全部該導體層21，以令該絕緣層27之第一表面27a上形成一凹部270，使該些導電凸塊24之柱體240凸出該凹部270之底面270a。
於本實施例中，該些導電凸塊24上之阻障層32係外露於該凹部270中，且該第一線路層250上之阻障層32’係外露於該絕緣層27之第一表面27a。
本發明之製法中，係將該些導電凸塊24形成於該封裝基板2,3上，故相較於習知半導體晶片上製作銅凸塊之製程，本發明之製法之成本較低，因而有利於生產。
再者，於承載件20之表面上藉由導體層21之限制而向內(意指由該封裝基板2,3之外側向內側製作)電鍍該些導電凸塊24，使該些柱體240之端面之高度位置之平整性極佳，達到細間距線路的要求。亦即，該些柱體240之端面之高度位置相同，使該些柱體240所排列成之柵狀陣列(grid array)之共面性(coplanarity)良好，故接點應力(stress)能保持平衡，避免該封裝基板2,3或其上電子元件40(如後所述)之損壞。
第4A、4B及5圖係為應用本發明之封裝基板2,3所形成之電子封裝件4,4’,5之剖面示意圖。
如第4A圖所示之電子封裝件4，係以第2G圖之封裝基板2為例，對應其凹部270位置，將至少一電子元件40藉由焊錫材料400結合至該些柱體240，使該電子元件40電性連接該些導電凸塊24，且該第一線路層250亦可藉由焊錫材料400結合另一電子元件40’。
於本實施例中，該電子元件40,40’係為主動元件、被動元件或其二者之組合，其中，該主動元件係例如半導體晶片，該被動元件係例如電阻、電容及電感。具體地，該些柱體240上之電子元件40係為主動元件，且該第一線路層250上之電子元件40’係為被動元件。
再者，該電子封裝件4包括一封裝層43，其形成於該絕緣層27之第一表面27a上，以令該封裝層43包覆該些柱體240、該些電子元件40,40’與該焊錫材料400，且形成複數焊球44於該絕緣層27之第二表面27b上，以令該些焊球44電性連接該些第二導電柱281，俾供結合一如電路板之電子裝置(圖略)。
又，該電子封裝件4復包括一形成於該封裝層43上之線路層41及複數形成於該封裝層43中之導電體42，以令該線路層41藉由該些導電體42電性連接該第一線路層250。
另外，藉由該些導電體42與該線路層41之設計，以堆疊至少一電子組件45，如第4B圖所示，故本發明之電子封裝件4無需使用習知矽中介板(Si interposer)作為轉接結構，因而能降低該電子封裝件4之整體結構之高度，以 達到薄化及降低成本之需求。
於本實施例中，於該線路層41上藉由複數導電元件450堆疊結合及電性連接該電子組件45。具體地，該些導電元件450係如焊球、焊錫凸塊、銅凸塊等，且該電子組件45係為主動元件、被動元件、封裝元件或其三者之組合，其中，該封裝元件係包含晶片及包覆該晶片之封裝膠體，另可選擇性地形成一封裝膠體46於該封裝層43上，以令該封裝膠體46包覆該電子組件45。
另一方面，如第5圖所示之電子封裝件5，係以第3E圖之封裝基板3為例，該些柱體240藉由阻障層32結合該電子元件40之焊錫材料400，且該電子元件40電性連接該些導電凸塊24，並於該電子元件40與該凹部270之間形成底膠50，以包覆該些柱體240、阻障層32與該焊錫材料400，而該第一線路層250上之阻障層32’亦可藉由焊錫材料400結合另一電子元件40’。
於本實施例中，該阻障層32(尤其是鎳層)與該焊錫材料400具有較好的結合性，使該封裝基板3能更穩固地結合該電子元件40。
再請參閱第6A至6E圖，係為本發明之封裝基板6之第三實施例之製法之剖視示意圖。本實施例與上述實施例的差異在於省略製作第一線路結構25，其它製程大致相同，故以下僅說明相異處，而不再贅述相同處。
如第6A至6B圖所示，依據第二實施例的製法，省略製作第一線路結構25。
如第6C圖所示，係進行如第3C圖所示之製程，使該第二線路結構28之第二線路層280直接連接該些導電柱26。
如第6D圖所示，移除該承載件20，以外露該絕緣層27之第一表面27a、該導體層21與該阻障層32。
如第6E圖所示，移除全部該導體層21，以令該些導電凸塊24之柱體240凸出該絕緣層27之第一表面27a。
於本實施例中，應可理解地，亦可依據第一實施例的製法，以獲得如第6E’圖所示之封裝基板6’。
再者，應可理解地，本實施例之封裝基板6,6’於後續應用中亦可以如第4A及5圖之方式形成電子封裝件。
本發明提供一種封裝基板2,3,6,6’，係包括：一絕緣層27、複數導電凸塊24以及複數導電柱26。
所述之絕緣層27係具有相對之第一表面27a與第二表面27b，且該第一表面27a上具有一凹部270。
所述之導電凸塊24係結合該絕緣層27之第一表面27a並包含一體成形之柱體240與電性連接墊241，且各該柱體240係外露於該絕緣層27之第一表面27a，而該些電性連接墊241係嵌埋於該絕緣層27中，其中，該柱體240之寬度d係小於該電性連接墊241之寬度r。
所述之導電柱26係嵌埋於該絕緣層27中且外露於第二表面27b，並電性連接至該些電性連接墊241。
於一實施例之封裝基板6,6’中，各該柱體240係凸出該絕緣層27之第一表面27a。
於一實施例之封裝基板2,3中，該絕緣層27之第一表面27a上形成有至少一凹部270，以令該些導電凸塊24位於該凹部270中，且各該柱體240係凸出單一該凹部270之底面270a。
於一實施例中，該封裝基板2,3復包括一形成於該絕緣層27中之第一線路結構25，且該第一線路結構25外露於該絕緣層27之第一表面27a與第二表面27b。
於一實施例中，該封裝基板2,3,6,6’復包括一第二線路結構28，係形成於該絕緣層27之第二表面27b上。又包括一包覆該第二線路結構28之另一絕緣層29，且令部分該第二線路結構28係外露於該另一絕緣層29。
於一實施例中，該封裝基板3,6復包括一形成於各該柱體240上之阻障層32，以令該阻障層32外露於該絕緣層27之第一表面27a。
綜上所述，本發明之封裝基板及其製法，係藉由將該些導電凸塊形成於該封裝基板上而非形成於半導體晶片上，故本發明之製法之成本低，因而有利於生產。
再者，本發明利用在該承載件表面上藉由導體層之限制而向內電鍍該些導電凸塊，使該些柱體之端面之高度位置之平整性極佳，以達到細間距線路的要求。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範 圍所列。
2‧‧‧封裝基板
24‧‧‧導電凸塊
240‧‧‧柱體
241‧‧‧電性連接墊
25‧‧‧第一線路結構
250‧‧‧第一線路層
251‧‧‧第一導電柱
26‧‧‧導電柱
27,29‧‧‧絕緣層
27a‧‧‧第一表面
27b‧‧‧第二表面
270‧‧‧凹部
270a‧‧‧底面
28‧‧‧第二線路結構
280‧‧‧第二線路層
281‧‧‧第二導電柱

Claims (20)

  1. 一種封裝基板，係包括：一絕緣層，係具有相對之第一表面與第二表面；複數導電凸塊，係結合該絕緣層之第一表面，且各該導電凸塊包含一體成形之柱體與電性連接墊，其中該柱體係外露於該絕緣層之第一表面，該電性連接墊係嵌埋於該絕緣層中，且該柱體之寬度係小於該電性連接墊之寬度；以及複數導電柱，係結合於該些電性連接墊上且嵌埋於該絕緣層中。
  2. 如申請專利範圍第1項所述之封裝基板，其中，該柱體係凸出該絕緣層之第一表面。
  3. 如申請專利範圍第1項所述之封裝基板，其中，該絕緣層之第一表面上形成有至少一凹部，以令該些導電凸塊位於該凹部中，且各該柱體係凸出該凹部之底面。
  4. 如申請專利範圍第1項所述之封裝基板，復包括形成於該絕緣層中之第一線路結構，且該第一線路結構外露於該絕緣層之第一表面與第二表面。
  5. 如申請專利範圍第1項所述之封裝基板，復包括形成於該絕緣層之第二表面上之第二線路結構。
  6. 如申請專利範圍第5項所述之封裝基板，復包括形成於該絕緣層之第二表面上且包覆該第二線路結構之另一絕緣層，且令部分該第二線路結構係外露出該另一絕緣層。
  7. 如申請專利範圍第1項所述之封裝基板，復包括形成於該柱體上之阻障層，且令該阻障層外露於該絕緣層之第一表面。
  8. 一種封裝基板之製法，係包括：形成導體層於一承載件上，且該導體層具有複數開孔；形成複數導電凸塊於該導體層上，其中該導電凸塊包含一體形成於該些開孔中之柱體及設於該導體層上之電性連接墊，且該柱體之寬度係小於該電性連接墊之寬度；形成複數導電柱於該些電性連接墊上；形成絕緣層於該承載件上，以令該絕緣層包覆該些導電凸塊與該些導電柱；移除該承載件；以及移除全部該導體層，以令該柱體外露於該絕緣層之第一表面。
  9. 如申請專利範圍第8項所述之封裝基板之製法，其中，該柱體係凸出該絕緣層之第一表面。
  10. 如申請專利範圍第8項所述之封裝基板之製法，其中，於移除全部該導體層後，以令該絕緣層對應該導體層處形成凹部，且使該導電凸塊之柱體凸出該凹部之底面。
  11. 如申請專利範圍第8項所述之封裝基板之製法，復包括於形成該些導電凸塊於該導體層上之前，形成阻障層於該導體層上及該些開孔中。
  12. 如申請專利範圍第11項所述之封裝基板之製法，其中，該阻障層復形成於該承載件上。
  13. 如申請專利範圍第12項所述之封裝基板之製法，其中，於移除全部該導體層之後，移除全部該阻障層。
  14. 如申請專利範圍第11項所述之封裝基板之製法，復包括形成另一阻障層於該阻障層上。
  15. 如申請專利範圍第14項所述之封裝基板之製法，其中，於移除全部該導體層之後，移除全部該阻障層與該另一阻障層。
  16. 如申請專利範圍第11項所述之封裝基板之製法，其中，該阻障層僅形成於該導電凸塊與該導體層之間。
  17. 如申請專利範圍第16項所述之封裝基板之製法，其中，於移除全部該導體層之後，以令該阻障層外露於該絕緣層之第一表面。
  18. 如申請專利範圍第8項所述之封裝基板之製法，復包括形成第一線路結構於該承載件上，以令該絕緣層復包覆該第一線路結構。
  19. 如申請專利範圍第8項所述之封裝基板之製法，復包括形成第二線路結構於該絕緣層上。
  20. 如申請專利範圍第19項所述之封裝基板之製法，復包括於該絕緣層上形成包覆該第二線路結構之另一絕緣層，且令部分該第二線路結構外露於該另一絕緣層。
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