TW201428902A - 半導體裝置及其製法 - Google Patents

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Abstract

一種半導體裝置及其製法，該半導體裝置包括：基板，係具有基板本體與導電線路，該導電線路形成於該基板本體上並具有容置空間；導電材，形成於該容置空間內並電性連接該導電線路；以及半導體元件，係設置於該基板上，該半導體元件具有電性連接墊與導電體，該導電體係形成於該電性連接墊上並電性連接該導電材。藉此，本發明可避免相鄰之導電體間產生銲料橋接之情形，並改善該導電體與該導電材間之對位能力，進而提升該半導體裝置之效能。

Description

半導體裝置及其製法
本發明係有關一種半導體裝置及其製法，特別是指一種形成容置空間於導電線路上之半導體裝置及其製法。
由於半導體之技術不斷地增長，愈來愈多的電子元件可以整合在一個半導體裝置內，且隨著電子產品愈來愈輕薄化之趨勢，線路寬度及其間距亦愈來愈小。在覆晶封裝製程中，當晶片之導電凸塊接置於基板之導電線路上時，若該導電凸塊與該導電線路間之對位稍有偏移，就容易產生銲料橋接(solder bridge)之情形，以致降低該半導體裝置之效能(performance)。
第1A圖係繪示習知技術中半導體裝置1之剖視示意圖，第1B圖及第1C圖係分別繪示習知技術之第1A圖中半導體裝置1於剖面線1B-1B及1C-1C之俯視示意圖。如圖所示，半導體裝置1係包括基板10、半導體元件11、銲料12以及底膠13。
該基板10係具有基板本體101、相鄰之第一導電線路102與第二導電線路103，該第一導電線路102與該第二導 電線路103係形成於該基板本體101上。
該半導體元件11係具有晶片111、電性連接墊112、絕緣層113、凸塊底下金屬層114與相鄰之二導電柱115，該電性連接墊112、絕緣層113、凸塊底下金屬層114與二導電柱115係依序形成於該晶片111上。
該銲料12可分別形成於該第一導電線路102及第二導電線路103之表面104上，並電性連接該二導電柱115。
該底膠13係形成於該基板10之基板本體101與該半導體元件11之絕緣層113間，用以包覆該第一導電線路102、第二導電線路103、絕緣層113、凸塊底下金屬層114、二導電柱115與銲料12。
當該二導電柱115之間距105太小時，該銲料12即易於該二導電柱115間之橋接處106產生銲料橋接之情形，以致降低該半導體裝置1之效能。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明提供一種半導體裝置，係包括：基板，係具有基板本體與導電線路，該導電線路形成於該基板本體上並具有容置空間；導電材，係形成於該容置空間內，並電性連接該導電線路；以及半導體元件，係設置於該基板上，該半導體元件具有電性連接墊與導電體，該導電體係形成於該電性連接墊上並電性連接該導電材。
本發明亦提供一種半導體裝置之製法，係包括：提供一具有基板本體與導電線路之基板，該導電線路係形成於該基板本體上並具有容置空間；形成導電材於該容置空間內，並電性連接該導電線路；提供一具有電性連接墊與導電體之半導體元件，該導電體係形成於該電性連接墊上；以及藉該導電體將該半導體元件接置於該基板之導電材上。
本發明另提供一種半導體裝置之製法，係包括：提供一具有基板本體與導電線路之基板，該導電線路係形成於該基板本體上並具有容置空間；提供一具有電性連接墊與導電體之半導體元件；形成導電材於該導電體上；以及藉該導電材將該半導體元件接置於該容置空間之基板本體上，以藉由該導電材電性連接該導電線路。
由上可知，本發明之半導體裝置及其製法，主要是在基板之導電線路上形成容置空間，並將導電材形成於該容置空間內，且將該導電體與該導電材(或容置空間)進行對位，再藉由該導電材電性連接該半導體元件之導電體與該基板之導電線路。藉此，本發明可避免相鄰之導電體間產生銲料橋接之情形，並改善該導電體與該導電材(或容置空間)間之對位能力，進而提升該半導體裝置之效能。
1‧‧‧半導體裝置
10‧‧‧基板
101‧‧‧基板本體
102‧‧‧第一導電線路
103‧‧‧第二導電線路
104‧‧‧表面
105‧‧‧間距
106‧‧‧橋接處
11‧‧‧半導體元件
111‧‧‧晶片
112‧‧‧電性連接墊
113‧‧‧絕緣層
114‧‧‧凸塊底下金屬層
115‧‧‧導電柱
12‧‧‧銲料
13‧‧‧底膠
2,2’‧‧‧半導體裝置
20‧‧‧基板
21‧‧‧基板本體
211‧‧‧表面
22‧‧‧導電線路
22a‧‧‧第一導電線路
22b‧‧‧第二導電線路
221‧‧‧容置空間
221a‧‧‧第一容置空間
221b‧‧‧第二容置空間
222‧‧‧壁面
23‧‧‧導電材
24‧‧‧防銲層
240‧‧‧開孔
30‧‧‧半導體元件
31‧‧‧晶片
32‧‧‧電性連接墊
33‧‧‧絕緣層
34‧‧‧凸塊底下金屬層
35‧‧‧導電體
36‧‧‧導電材
40‧‧‧底膠
1B-1B,1C-1C‧‧‧剖面線
第1A圖係繪示習知技術中半導體裝置之剖視示意圖；第1B圖係繪示習知技術之第1A圖中半導體裝置於剖面線1B-1B之俯視示意圖； 第1C圖係繪示習知技術之第1A圖中半導體裝置於剖面線1C-1C之俯視示意圖；第2A圖至第2E圖係繪示本發明之第一實施例中半導體裝置及其製法之剖視示意圖，其中，第2A’圖係繪示本發明第2A圖中基板之俯視示意圖，第2A”圖係繪示本發明第2A圖中基板之另一俯視示意圖，第2B’圖係繪示本發明第2B圖中基板之俯視示意圖；第3A圖至第3C圖係繪示本發明之第二實施例中半導體裝置及其製法之剖視示意圖；第4A圖至第4C圖係繪示本發明之第三實施例中半導體裝置及其製法之剖視示意圖；以及第5A圖至第5C圖係繪示本發明之第四實施例中半導體裝置及其製法之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如 「上」、「一」、「第一」、「第二」及「表面」等用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A圖至第2E圖係繪示本發明之第一實施例中半導體裝置2及其製法之剖視示意圖，第2A’圖係繪示本發明第2A圖中基板20之俯視示意圖，第2A”圖係繪示本發明第2A圖中基板20之另一俯視示意圖，第2B’圖係繪示本發明第2B圖中基板20之俯視示意圖。
如第2A圖所示，提供一具有基板本體21與導電線路22之基板20，該導電線路22係形成於該基板本體21之表面211上並具有容置空間221，該容置空間221外露出該導電線路22之壁面222。該容置空間221可為斷開該導電線路22之凹口，且該凹口外露出該基板本體21之表面211或底材(prepreg)。
如第2A’圖所示，第2A圖之導電線路22可包括相鄰之第一導電線路22a及第二導電線路22b，該第一導電線路22a與該第二導電線路22b分別具有相鄰之第一容置空間221a及第二容置空間221b。
在第2A’圖中，虛線係指該第一導電線路22a與該第二導電線路22b之延伸方向，且第一導電線路22a與該第二導電線路22b為斷開之線路，該第一容置空間221a及該第二容置空間221b外露出該基板本體21之表面211。
於另一實施方式中，如第2A”圖所示，該容置空間221 可為未斷開該導電線路22之凹口，且該凹口之中間部分外露出該基板本體21之表面211或底材。
如第2B圖所示，可以網版印刷之方式形成導電材23於該容置空間221內，該導電材23接觸該壁面222以電性連接該導電線路22。該導電材23可為銲料，例如錫膏。
如第2B’圖所示，該導電材23係形成於該第一容置空間221a及該第二容置空間221b內，並電性連接該第一導電線路22a及該第二導電線路22b，使該第一導電線路22a及該第二導電線路22b斷開之各線段分別形成電性連接之線路。
如第2C圖所示，提供一具有電性連接墊32與導電體35之半導體元件30，該導電體35係形成於該電性連接墊32上。該導電體35可為導電柱或導電凸塊等，導電柱例如為銅柱(Cu pillar)。
於一具體實施例中，該半導體元件30可具有晶片31、絕緣層33與凸塊底下金屬層34，該電性連接墊32係形成於該晶片31上，該絕緣層33亦形成於該晶片31上並外露出該電性連接墊32，該凸塊底下金屬層34係形成於該電性連接墊32上，該導電體35則形成於該凸塊底下金屬層34上。
如第2D圖所示，將該半導體元件30之導電體35與該基板20之導電材23進行對位，並以迴銲(reflow)等方式將該導電體35接置於該導電材23上，使該半導體元件30設置於該基板20上，其中，該導電體35之部分係埋入該 導電材23中。
如第2E圖所示，形成底膠40於該基板20與該半導體元件30之間，以包覆該導電線路22、導電材23、絕緣層33、凸塊底下金屬層34與導電體35。
第3A圖至第3C圖係繪示本發明之第二實施例中半導體裝置及其製法之剖視示意圖。第二實施例與上述第2A圖至第2E圖之第一實施例中半導體裝置2之製法大致相同，故相同之處不再重覆贅述，其主要差異詳如下述： 如第3A圖所示，該半導體裝置之製法中，該導電線路22上復形成有防銲層24，係具有對應外露出該容置空間221之開孔240。
如第3B圖所示，將該導電體35與該導電材23進行對位，並以迴銲等方式將該導電體35接置於該導電材23上，使該半導體元件30設置於該基板20上。該導電材23係形成於該容置空間221內，並接觸該導電線路22之壁面222及該防銲層24，該防銲層24可防止該導電材23溢出該容置空間221外。
如第3C圖所示，形成底膠40於該基板20與該半導體元件30之間，以包覆該導電線路22、導電材23、防銲層24、絕緣層33、凸塊底下金屬層34與導電體35。
第4A圖至第4C圖係繪示本發明之第三實施例中半導體裝置2及其製法之剖視示意圖。第三實施例與上述第2A圖至第2E圖之第一實施例中半導體裝置2之製法大致相同，故相同之處不再重覆贅述，其主要差異詳如下述： 如第4A圖所示，在半導體裝置2之製法中，第2B圖之導電材23未形成於第4A圖之容置空間221內，而是改以導電材36取代該導電材23，並將該導電材36預先形成於半導體元件30之導電體35上。
如第4B圖所示，將該半導體元件30之導電材36與該基板20之容置空間221進行對位，並以迴銲等方式將該導電材36接置於該容置空間221之基板本體21上，以藉由該導電材36電性連接該導電體35與該導電線路22，俾使該半導體元件30設置於該基板20上。
如第4C圖所示，形成底膠40於該基板20與該半導體元件30之間，以包覆該導電線路22、絕緣層33、凸塊底下金屬層34、導電體35與導電材36。
第5A圖至第5C圖係繪示本發明之第四實施例中半導體裝置及其製法之剖視示意圖。第四實施例與上述第2A圖至第2E圖之第一實施例中半導體裝置2之製法大致相同，故相同之處不再重覆贅述，其主要差異詳如下述：如第5A圖所示，該半導體裝置之製法中，該導電線路22上復形成有防銲層24，係具有對應外露出該容置空間221之開孔240。同時，第2B圖之導電材23未形成於第5A圖之容置空間221內，而是改以導電材36取代該導電材23，並將該導電材36形成於半導體元件30之導電體35上。
如第5B圖所示，將該半導體元件30之導電材36與該基板20之容置空間221進行對位，並以迴銲等方式將該導 電材36接置於該容置空間221之基板本體21上，以藉由該導電材36電性連接該導電體35與該導電線路22，俾使該半導體元件30設置於該基板20上。該導電材36係形成於該容置空間221內，並接觸該導電線路22之壁面222及該防銲層24，該防銲層24可防止該導電材36溢出該容置空間221外。
如第5C圖所示，形成底膠40於該基板20與該半導體元件30之間，以包覆該導電線路22、防銲層24、絕緣層33、凸塊底下金屬層34、導電體35與導電材36。
本發明另提供一種半導體裝置2，如第2E圖所示，半導體裝置2係包括基板20、導電材23以及半導體元件30。
該基板20係具有基板本體21與導電線路22，該導電線路22形成於該基板本體21上並具有容置空間221，該容置空間221外露出該導電線路22之壁面222，該導電材23形成於該容置空間221內，並接觸該壁面222以電性連接該導電線路22。該導電材23可為錫膏、銲料或金屬材料等。
該導電線路22可包括相鄰之第一導電線路22a及第二導電線路22b，該第一導電線路22a與該第二導電線路22b分別具有相鄰之第一容置空間221a及第二容置空間221b。
該容置空間221可為斷開該導電線路22之凹口，且該凹口外露出該基板本體21之表面211或底材；或者，該容置空間221可為未斷開該導電線路22之凹口，且該凹口之中間部分外露出該基板本體21之表面211或底材。
該半導體元件30係設置於該基板20上，該半導體元件30具有電性連接墊32與導電體35，該導電體35形成於該電性連接墊32上並電性連接該導電材23。該導電體35可為導電柱或導電凸塊等。
該半導體元件30可具有凸塊底下金屬層34，係形成於該電性連接墊32與該導電體35之間。
該半導體元件30可具有晶片31與絕緣層33，該電性連接墊32係形成於該晶片31上，該絕緣層33亦形成於該晶片31上並外露出該電性連接墊32，該凸塊底下金屬層34係形成於該電性連接墊32上，該導電體35則形成於該凸塊底下金屬層34上，且該導電體35之部分係埋入該導電材23中。
該半導體裝置2可包括底膠40，係形成於該基板20與該半導體元件30之間，用以包覆該導電線路22、導電材23、絕緣層33、凸塊底下金屬層34與導電體35。
於第3C圖所示之半導體裝置2’，第3C圖與第2E圖之半導體裝置2大致相同，故相同之處不再重覆贅述，其主要差異詳如下述：在第3C圖中，基板20可具有防銲層24，係形成於該導電線路22上，並具有對應外露出該容置空間221之開孔240。導電材23係形成於該容置空間221內，並接觸該導電線路22之壁面222及該防銲層24，該防銲層24可防止該導電材23溢出該容置空間221外。
由上可知，本發明之半導體裝置及其製法，主要是在 基板之導電線路上形成容置空間，以將導電材形成於該容置空間內，並將該導電體與該導電材(或容置空間)進行對位，且藉由該導電材電性連接半導體元件之導電體與該基板之導電線路，再將底膠形成於該半導體元件與該基板之間。
藉此，本發明可避免相鄰之導電體間產生銲料橋接之情形，並改善該導電體與該導電材(或容置空間)間之對位能力，以提升該半導體裝置之效能。同時，將該導電材形成於該導電線路之容置空間內，可增加該導電材與導電線路之接觸面積，並強化該導電體與導電線路間之接合強度，且可減少該底膠之用量，亦能降低該半導體裝置之厚度。還有，該基板之導電材係採網版印刷等方式形成於該導電線路之容置空間內，可簡化該導電線路之製程，並節省該半導體裝置之製造時間及生產成本。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體裝置
20‧‧‧基板
21‧‧‧基板本體
211‧‧‧表面
22‧‧‧導電線路
221‧‧‧容置空間
222‧‧‧壁面
23‧‧‧導電材
30‧‧‧半導體元件
31‧‧‧晶片
32‧‧‧電性連接墊
33‧‧‧絕緣層
34‧‧‧凸塊底下金屬層
35‧‧‧導電體
40‧‧‧底膠

Claims (28)

  1. 一種半導體裝置，係包括：基板，係具有基板本體與導電線路，該導電線路形成於該基板本體上並具有容置空間；導電材，係形成於該容置空間內，並電性連接該導電線路；以及半導體元件，係設置於該基板上，並具有電性連接墊與導電體，該導電體係形成於該電性連接墊上並電性連接該導電材。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該容置空間為斷開該導電線路之凹口，且該凹口外露出該基板本體之表面。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，該容置空間為未斷開該導電線路之凹口，且該凹口之中間部分外露出該基板本體之表面。
  4. 如申請專利範圍第1項所述之半導體裝置，其中，該導電材為銲料。
  5. 如申請專利範圍第1項所述之半導體裝置，其中，該導電體之部分係埋入該導電材中。
  6. 如申請專利範圍第1項所述之半導體裝置，其中，該導電體為導電柱或導電凸塊。
  7. 如申請專利範圍第1項所述之半導體裝置，其中，該導電線路包括相鄰之第一導電線路或第二導電線路，該第一導電線路與該第二導電線路分別具有相鄰之第 一容置空間及第二容置空間，且該導電材係形成於該第一容置空間及第二容置空間內。
  8. 如申請專利範圍第1項所述之半導體裝置，其中，該基板復具有防銲層，係形成於該導電線路上，並具有對應外露出該容置空間之開孔。
  9. 如申請專利範圍第1項所述之半導體裝置，復包括底膠，係形成於該基板與該半導體元件之間，以包覆該導電線路、導電材與導電體。
  10. 一種半導體裝置之製法，係包括：提供一具有基板本體與導電線路之基板，該導電線路係形成於該基板本體上並具有容置空間；形成導電材於該容置空間內，並電性連接該導電線路；提供一具有電性連接墊與導電體之半導體元件，該導電體係形成於該電性連接墊上；以及藉該導電體將該半導體元件接置於該基板之導電材上。
  11. 如申請專利範圍第10項所述之半導體裝置之製法，其中，該容置空間為斷開該導電線路之凹口，且該凹口外露出該基板本體之表面。
  12. 如申請專利範圍第10項所述之半導體裝置之製法，其中，該容置空間為未斷開該導電線路之凹口，且該凹口之中間部分外露出該基板本體之表面。
  13. 如申請專利範圍第10項所述之半導體裝置之製法，其 中，該導電材為銲料。
  14. 如申請專利範圍第10項所述之半導體裝置之製法，其中，該導電體為導電柱或導電凸塊。
  15. 如申請專利範圍第10項所述之半導體裝置之製法，其中，該導電線路包括相鄰之第一導電線路及第二導電線路，該第一導電線路與該第二導電線路分別具有相鄰之第一容置空間及第二容置空間，且該導電材係形成於該第一容置空間及第二容置空間內。
  16. 如申請專利範圍第10項所述之半導體裝置之製法，其中，該導電線路上復形成有防銲層，係具有對應外露出該容置空間之開孔。
  17. 如申請專利範圍第10項所述之半導體裝置之製法，復包括形成底膠於該基板與該半導體元件之間，以包覆該導電線路、導電材與導電體。
  18. 如申請專利範圍第10項所述之半導體裝置之製法，其中，該導電體之部分係埋入該導電材中。
  19. 如申請專利範圍第10項所述之半導體裝置之製法，其中，係以網版印刷之方式形成該導電材。
  20. 一種半導體裝置之製法，係包括：提供一具有基板本體與導電線路之基板，該導電線路係形成於該基板本體上並具有容置空間；提供一具有電性連接墊與導電體之半導體元件；形成導電材於該導電體上；以及藉該導電材將該半導體元件接置於該容置空間之 基板本體上，以藉由該導電材電性連接該導電線路。
  21. 如申請專利範圍第20項所述之半導體裝置之製法，其中，該容置空間為斷開該導電線路之凹口，且該凹口外露出該基板本體之表面。
  22. 如申請專利範圍第20項所述之半導體裝置之製法，其中，該容置空間為未斷開該導電線路之凹口，且該凹口之中間部分外露出該基板本體之表面。
  23. 如申請專利範圍第20項所述之半導體裝置之製法，其中，該導電線路包括相鄰之第一導電線路及第二導電線路，該第一導電線路與該第二導電線路分別具有相鄰之第一容置空間及第二容置空間，且該導電材係置於該第一容置空間及第二容置空間內。
  24. 如申請專利範圍第20項所述之半導體裝置之製法，其中，該導電線路上復形成有防銲層，係具有對應外露出該容置空間之開孔。
  25. 如申請專利範圍第20項所述之半導體裝置之製法，復包括形成底膠於該基板與該半導體元件之間，以包覆該導電線路、導電材與導電體。
  26. 如申請專利範圍第20項所述之半導體裝置之製法，其中，該導電材為銲料。
  27. 如申請專利範圍第20項所述之半導體裝置之製法，其中，該導電體之部分係埋入該導電材中。
  28. 如申請專利範圍第20項所述之半導體裝置之製法，其中，該導電體為導電柱或導電凸塊。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI567843B (zh) * 2016-05-23 2017-01-21 恆勁科技股份有限公司 封裝基板及其製法
TWI629764B (zh) * 2017-04-12 2018-07-11 力成科技股份有限公司 封裝結構及其製作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521523A (ja) * 1991-07-17 1993-01-29 Matsushita Electric Works Ltd 半導体装置実装用基板
US6573610B1 (en) * 2000-06-02 2003-06-03 Siliconware Precision Industries Co., Ltd. Substrate of semiconductor package for flip chip package
JP4635383B2 (ja) * 2001-06-13 2011-02-23 ソニー株式会社 半導体装置の実装方法
JP3829325B2 (ja) * 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法
US8129841B2 (en) * 2006-12-14 2012-03-06 Stats Chippac, Ltd. Solder joint flip chip interconnection
TWI252546B (en) * 2004-11-03 2006-04-01 Advanced Semiconductor Eng Bumping process and structure thereof
DE102005014665A1 (de) * 2005-03-29 2006-11-02 Infineon Technologies Ag Substrat zur Herstellung einer Lötverbindung mit einem zweiten Substrat
US8349721B2 (en) * 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI567843B (zh) * 2016-05-23 2017-01-21 恆勁科技股份有限公司 封裝基板及其製法
TWI629764B (zh) * 2017-04-12 2018-07-11 力成科技股份有限公司 封裝結構及其製作方法

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