JP4635383B2 - 半導体装置の実装方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、導体パターン(配線パターン)が形成された基板上に半導体装置を、該半導体装置上に形成された半導体側の接点(電極)を介して実装する半導体装置の実装方法に関する。
【0002】
【従来の技術】
従来、半導体装置の実装品を製造するために、裸の半導体装置を導体パターンが形成された基板に電気的に接続する方法が各種提案されている。中でも、導電性ペーストを介して半導体装置を、フェースダウン方法によって基板に接続する方法が多く用いられている。
【0003】
このフェースダウンによる従来の接続方法では、図7(a)に示すように、半導体装置31のバンプ(突起)電極33と、基板32上の導体パターン(配線パターン)34との間に、導電性ペースト(符号35a,35b,35c)を介在させることによって接続を図るため、バンプ電極33に導電性ペーストを転写する工程が必要となる。しかしながらこの接続方法は、ペーストの転写量が適正でない場合、図7(b)に示すように(符号35a−1,35b−1,35c−1は導電性ペーストであり、それぞれ符号35a,35b,35cに対応している。)、隣接するパンプ電極間においてショート(符号35a−1)や、接続不良(符号35c−1)が生じやすくなるなどの欠点を有している。なお、符号35b−1は、ペーストの転写量が適正で、接続が良好な場合を示している。
【0004】
さらに従来技術では、一般的なAu(金)ボールバンプの場合、バンプ剛性を確保するためにレベリング工程が必要であった。このレベリングを行った場合、バンプ形状によっては、隣接パターンとの短絡の可能性が高くなる問題がある。また、レベリング処理を施すべくバンプ先端部を細長い形状にすることは困難であるため、ある程度の太さになることは止むを得ない。その結果、接続後の熱膨張や熱収縮による変形に対して、応力緩和作用が働きにくいという欠点があった。特に半導体装置と基板との間にアンダーフィル剤を加えて熱処理を行う場合、材質の熱膨張差が顕著に現れるため、応力緩和作用が重要となってくる。
【0005】
これらの問題の解決方法が、例えば特公平6−3820号公報に提案されている。この公報に開示された技術では上記問題を、半導体装置の電極パッド上に二段突出形状のバンプ電極(図8の符号43及び43a)を形成することによって解決しようとしている。即ち、図8に示すように、先端部43aを基部43よりも細くなるように構成している。なお、同図に示す符号について説明すると、41は半導体装置、42は基板、43はバンプ電極、44は導体パターン、45は導電性接着剤である。
【0006】
上記公報に開示された二段突出形状のバンプ電極の製造工程には、突起形状を形成するAuワイヤをキャピラリから繰り出しながらキャピラリをループ軌道に沿って移動させた後、Auワイヤを切断する工程が含まれる。そのため、Auワイヤによって形成されるバンプ電極(符号43,43a)の形状は、キャピラリの移動するループ軌道にほぼ垂直な方向から見た場合、図8のバンプ電極43及び43aに示すように、斜字体の略J字形をなす複雑な形状となっている。このような形状では、隣接する電極同士の短絡の可能性があるという問題は解決できない。
【0007】
しかも、前記公報においては、ループ処理が先端部43aを細くするためのものであるにも関わらず、略J字形を形成していることから、ループ処理におけるキャピラリ移動の復路分がバンプ形状において不必要な太さとして残されている。そのため、その分だけ応力緩和作用が働きにくい欠点を有している。さらに同公報の発明では、レベリング処理工程を含んでいるので、上述のレベリング工程に伴う問題も、解決されていない。
【0008】
また、同公報の発明では、バンプ電極に導電性ペーストを転写する工程を備え、図7(a)及び(b)に示すように、転写量が適正でない場合において、ペースト量が過剰なとき(符号35a)には、隣接するバンプ電極間においてショート(符号35a−1)する可能性があり、逆にペースト量が少量に過ぎるとき(符号35c)には、接続不良(符号35c−1)が生じやすくなるなどの欠点を有している。加えて、好適な接続(符号35b−1)を得るために導電性ペーストの転写量を精密にコントロールして適量(図7(a)の符号35bおよび、図7(b)の符号35b−1)を保ちながら転写することは、一般的に容易なことではない。
【0009】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされてものであって、その目的は、複雑なバンプ形状を形成する工程や、バンプへのペーストの転写工程が不要で、しかも高い信頼性を有する電気的接続が可能な半導体装置の実装方法を提供することにある。
【0010】
【課題を解決するための手段】
上記課題は、以下に述べる本発明に係る半導体装置の実装方法によって達成される。配線パターンが形成された基板上に半導体装置を、該半導体装置上に形成された電極を介して実装する半導体装置の実装方法において、前記基板の配線パターンに孔を形成する第1の工程と、前記孔に、硬化状態において熱可撓性を有する導電性ペーストを埋め込む第2の工程と、硬化した状態の前記導電性ペーストが埋め込まれた前記孔に、硬化している前記導電性ペーストを軟化させながら前記半導体装置の電極を挿入して、該電極を前記配線パターンと接続する第3の工程と、接続後の前記導電性ペーストを前記硬化状態にする第4の工程と、前記半導体装置と前記基板との間に樹脂を注入し、該樹脂を加熱により硬化させる第5の工程と、を備え、前記導電性ペーストは前記第2の工程と第3の工程との間に少なくとも1度硬化状態にすることを特徴とする。
【0011】
このように請求項1に係る半導体装置の実装方法は、半導体装置側の接点(バンプ電極)に導電性ペーストを転写するのではなく、基板配線上に形成された孔に導電性ペーストを埋め込むため、その埋め込み量がバンプ電極への転写量に比べてより適正となるので、電極と配線パターンを的確に接続することができ、これらの接続不良の可能性が大幅に低下する。
【0012】
また本発明の実装方法には、導電性ペーストがバンプ電極に転写される工程がないため隣接する電極が完全に離れており、しかもバンプ電極を挿入する際に、導電性ペーストが横方向(基板の表面に沿う方向)に広がりにくいので、隣接するバンプ電極間でのショートの恐れが大幅に低下する。さらに、導電性ペーストをバンプ電極に転写する際にしばしば必要となるバンプのレベリングが省略できるため、工程が簡略化できる。
【0013】
請求項1に記載の半導体装置の実装方法では、前記第3の工程に続いて、該接続後の前記導電性ペーストを硬化状態にする第4の工程を備え、電極が挿入された後に硬化することにより導電性ペーストの保持力が高まり、半導体接続の信頼性が高まる。
【0014】
請求項に記載の半導体装置の実装方法では、前記第4の工程に続いて、前記半導体装置と前記基板との間に樹脂を注入し、硬化させる第5の工程(アンダーフィル材の注入・固着化工程)を備え、アンダーフィル材を注入し、注入したアンダーフィル材を加熱して硬化させることによって、電極と配線パターンとの接続部保護・補強される。
【0015】
請求項1に記載の半導体装置の実装方法において、前記導電性ペーストは前記第2の工程と第3の工程との間において少なくとも1度硬化状態にすることにより、第3の工程即ち電極を導電性ペーストの充填された配線に圧入する際、該導電性ペーストが硬化していてそれを加熱して溶かしながら挿入し、その後に硬化する方が、硬化前の液状のペーストに挿入するよりは、挿入後の保持力が一般的に高く、接続の信頼性が向上する。また、一度、導電性ペーストを硬化させることによって、基板の移動や製造時間などの製造条件において、より幅の広い選択が可能となる。
【0016】
硬化前のものを用いるときには、前記第3の工程の終了後に導電性ペーストを、好適な手段によって硬化させることが好ましい。
【0017】
また、請求項1に記載の半導体装置の実装方法では、導電性ペーストとして、硬化状態において可撓性を有するものを用いることによって、接続部において応力耐性を持たせることができる。特に、半導体装置と基板の間にアンダーフィル剤を充填し熱硬化処理などを施す場合は、熱による膨張差が顕著に現れるため、可撓性を有することが特に望ましい。
【0018】
また、請求項2に係る半導体装置の実装方法は、配線パターンが形成された基板上に半導体装置を、該半導体装置上に形成された電極を介して実装する半導体装置の実装方法において、前記基板に溝を形成する第1の工程と、前記溝に、硬化状態において熱可撓性を有する導電性ペーストを埋め込んで、配線パターンとして溝配線を形成する第2の工程と、硬化した状態の前記導電性ペーストを軟化させながら前記半導体装置の電極を挿入して、該電極を前記溝配線と接続する第3の工程と、接続後の前記導電性ペーストを前記硬化状態にする第4の工程と、前記半導体装置と前記基板との間に樹脂を注入し、該樹脂を加熱により硬化させる第5の工程と、を備え、前記導電性ペーストは前記第2の工程と第3の工程との間に少なくとも1度硬化状態にすることを特徴とする。
【0019】
このように請求項に係る半導体装置の実装方法においては、導電性ペーストを埋め込んで形成した溝配線が半導体装置のバンプ電極を包み込むことによって、電極を溝配線に接続するため、配線パターンとバンプ電極は接続界面が1つしかない単純な構造となり、接続の信頼性が向上する。
【0020】
なお、請求項に係る実装方法において、導電性ペーストを埋め込んで形成する溝配線は、導体パターンの一部のみを構成しても良い。溝配線は、半導体装置及び基板などの特性に応じて、基板の導体パターンの一部のみに使用することが好適な場合もあるからである。
【0021】
請求項に記載の半導体装置の実装方法では、前記第3の工程に続いて、該接続後の前記導電性ペーストを硬化状態にする第4の工程を備え、前記導電性ペーストが硬化状態にることによって、電極の保持力が高まり、半導体接続の信頼性が高まる。
【0022】
請求項に記載の半導体装置の実装方法では、前記4の工程に続いて、前記半導体装置と前記基板との間に樹脂を注入し、硬化させる第5の工程(アンダーフィル材の注入・固着化工程)を備え、アンダーフィル材を注入し、注入したアンダーフィル材を加熱して硬化させることによって、電極と配線パターンとの接続部保護・補強される。
【0023】
請求項に記載の半導体装置の実装方法において、前記導電性ペーストは前記第2の工程と第3の工程との間において少なくとも1度硬化状態にすることにより、第3の工程即ち電極を導電性ペーストの充填された配線に圧入する際、該導電性ペーストが硬化していてそれを加熱して溶かしながら挿入しその後に硬化する方が、硬化前の液状のペーストに挿入するよりは、挿入後の保持力が高く、接続の信頼性が向上する。また、一度導電性ペーストを硬化させることによって、基板の移動や製造時間などの製造条件において、より幅の広い選択が可能となる。
【0024】
また、請求項に記載の半導体装置の実装方法では、導電性ペーストとして、硬化状態において可撓性を有するものを用いることによって、接続部に応力耐性を持たせることができる。特に本実施例では溝配線白身が導電性ペーストからなっているために、その効果は大きい。
【0025】
また、半導体装置と基板の間にアンダーフィル剤を充填し熱硬化処理などを施す場合は、熱による膨張差が顕著に現れるため、特に、可撓性を有することが望ましい。
【0026】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
【0027】
第1の実施の形態(請求項1)
図1〜図3は半導体装置の実装方法の実施の形態を示すもので、図1は実装前の半導体装置の概略平面図である。図2はこの実装方法により得られた実装構造を示すもので、(a)はこの実装構造を図1の矢印Aの方向から見た概略断面図、(b)は同じく図1の矢印Bの方向から見た概略断面図、(c)は図2(a)の配線部分の平面図である。
【0028】
図3は前記実装方法を説明するための、図2(a)に対応する工程断面図であり、(a)は第1の工程を、(b)は第2の工程を、(c)は第3の工程を、(d)は第3及び第4の工程を、(e)は第5の工程を示す。また、図1〜図3に示す符号について説明すると、1は半導体装置、2は基板(配線基板)、3はバンプ電極、4は配線、5は導電性ぺースト、6はアンダーフィル樹脂、そして7は孔である。
【0029】
つぎに、本実施の形態に係る半導体装置の実装方法を、図3をもとに説明する。
まず、基板2上に導体パターン(配線)を、例えば通常の銅張板をエッチングしてメッキした配線(メッキ配線をパターン状に形成する)により、あるいはセラミック基板上に焼結金属配線を施すことにより、形成する(図3(a)に示す形態以前の状態)。
【0030】
図3(a)に示すように導体パターン即ち配線4に対して、孔7をドリル加工などによって空ける。この孔7は、エッチングの際に形成しておいても良い。
【0031】
次に、図3(b)に示すように、配線4上に空けられた孔7に対して、導電性ペースト5を、メタルマスクを用いた刷り込みや、ディスペンサーによって埋め込む。導電性ペースト5は、埋め込まれた後、半導体装置の実装前に硬化させても良い。また硬化させなくても良い場合もある。
【0032】
あるいは、孔7を含めて基板全体に導電性ペースト5を塗布して、その後に、研磨する方法も可能である。
【0033】
更に、図3(c)及び(d)に示すように半導体装置1のバンプ電極3を、導電性ぺースト5が埋め込まれた孔7に圧入する。
【0034】
導電性ぺースト5が圧入工程の前に硬化していない場合は、バンプ電極3をぺースト埋め込み孔7の導電性ぺースト5に圧入した後に、全体を加熱するなどして導電性ぺースト5を硬化させる。このような挿入方法によると、一般的に熱硬化処理前のペーストの保持力は低いのであるが、しかし、挿入は容易であり、その後の熱硬化によって高い保持力を得ることができる。こうしてバンプ電極3の接続は固着される。
【0035】
一方、上記ぺースト5がバンプ電極3の接続前に硬化している場合、バンプ電極3をぺースト硬化材のTg(ガラス転移点)以上に加熱・昇温させて、孔7に埋め込まれて硬化している導電性ぺースト5を軟化させながら、バンプ電極を圧入・接続する。加熱して圧入するため、圧入後は一般的に短時間で冷却されて硬化し、そのため、ペーストが電極を保持する保持力は高い。
更に、一般に上記Tgは、熱硬化温度よりも低いので、加熱して圧入した後に熱硬化処理を行うことは可能である。
【0036】
そのため、挿入前に導電性ペーストを硬化させるか硬化させないかは、適宜製造条件などを勘案して選択可能である。
【0037】
導電性ペーストは5、その導電性を提供するための導電性物質、例えば銀・銅などの金属粉末や導電性高分子を含んでいる。
硬化タイプの導電性ぺーストの基材となる樹脂は例えば(1)エポキシなどの熱硬化性樹脂、(2)溶剤が揮発して硬化する樹脂、(3)空気中の水分と反応して硬化する樹脂などが使用可能である。
【0038】
また、導電性ぺースト5は、好適には例えばフェノキシレジンをバインダーとする熱可撓性を有する材料を含んでも良く、それによって接続における応力緩和作用を働かせることができる。
逆に導電性ペーストには、熱可塑性樹脂を使用することも可能である。それらは、例えば、上記の金属粉末などをポリビニルブチラール等の樹脂の基材に混合して使用する。
【0039】
熱硬化性樹脂または熱可塑性樹脂の使用は、実装しようとする半導体装置や基板、生産条件などを勘案して選択可能である。
【0040】
更に、必要に応じて図3(e)に示すように、半導体装置1と基板2との間にアンダーフィル樹脂6を注入・硬化する工程を付加しても良い。この工程により、バンプ電極3と導電性ぺースト5の接続、つまりバンプ電極3と配線4の接続を、より堅固に保護・固着することができる。なお、基板への半導体接続が十分に強固であり信頼性が高い場合は、アンダーフィル樹脂6の注入工程(第5の工程)は省いても良い。
【0041】
まら、アンダーフィル樹脂の注入後、一般的に加熱による硬化処理が行われるため、材料の膨張差が顕著になるため、上記の可撓性を導電性ペーストが有することは、更に重要になる。
【0042】
第2の実施の形態(請求項
図4は実装前の半導体装置の概略平面図である。図5はこの実施の形態に係る実装方法により得られた実装構造を示すもので、(a)はこの実装構造を図4の矢印Cの方向から見た概略断面図、(b)は同じく図4の矢印Dの方向から見た概略断面図、(c)は基板に形成された配線部分(導電性ペースト)の平面図である。
【0043】
図6は前記実装方法を説明するための、図5(a)に対応する工程断面図であり、(a)と(b)は第1の工程を、(c)は第2の工程を(d)は第3の工程を、(e)は第3及び4の工程を、(f)は第5の工程をそれぞれ示している。
また、図4〜図6に示す符号について説明すると、1は半導体装置、3はバンプ電極、6はアンダーフィル樹脂、22は基板(配線基板)、23は溝、24は溝配線、そして24aは導電性ペーストである。
【0044】
つぎに、本実施の形態に係る半導体装置の実装方法を、図6をもとに説明する。
まず、図6(a)に示すように加工前の基板22を用意する。基板22としては例えば、ガラスエポキシ樹脂板(ガラエポ板)が挙げられる。この基板に、配線、即ち所定の配線パターンを形成する溝23を彫り込む(図6(b))。その加工方法としては、公知技術である例えばルータ加工やレーザ加工などを用いることができる。この工程によって基板22上に、第2工程で導電性ぺースト24aを埋め込んで形成すべき溝配線24のもとになる溝23が彫り込まれる。
【0045】
次に、図6(c)に示されるように導電性ぺースト24aを、形成された溝23に埋め込む。即ち、上記掘られた溝23の中に、例えば、硬化タイプの導電性ぺースト24aを埋め込む。埋め込む方法は、メタルマスクを用いた刷り込みや、ディスペンサーによる樹脂注入などの公知技術による。こうして導電性ぺースト24aが埋め込まれて溝配線24が形成される。
ここで、熱可塑タイプの導電性ペーストを使用することも可能である。
熱硬化性又は熱可塑性の導電性ペースト材料については、上述の通りである。
【0046】
溝配線24は基板22上の導体パターン(配線パターン)の全部を構成しても良く、あるいは、導体パターンの一部のみを構成しても良い。
【0047】
こうして所定のパターンに基づいて形成された溝23に従って導電性ペーストが埋め込まれた溝配線、即ち、配線パターンが形成される。この時、導電性ペースト24aを埋め込んだ後、半導体装置を実装する前においては、ペースト24aは硬化させても良い。又、硬化させずに使用することも可能である。ここで、硬化させておく効果も、硬化させずにおく効果も、第1の実施形態で述べたところと同様である。
【0048】
次に図6(d)及び(e)に示すように、上記溝配線24に埋め込まれた導電性ペースト24aに対してバンプ電極3を圧入して、バンプ電極3を溝配線24に接続する。
この際、上述のように導電性ぺースト24aを硬化させていない場合は、バンプ電極3を溝配線24に圧入した後、全体を加熱するなどしてぺースト24aを硬化させる。これによってバンプ電極3は基板22の溝配線24に堅固に接続される。硬化させていない場合は、挿入が容易である。
【0049】
一方、上記ペースト24aが半導体装置の実装前に硬化している場合は、バンプ電極3を、溝配線24を構成する導電性ペースト24aの材料のTg(ガラス転移点)以上に加熱・昇温させることによって、溝配線24に埋め込まれたペースト24aを軟化させながら圧入し、バンプ電極3と溝配線24とを接続する。接続後、バンプ電極3と導電性ペースト24が冷却され、接続が固着される。この場合、挿入後一般的にすぐに硬化が始まり、ペーストが電極を保持する保持力が大きく、信頼性は高まる。
【0050】
更に、図6(f)に示すように、半導体装置1と基板22との間にアンダーフィル樹脂6を注入し、硬化させても良い。それらの工程によって接続を補強することが可能である。アンダーフィル樹脂6の注入・硬化の工程が不要な場合は、これを省略することも可能である。アンダーフィル剤としては、例えば、エポキシ系などの熱硬化剤が使われる。
【0051】
本実施の形態は、導電性ぺースト24aが埋め込まれて形成された溝配線24の中にバンプ電極3が圧入される構成であるために、バンプ電極3と導体パターンとの接続界面が唯一である単純な構造となる(図5(a))。これに対して従来例では、図7(b)に示すように、バンプ電極33と導電性ぺースト35の間の接続界面と、導電性ぺースト35と導体パターン34の間の接続界面との、2つの接続界面を有していて、接続構造が複雑であった。本実施の形態では、このような問題が解決されている。
【0052】
前記溝配線24は、実装する半導体装置及び導体パターンの特性に応じて、導体パターンの全部としても良く、或いは一部分としも良い。溝配線24は、半導体装置及び基板などの特性に応じて、基板の導体パターンの一部にのみ使用することが好適な場合もあるからである。
【0053】
また、導電性ぺースト24aは、硬化後も可撓性を有することが好ましい。その場合、ぺースト24aは埋め込まれた溝配線24自体に可撓性を提供するので、本実施の形態の実装方法は、半導体装置と溝との接続部分及び配線パターンの全体又は部分に対して、より高い応力耐性を提供し得る。特に、半導体装置と基板の間にアンダーフィル剤を充填し熱硬化処理などを施す場合は、熱による膨張差が顕著に現れるため、可撓性を有することが望ましい。
【0054】
なお、本発明が上記第1及び第2の実施の形態に限定されるものではないことは勿論であり、また図2、図5に示すように、バンプ電極3は先端部が基部よりも細くなった二段式形状のものとなっているが、本発明はこのような形状に限定されるものでもない。
【0055】
【発明の効果】
以上詳細に説明したとおり、本発明に従う半導体装置の実装方法によれば、次のような効果を奏することができる。
即ち、請求項1に係る実装方法によると、半導体装置接点(バンプ電極)へ直接導電性ぺーストを転写せずに、基板配線上に形成された孔に導電性ぺーストを挿入するため、ぺーストの挿入量が従来の実装方法に比べてより適正量となり、それ故、電極と導体パターン(配線パターン)との接続をより確実に行うことができる。
【0056】
しかも、バンプ電極に導電性ぺーストを転写する工程がないため、隣接する電極が完全に隔てられており、バンプ電極を導体パターンに挿入する際も導電性ぺーストが横方向に(基板の表面に沿う方向に)広がりにくくなるため、バンプ電極間でのショートを的確に防止することができる。
【0057】
また、バンプ電極に対するぺーストの転写工程が不要となることから、バンプ電極の剛性を低く抑えることもでき、バンプ電極の材料・形状の選択の自由度が増す。それ故、バンプ電極の先端を細長くすることができるため、接続後の熱膨張や熱収縮による変形に対して応力緩和作用が有効に働き得る。このことは、アンダーフィル材を注入後にこれを加熱・硬化させる場合に特に有効である、
【0058】
さらに、従来例では導電性ぺーストをバンプ電極に転写する際に、バンプのレベリング工程がしばしば必要であったが、本発明ではこれが不要となるため、工程が簡略化できる。
【0059】
また、請求項に係る半導体装置の実装方法では、溝に導電性ペーストを埋め込んで形成した溝配線で半導体装置側の接点を包み込むことによって、半導体装置側の接点を配線パターンに接続するようにしたので、溝配線とバンプ電極とは接続界面が1つしかなく単純な構造となり、このため接続不良を起こしにくくなって、信頼性の高い半導体装置の実装構造を提供することができる。
【0060】
また、導電性ぺーストとして、硬化後にも可撓性を有するものを使用することによって、接続部により高い応力耐性を持たせることができる。特に、請求項6の実装方法では、配線パターン全体または、その一部分に導電性ぺーストが埋め込まれて形成された溝配線からなっているため、基板の全体又は一部分にわたって、より高い接続の応力耐性を持たせることができる。
また、半導体装置と基板の間にアンダーフィル剤を充填し熱硬化処理などを施す場合は、熱による膨張差が顕著に現れるため、可撓性を有することが特に望ましいものとなる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るもので、実装前の半導体装置の概略平面図である。
【図2】前記第1の実施の形態に係る実装方法により得られた実装構造を示すもので、(a)はこの実装構造を図1の矢印Aの方向から見た概略断面図、(b)は同じく図1の矢印Bの方向から見た概略断面図、(c)は図2(a)の配線部分の平面図である。
【図3】前記前記第1の実施の形態に係る実装方法を説明するための、図2(a)に対応する工程断面図であり、(a)は第1の工程を、(b)は第2の工程を、(c)は第3の工程を、(d)は第3及び第4の工程を、(e)は第5の工程を示す。
【図4】本発明の第2の実施の形態に係るもので、実装前の半導体装置の概略平面図である。
【図5】前記第2の実施の形態に係る実装方法により得られた実装構造を示すもので、(a)はこの実装構造を図4の矢印Cの方向から見た概略断面図、(b)は同じく図4の矢印Dの方向から見た概略断面図、(c)は基板に形成された導電性ペースト(配線部分)の平面図である。
【図6】前記第2の実施の形態に係る実装方法を説明するための、図5(a)に対応する工程断面図であり、(a)と(b)とは第1の工程を、(c)は第2の工程を、(d)は第3の工程を、(e)は第3と4の工程を、(f)は第5の工程を示す。
【図7】半導体装置実装方法の従来例を示す概略工程断面図であり、(a)は導電性ぺースト転写工程を、(b)はバンプ電極接続工程をそれぞれ示している。
【図8】半導体装置実装方法の他の従来例を示す模式的断面図図である。
【符号の説明】
1,31……半導体装置、2,22,32……基板(配線基板)、3,33,43……バンプ電極、4……配線、5……導電性ぺースト、6……アンダーフィル樹脂、7……孔、23……溝、24……溝配線、24a……導電性ぺースト、34……配線、35a〜35c,35a−1〜35c−1……導電性ぺースト、45……導電性ぺースト

Claims (2)

  1. 配線パターンが形成された基板上に半導体装置を、該半導体装置上に形成された電極を介して実装する半導体装置の実装方法において、
    前記基板の配線パターンに孔を形成する第1の工程と、
    前記孔に、硬化状態において熱可撓性を有する導電性ペーストを埋め込む第2の工程と、
    硬化した状態の前記導電性ペーストが埋め込まれた前記孔に、硬化している前記導電性ペーストを軟化させながら前記半導体装置の電極を挿入して、該電極を前記配線パターンと接続する第3の工程と、
    接続後の前記導電性ペーストを前記硬化状態にする第4の工程と、
    前記半導体装置と前記基板との間に樹脂を注入し、該樹脂を加熱により硬化させる第5の工程と、
    を備え、
    前記導電性ペーストは前記第2の工程と第3の工程との間に少なくとも1度硬化状態にする半導体装置の実装方法。
  2. 配線パターンが形成された基板上に半導体装置を、該半導体装置上に形成された電極を介して実装する半導体装置の実装方法において、
    前記基板に溝を形成する第1の工程と、
    前記溝に、硬化状態において熱可撓性を有する導電性ペーストを埋め込んで、配線パターンとして溝配線を形成する第2の工程と、
    硬化した状態の前記導電性ペーストを軟化させながら前記半導体装置の電極を挿入して、該電極を前記溝配線と接続する第3の工程と、
    接続後の前記導電性ペーストを前記硬化状態にする第4の工程と、
    前記半導体装置と前記基板との間に樹脂を注入し、該樹脂を加熱により硬化させる第5の工程と、
    を備え、
    前記導電性ペーストは前記第2の工程と第3の工程との間に少なくとも1度硬化状態にする半導体装置の実装方法。
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US6988899B2 (en) * 2004-04-19 2006-01-24 General Electric Company Electronic assembly, and apparatus and method for the assembly thereof
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JP4745185B2 (ja) * 2006-10-03 2011-08-10 アルプス電気株式会社 半導体回路モジュールの製造方法
TWI483351B (zh) * 2013-01-15 2015-05-01 矽品精密工業股份有限公司 半導體裝置及其製法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521523A (ja) * 1991-07-17 1993-01-29 Matsushita Electric Works Ltd 半導体装置実装用基板
JP2721790B2 (ja) * 1993-09-29 1998-03-04 松下電器産業株式会社 半導体装置の封止方法
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