JPH11111761A - 半導体チップ部品の実装体 - Google Patents

半導体チップ部品の実装体

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JPH11111761A
JPH11111761A JP9275601A JP27560197A JPH11111761A JP H11111761 A JPH11111761 A JP H11111761A JP 9275601 A JP9275601 A JP 9275601A JP 27560197 A JP27560197 A JP 27560197A JP H11111761 A JPH11111761 A JP H11111761A
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semiconductor chip
bonding
mounting
chip component
bump
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Shunji Baba
俊二 馬場
和久 ▲角▼井
Kazuhisa Kadoi
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】半導体チップ部品の実装体に関し、接点部の接
触不良の発生をなくすることにより接続信頼性を高める
ことを目的とする。 【解決手段】接合用バンプ1を備えた半導体チップ部品
2を実装基板3上に接着固定した半導体チップ部品2の
実装体であって、前記接合用バンプ1、または該接合用
バンプ1に対応する実装基板3上のランド4の何れか一
方に形成された加圧突起5が他方を圧縮変形させて接触
するように構成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体チップ部品の
実装体に関するものである。
【0002】
【従来の技術】ベアチップ等の半導体チップ部品の実装
基板上への実装体としては、特公平7−50726号に
記載されたものが知られている。この従来例において半
導体チップ部品の裏面には段付き形状の接合用バンプが
接合され、実装基板上への実装は、接合用バンプ上にス
タンピング法等により導電性接着剤を転写、塗布した
後、接合用バンプを導電性接着剤により実装基板のラン
ドに接合して行われる。
【0003】
【発明が解決しようとする課題】しかし、上述した従来
例において接合用バンプはランド上に接着固定されるだ
けであるために、ランド、あるいは接合用バンプ上に酸
化膜等がある場合には、接触不良を惹起する欠点があ
る。
【0004】本発明は、以上の欠点を解消すべくなされ
たもので、接点部の接触不良の発生をなくすることによ
り接続信頼性を高めた半導体チップ部品の実装体の提供
を目的とする。
【0005】また本発明の他の目的は、上記実装体を構
成するのに有用な実装方法、および実装基板の製造方法
の提供にある。
【0006】
【課題を解決するための手段】本発明によれば上記目的
は、接合用バンプ1を備えた半導体チップ部品2を実装
基板3上に接着固定した半導体チップ部品2の実装体で
あって、前記接合用バンプ1、または該接合用バンプ1
に対応する実装基板3上のランド4の何れか一方に形成
された加圧突起5が他方を圧縮変形させて接触する半導
体チップ部品2の実装体を提供することにより達成され
る。
【0007】本発明において接合用バンプ1、または実
装基板3のランド4のいずれか一方には加圧突起5が形
成される。半導体チップ部品2が実装基板3に固定され
た状態において加圧突起5は他方に食い込んだ状態とな
って他方を変形させる。一方を他方に食い込ませること
により、表層の酸化膜が破壊されるために、常に完全な
導通が確保される。
【0008】加圧突起5とは、接合用バンプ1、あるい
はランド4の主体部から突起状に突出してランド4、あ
るいは接合用バンプ1の表面に微小な変形を与える要素
であり、半導体チップ部品2を実装基板3上に固定した
状態において加圧突起5自体も変形してもよい。図2
(e)に示すように、半導体チップ部品2と実装基板3
との間に介装されて硬化される接着剤7を使用して半導
体チップ部品2を実装基板3上に固定する場合には、加
圧突起5の大きさ、とりわけ断面積は、実装基板3の絶
縁層(図示せず)への有害な残留応力を発生させること
なく他方を変形させることができるように決定されるの
が望ましく、具体的には、接合用バンプ1、ランド4の
荷重負荷方向の長さ(厚さ)、および材質を考慮して決
定される。すなわち、接合用バンプ1とランド4との接
触面が大きいと、大きな加圧力を与えながら接着剤7を
硬化させる必要が生じ、圧縮された実装基板3の絶縁層
は接着剤7の硬化後にはスプリングバックが不可能なた
めに、内部応力として残留し、熱サイクル疲労による絶
縁破壊の原因となる。
【0009】請求項2に係る発明において、上述した実
装体を構成するために適切な半導体チップ部品の製造方
法が提供される。すなわち、本発明に係る製造方法は、
半導体チップ本体20に実装基板3への接合用バンプ1
を形成した後、表面が粗な平板6に接合用バンプ1を押
し付けて実装基板3への接合面に微小な複数の加圧突起
5を有する接合用バンプ1を形成する半導体チップ部品
の製造方法である。
【0010】さらに、接合用バンプ1の接合面が平坦な
半導体チップ部品2を使用して上述した実装体を構成す
るためには、請求項3に記載されるように、半導体チッ
プ部品2に形成される複数の接合用バンプ1を、表面が
粗な平板6に押し付けて微小な加圧突起5を多数形成
し、次いで、各接合用バンプ1を実装基板3側のランド
4に圧接させ、半導体チップ部品2と実装基板3間に介
在する接着剤7を硬化させて半導体チップ部品2を実装
基板3上に固定する半導体チップ部品の実装方法による
ことができる。
【0011】平面が粗な平板6は、表面を荒らしたガラ
ス板、あるいは表面に適宜の凹凸をエッチング等により
形成した金属平板を使用することができ、接合用バンプ
1を押し付けることによりこれら平板6の表面状態が接
合用バンプ1の表面に転写されて加圧突起5が形成され
る。
【0012】請求項4に係る発明において、接合用バン
プ1に食い込ませることにより接続信頼性を高めること
のできる実装基板の製造方法が提供される。すなわち、
本発明において実装基板3のランド4は、配線パターン
30の先端をオーバーエッチングして三角形断面とする
ことにより得られる。ここでオーバーエッチングとは、
銅箔等の導体面をエッチングして配線パターン30を形
成する際に、パターン断面が矩形となる時間以上のエッ
チング時間でエッチングした状態をいうもので、オーバ
ーエッチングにより配線パターン30は上端の幅が狭い
台形状となり、少なくとも配線パターン30対応部より
狭い幅でマスキングされたランド対応部は上底がほぼ0
となって三角形断面となり、ランド4が形成される。三
角形断面のランド4を得るためのマスキング幅は、導体
面の厚さ、および導体面の材質を考慮して適宜決定され
る。
【0013】かかる実装基板3上への半導体チップ部品
2の実装は、実装基板3、あるいは半導体チップ部品2
に接着剤7を塗布した後、半導体チップ部品2を実装基
板3側に押し付けながら接着剤7を硬化させて行われ
る。半導体チップ部品2の押し付けにより三角形断面の
ランド4の頂部は半導体チップ部品2側の接合用バンプ
1に食い込んだ状態となり、接続信頼性が向上する。
【0014】請求項5に係る発明は、裏面に複数の実装
基板3への接合用バンプ1を備えた半導体チップ部品2
を実装基板3上に実装する半導体チップ部品の実装方法
であって、前記接合用バンプ1の接合面に導電性の粉体
8を付着させた後、該接合用バンプ1の接合面を実装基
板3のランド4に圧接させ、半導体チップ部品2と実装
基板3間に介在する接着剤7を硬化させて半導体チップ
部品2を実装基板3上に固定する半導体チップ部品の実
装方法である。
【0015】本発明では半導体チップ部品2を実装基板
3上に実装するに際して、先ず、接合用バンプ1の接合
面に導電性の粉体8を付着させる。導電性の粉体8とし
ては、Ag粉末、あるいはAgフィラー材等が使用でき
る。導電性の粉体8は接合用バンプ1を粉体8に押し付
けるだけで付着させることができるが、このほかに、例
えば純水等の不活性液体の少量を接合用バンプ1の表面
に噴霧した後、粉体8に押し付けて付着させることもで
きる。不活性液体は接着剤硬化工程において蒸発し、電
気伝導性に影響を与えない。
【0016】かかる方法により形成された半導体チップ
部品2の実装体は、請求項6に記載されるように、裏面
に接合用バンプ1を備えた半導体チップ部品2を実装基
板3上に接着固定した半導体チップ部品2の実装体であ
って、前記接合用バンプ1と該接合用バンプ1が対応す
る実装基板3のランド4との接合界面には導電性を有す
る粉体8が介装されるもので、半導体チップ部品2を押
圧しながら接着剤7を硬化させると、粉体8が接合用バ
ンプ1、およびランド4に食い込んで酸化膜等を除去
し、確実な電気的接続が図られる。
【0017】
【発明の実施の形態】図1、2に本発明の実施の形態を
示す。半導体チップ部品2は半導体チップ本体20の裏
面に実装基板3への接合用バンプ1を接合して形成さ
れ、先ず、半導体チップ本体20の裏面に形成されたA
l等の導体薄膜からなるバンプ接合用パッド21に接合
用バンプ1を接合する。図示の実施の形態は金細線を使
用した接合用バンプ1の形成方法を示すもので、図2
(a)に示すように、金細線の先端を溶融させて球状部
11を形成した後、この球状部11をボンディングツー
ルを使用して実装基板3側のランド4に熱、および振動
を与えながら圧接させて圧着させた後、金線をひきちぎ
る(図2(b)参照)。
【0018】なお、接合用バンプ1の形成方法は、上述
した方法に限られず、例えば予め用意された金製ボール
をバンプ接合用パッド21に圧着させたり、あるいは特
公平7−50726号公報に示されるように、ホトエッ
チング法やメッキ技術を使用することができる。
【0019】次いで、図2(c)に示すように、上記接
合用バンプ1を平板6に押し付ける。図1(a)に示す
ように、平板6の表面は5μm程度の深さを有する粗面
とされており、破断部の押し付けにより該破断部の表
面、すなわち接合面は平板6の表面の凹凸が転写されて
微細な凹凸面となり、複数の微細な加圧突起5が形成さ
れる(図1(b)参照)。
【0020】以上のようにして得られた半導体チップ部
品2を実装基板3上に実装するために、半導体チップ部
品2の接合用バンプ1には導電性ペースト10が塗布さ
れ、実装基板3には熱硬化性接着剤7が塗布される(図
1(d)参照)。導電性ペースト10としては、半流動
体のエポキシ樹脂に複数の細かい銀片(フィラー)を混
入したものが使用できる。接着剤7にはエポキシ系の絶
縁性接着剤を使用できるが、このほかに、紫外線硬化型
の接着剤を使用することもできる。また、絶縁性接着剤
の代わりに、荷重負荷方向にのみ導電性を示すいわゆる
異方性接着剤の使用も可能である。絶縁性接着剤を使用
する場合には、実装基板3上のランド4を覆わない位
置、すなわち、矩形枠形状のランド形成領域の内方に塗
布される。
【0021】実装基板3上に接着剤7を塗布した後、実
装基板3上に半導体チップ部品2を各接合用バンプ1が
ランド4に対応するように位置合わせして積層し、さら
に、例えば加熱ヘッド90を利用して接着剤7を硬化さ
せると、半導体チップ部品2は実装基板3上の所定位置
に固定され、半導体チップ部品2の実装が完了し、図2
(e)に示す半導体チップ部品の実装体が得られる。こ
の半導体チップ部品の実装体は、図1(c)に示すよう
に、接合用バンプ1の接合面に形成された加圧突起5が
ランド4に食い込むとともに、加圧突起5自体もやや変
形しており、実装作業前に接合用バンプ1、あるいはラ
ンド4の表層に酸化膜等が存在していても確実に双方の
電気的導通が確保される。
【0022】なお、上述した説明においては、接合用バ
ンプ1の接合面に導電性ペースト10を塗布する場合を
示したが、接合用バンプ1とランド4とが相互に噛み合
うようにして接触するために、導電性ペースト10を省
いた実装も可能である。また、接着剤7は半導体チップ
部品2側に塗布してもよい。
【0023】さらに、図1においては、接合用バンプ1
側に加圧突起5を形成する場合を示したが、実装基板3
側に加圧突起5を形成し、該加圧突起5を接合用バンプ
1に食い込ませた実装方法も可能である。このような実
装方法に適した実装基板3は以下の方法に製造される。
図3を参照すると、実装基板3は絶縁層と導体層を交互
に積層した多層樹脂基板であり、素子実装面への配線パ
ターン30は銅箔等により形成される導体層をエッチン
グして形成される。エッチングは配線パターン30の形
成部位をレジスト31によりマスキングした後、ウエッ
トエッチングして行われ、接合用バンプ1に対応するラ
ンド4の形成領域は、配線パターン30形成部位より狭
い幅でマスキングされてエッチングされる。エッチング
の進行によりマスキング領域以外は除去され、マスキン
グ領域には図3(b)、(c)に示すように、断面矩形
の配線パターン30、およびランド4が形成されるが、
引き続きエッチング作業を継続すると(オーバーエッチ
ング)、レジスト31と導体層との界面へのエッチング
液のしみこみにより上面が優先エッチングされるため
に、配線パターン30、およびランド4は台形状とな
り、この後、図3(e)に示すように、配線パターン3
0は台形断面となり、図3(d)に示すようにマスキン
グの幅が狭いランド4のみが三角形断面となる。
【0024】以上のように構成される実装基板3上に半
導体チップ部品2を押圧しながら固定すると、図4に示
すように、ランド4が接合用バンプ1に食い込んだ実装
体が得られる。
【0025】図5に本発明の第2の実施の形態を示す。
この実施の形態において、半導体チップ部品2の実装に
際して接合用バンプ1の接合面に導電性粉体8を付着さ
せる(図5(a)参照)。導電性粉体8としては、A
g、あるいはNi等の粉末、あるいはフィラーが使用さ
れる。接合用バンプ1の接合面に純水等、接合後におけ
る接合部の腐蝕を惹起する成分を含まない液体を噴霧、
あるいは塗布することは、導電性粉体8に対する保持力
を高めるために有効な変形である。この後、図2と同様
に実装基板3に接着剤7を塗布した後、加圧しながら接
着剤7を硬化させると、図5(b)に示す接合状態を有
する半導体チップ部品2の実装体が得られる。この半導
体チップ部品2の実装体は導電性の粉体8が接合用バン
プ1、およびランド4の双方に食い込んだ状態となるた
めに、高い接続信頼性を得られる。
【0026】
【発明の効果】以上の説明から明らかなように、本発明
によれば、接合用バンプと実装基板側のランドは一方が
他方に食い込んだ状態で接合されるために、接触の信頼
性を高めることができる上に、表層の酸化膜を確実に破
壊して清浄面での接触を保証することができるために電
気的接続の信頼性が向上する。
【図面の簡単な説明】
【図1】本発明を示す図で、(a)は図2(c)の要部
拡大図、(b)は接合用バンプの拡大図、(c)は図2
(e)の要部拡大図である。
【図2】実装工程を示す図で、(a)は金線に球状部を
形成した状態を示す図、(b)は金線をひきちぎった状
態を示す図、(c)は加圧突起の形成工程を示す図、
(d)は半導体チップ部品の積層工程を示す図、(e)
は接着剤の硬化工程を示す図である。
【図3】実装基板の製造方法を示す図で、(a)は実装
基板上のマスキング状態を示す平面図、(b)はエッチ
ングで形成されたランドの断面図、(c)は(b)と同
一時期における配線パターンの断面図、(d)は本発明
によるランドの断面図、(e)は(d)と同一時期にお
ける配線パターンの断面図である。
【図4】図3で製造された実装基板への実装状態を示す
図である。
【図5】本発明の他の実施の形態を示す図で、(a)は
接合用バンプに粉体を付着させた状態を示す要部拡大
図、(b)は実装基板への実装状態を示す要部拡大図で
ある。
【符号の説明】
1 接合用バンプ 2 半導体チップ部品 20 半導体チップ本体 21 バンプ接合用パッド 3 実装基板 30 配線パターン 4 ランド 5 加圧突起 6 平板 7 接着剤 8 粉体

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】接合用バンプを備えた半導体チップ部品を
    実装基板上に接着固定した半導体チップ部品の実装体で
    あって、 前記接合用バンプ、または該接合用バンプに対応する実
    装基板上のランドの何れか一方に形成された加圧突起が
    他方を圧縮変形させて接触する半導体チップ部品の実装
    体。
  2. 【請求項2】半導体チップ本体に実装基板への接合用バ
    ンプを形成した後、 表面が粗な平板に接合用バンプを押し付けて実装基板へ
    の接合面に微小な複数の加圧突起を有する接合用バンプ
    を形成する半導体チップ部品の製造方法。
  3. 【請求項3】半導体チップ部品に形成される複数の接合
    用バンプを、表面が粗な平板に押し付けて微小な加圧突
    起を多数形成し、 次いで、各接合用バンプを実装基板側のランドに圧接さ
    せ、 半導体チップ部品と実装基板間に介在する接着剤を硬化
    させて半導体チップ部品を実装基板上に固定する半導体
    チップ部品の実装方法。
  4. 【請求項4】裏面に接合用バンプを備えた半導体チップ
    部品を実装する実装基板の製造方法であって、 前記接合用バンプが接合されるランドを、配線パターン
    形成時にオーバーエッチングして三角形断面とする実装
    基板の製造方法。
  5. 【請求項5】裏面に複数の実装基板への接合用バンプを
    備えた半導体チップ部品を実装基板上に実装する半導体
    チップ部品の実装方法であって、 前記接合用バンプの接合面に導電性の粉体を付着させた
    後、該接合用バンプの接合面を実装基板のランドに圧接
    させ、 半導体チップ部品と実装基板間に介在する接着剤を硬化
    させて半導体チップ部品を実装基板上に固定する半導体
    チップ部品の実装方法。
  6. 【請求項6】裏面に接合用バンプを備えた半導体チップ
    部品を実装基板上に接着固定した半導体チップ部品の実
    装体であって、 前記接合用バンプと該接合用バンプが対応する実装基板
    のランドとの接合界面には導電性を有する粉体が介装さ
    れる半導体チップ部品の実装体。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872651B2 (en) 1999-11-18 2005-03-29 Seiko Epson Corporation Manufacturing a bump electrode with roughened face
KR100699874B1 (ko) 2005-11-08 2007-03-28 삼성전자주식회사 삽입형 연결부를 갖는 비. 지. 에이 패키지 그 제조방법 및이를 포함하는 보드 구조
JP2011114170A (ja) * 2009-11-27 2011-06-09 Kyocera Corp 配線基板および電子部品実装基板
JP2012078519A (ja) * 2010-09-30 2012-04-19 Shibaura Mechatronics Corp 真空貼合装置及び真空貼合方法
WO2013129229A1 (ja) * 2012-02-28 2013-09-06 日産自動車株式会社 半導体装置の製造方法
WO2013129279A1 (ja) * 2012-02-28 2013-09-06 日産自動車株式会社 半導体装置の製造方法
EP2759367B1 (en) * 2011-09-22 2021-01-06 Nissan Motor Co., Ltd Joining method
CN113857646A (zh) * 2021-10-27 2021-12-31 中国航空制造技术研究院 一种适用于线性摩擦焊接的待焊零件的固定方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872651B2 (en) 1999-11-18 2005-03-29 Seiko Epson Corporation Manufacturing a bump electrode with roughened face
US7233067B2 (en) 1999-11-18 2007-06-19 Seiko Epson Corporation Manufacturing a bump electrode with roughened face
KR100699874B1 (ko) 2005-11-08 2007-03-28 삼성전자주식회사 삽입형 연결부를 갖는 비. 지. 에이 패키지 그 제조방법 및이를 포함하는 보드 구조
JP2011114170A (ja) * 2009-11-27 2011-06-09 Kyocera Corp 配線基板および電子部品実装基板
JP2012078519A (ja) * 2010-09-30 2012-04-19 Shibaura Mechatronics Corp 真空貼合装置及び真空貼合方法
EP2759367B1 (en) * 2011-09-22 2021-01-06 Nissan Motor Co., Ltd Joining method
WO2013129229A1 (ja) * 2012-02-28 2013-09-06 日産自動車株式会社 半導体装置の製造方法
WO2013129279A1 (ja) * 2012-02-28 2013-09-06 日産自動車株式会社 半導体装置の製造方法
JP5733466B2 (ja) * 2012-02-28 2015-06-10 日産自動車株式会社 半導体装置の製造方法
CN113857646A (zh) * 2021-10-27 2021-12-31 中国航空制造技术研究院 一种适用于线性摩擦焊接的待焊零件的固定方法
CN113857646B (zh) * 2021-10-27 2022-09-20 中国航空制造技术研究院 一种适用于线性摩擦焊接的待焊零件的固定方法

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