TWI558286B - 封裝結構及其製法 - Google Patents

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許詩濱
劉智文
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Description

封裝結構及其製法
本發明係有關一種封裝結構，尤指一種單層線路層之封裝結構及其製法。
隨著半導體封裝技術的演進，於智慧型手機、平板、網路、筆記型電腦等產品中，半導體裝置(Semiconductor device)已開發出不同的封裝型態，例如，球柵陣列式(Ball grid array，簡稱BGA)、四方扁平式半導體封裝件(Quad-Flat Package，簡稱QFP)或四方扁平無導腳式(Quad Flat Nonlead Package，簡稱QFN)半導體封裝件等。
如第1A圖所示，習知QFP封裝結構1包括：承載座10、位於該承載座10周圍之複數導腳11、黏接至該承載座10上並以複數焊線120電性連接該導腳11之電子元件12、以及包覆該電子元件12、承載座10、焊線120及導腳11之如封裝膠體之絕緣層13，且該導腳11凸伸出該絕緣層13。
然而，習知QFP封裝結構1之製法中，該承載座10與該些導腳11係來自於導線架，故無法任意佈線，亦即限 制線路與接點之設計。例如，習知導線架之一排導腳11之總長約佔有400um，該承載座10之總長約佔有125um，故已限制該導腳11之I/O數量與長度(pitch)。
再者，於進行封裝時，受限於該導線架之固定尺寸與該焊線120之高度，故習知QFP封裝結構1之整體厚度較厚，且難以薄化。
又，習知QFP封裝結構1中，受限於該導線架之設計，導致其導腳11之數量少，亦即接點數量少，因而難以實現高接點數量與薄型化之需求。
另外，雖有利用蝕刻金屬板製作線路層之方式取代習知導線架，但蝕刻方式受限於蝕刻設備，而無法製作細線路(fine trace pitch)，致使無法製作線寬/線距30/30um以下之線路，故整體結構不僅難以符合薄化需求，且於製程中易發生翹曲(Warpage)。
如第1B圖所示，習知BGA封裝結構1’能在相同單位面積之封裝基板上容納更多輸入/輸出接點(I/O connection)以符合高度集積化(Integration)之晶片所需。所述之封裝結構1’包括：於上側10a與下側10b具有線路層11a,11b之承載板10’、設於該承載板10’上側10a並以複數導電凸塊120’電性連接該線路層11a之電子元件12、包覆該些導電凸塊120’之如底膠之絕緣層13、以及設於該承載板10’下側10b之線路層11b上之如焊球之導電元件14，且該承載板10’中具有電性連接該線路層11a,11b之導電柱100。因此，該電子元件12係以打線接合(wre bondina)或覆晶接合 (Flip chip)方式電性連接該承載板10’，再於該承載板10’下側10b之線路層11b植設導電元件14而進行電性外接，以達到高腳數之目的。
惟，習知BGA封裝結構1’中，於更高頻使用時或高速操作時，因訊號傳遞路徑過長(即導電元件14、線路層11a,11b與導電柱100)而無法提昇電性表現，以致於該封裝結構1’之效能有所限制。
再者，習知BGA封裝結構1’需製作至少兩層線路層11a,11b與導電柱100(如鑽孔製程，且於導通孔內鍍上銅材，以作為層與層間之連接)，故整體結構難以符合薄化需求，且因生產製程複雜、流程長而難以降低製造成本。
又，習知BGA封裝結構1’因需製作較多的連接介面(如導電元件14、線路層11a,11b與導電柱100之間)，且需使用各層材質不相同之複合式承載板10’，故大幅增加製造成本。
另外，因該承載板10’係由多層(多種原材料組成)熱膨脹係數(thermal expansion coefficient，簡稱CTE)與電性特質不匹配之材質所構成，特別是材料間之CTE不匹配，故於製程中容易發生翹曲。
因此，如何避免習知技術中之種種缺失，實已成為目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明提供一種封裝結構，係包括：一絕緣層，係具有相對之第一表面及第二 表面；一線路層，係為以電鍍方式形成於該絕緣層中並外露於該第一表面；以及複數電子元件，係嵌埋於該絕緣層中並分別電性連接該線路層，且使得各該電子元件之間係為獨立隔絕而互不電性相通。
本發明復提供一種封裝結構之製法，係包括：於一承載板上以電鍍方式形成一線路層；於該線路層上設置複數電子元件，且各該電子元件分別電性連接該線路層，並使得各該電子元件之間係為獨立隔絕而互不電性相通；於該承載板上形成一具有相對之第一表面及第二表面的絕緣層，以令該絕緣層包覆該線路層與該電子元件，且該絕緣層係藉其第一表面結合至該承載板上；以及移除該承載板，以外露出該線路層與該絕緣層之第一表面。
由上可知，本發明封裝結構及其製法，係藉由單一線路層之設計，使該線路層之一表面結合電子元件，而另一表面結合焊球，以縮短訊號傳遞路徑，因而能減少訊號損失，故能提昇電氣特性。
再者，本發明封裝結構僅需製作一層線路層，且無需製作導電柱或導通孔，故不僅大幅降低封裝結構之厚度以符合薄化之需求，且能大幅降低製造成本。
又，本發明封裝結構藉由單一線路層作為兩連接介面，且因需移除該承載板而可使用簡易承載板，故能大幅降低製造成本。
另外，藉由移除該承載板，以避免發生翹曲。
1,1’,2,2’‧‧‧封裝結構
10‧‧‧承載座
10’,20‧‧‧承載板
10a‧‧‧上側
10b‧‧‧下側
100‧‧‧導電柱
11‧‧‧導腳
11a,11b,21‧‧‧線路層
12,22,25‧‧‧電子元件
120‧‧‧焊線
120’,220‧‧‧導電凸塊
13,23‧‧‧絕緣層
14,24‧‧‧導電元件
20a‧‧‧金屬材
21a‧‧‧外露表面
210‧‧‧電性接觸墊
211‧‧‧導電跡線
23a‧‧‧第一表面
23b‧‧‧第二表面
第1A圖係為習知QFP封裝結構的剖視示意圖；第1B圖係為習知BGA封裝結構之剖視示意圖；以及第2A至2F圖係為本發明之封裝結構之製法之剖視示意圖；其中，第2E’至2F’圖係為第2E至2F圖之另一態樣。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之封裝結構2,2’之製法之剖視示意圖。
如第2A及2B圖所示，藉由圖案化製程於一承載板20上以電鍍或沉積方式形成一線路層21。
於本實施例中，該承載板20係為基材，例如銅箔基板 或其它板體，並無特別限制。於本實施例中，係以兩側具有含銅之金屬材20a之銅箔基板，例如含鐵或其它金屬材質之基板規格作說明。
再者，該線路層21係包含複數電性接觸墊210與複數導電跡線211。
因此，本發明之製法中，藉由電鍍或沉積方式製作該線路層21，因而可依需求佈線(routable)，故能製作細線路(fine trace pitch)，即製作線寬/線距30/30um以下之線路。
再者，由於可任意佈線，亦即線路與接點之設計不受限。例如，若該些電性接觸墊210所佔之總長400um，可作為兩排接點(習知導線架僅能作為一排接點)。
又，該線路層21之設計不受限，故該電性接觸墊210之數量可依需求增加，亦即接點數量多。
如第2C圖所示，於該線路層21上設置兩電子元件22,25，且該些電子元件22,25分別電性連接該線路層21，並使得各該電子元件22,25之間係為獨立隔絕而互不電性相通。
於本實施例中，該些電子元件22,25係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體元件(如晶片)，而該被動元件係例如電阻、電容及電感。於此處，其中一電子元件22係為主動元件，而另一電子元件25係為被動元件。
再者，於另一實施例中，該些電子元件22,25可為相同種類，如皆為主動元件或皆為被動元件。因此，由於可 任意佈線，故可以表面置放方式(Surface Mount Technology，簡稱SMT)設置該電子元件25。
又，作為主動元件之電子元件22係藉由複數導電凸塊220以覆晶方式結合並電性連接該些電性接觸墊210，而作為被動元件之電子元件25係以表面置放方式結合並電性連接至該電性接觸墊210。
另外，於其它實施例中，作為主動元件之電子元件22亦可藉由複數焊線(圖略)之打線方式電性連接該些電性接觸墊210。
如第2D圖所示，於該承載板20上形成一具有相對之第一表面23a及第二表面23b的絕緣層23，以令該絕緣層23包覆該線路層21與該些電子元件22,25，且該絕緣層23係藉其第一表面23a結合至該承載板20上。
於本實施例中，該絕緣層23係以鑄模方式(molding)、塗佈方式或壓合方式形成於該承載板20上，且形成該絕緣層23之材質係為鑄模化合物(Molding Compound)、底層塗料(Primer)、或如環氧樹脂(Epoxy)之介電材料。
再者，於另一實施例中，作為主動元件之電子元件22之上表面亦可外露於該絕緣層23之第二表面23b。
又，於其它實施例中，亦可先形成底膠(圖略)以包覆該些導電凸塊220，再形成該絕緣層23。
如第2E圖所示，移除全部該承載板20，以外露出該線路層21與該絕緣層23之第一表面23a。
於本實施例中，該線路層21之外露表面21a係作為植 球墊，且該線路層21之外露表面21a係齊平於該絕緣層23之第一表面23a。
於其它實施例中，如第2E’圖所示若以蝕刻方式移除該金屬材20a，會略蝕刻該線路層21之表面，使該線路層21之外露表面21a係微凹於該絕緣層23之第一表面23a。
如第2F及2F’圖所示，形成複數如焊球之導電元件24於該絕緣層23之第一表面23a上，且該些導電元件24電性連接該線路層21，以藉由該些導電元件24堆疊結合其它電子裝置(圖略)。
於本實施例中，該些導電元件24係結合於該線路層21之外露表面21a上。
本發明封裝結構2,2’之製法中，係藉由單一線路層21之設計，使該線路層21之一表面(即結合該導電凸塊220)結合該些電子元件22,25，而另一表面(即該外露表面21a)結合該些導電元件24，以縮短訊號傳遞路徑，因而能減少訊號損失，故能提昇電氣特性。
再者，本發明封裝結構2,2’僅需製作一層線路層21，且無需製作導電柱，故不僅大幅降低該封裝結構2,2’之整體厚度以符合薄化之需求，且能大幅降低製造成本。
又，本發明封裝結構2,2’藉由單一線路層21作為兩連接介面(如電性接觸墊210與外露表面21a)，且因需移除該承載板20而可使用簡易結構(如銅箔基板)作為該承載板20，故能大幅降低製造成本。
另外，藉由移除該承載板20，以避免該封裝結構2,2’ 受該承載板20之影響而發生翹曲之問題。
本發明復提供一種封裝結構2，係包括：一絕緣層23、一線路層21、以及複數電子元件22,25。
所述之絕緣層23係具有相對之第一表面23a及第二表面23b，且形成該絕緣層23之材質係為鑄模化合物(Molding Compound)、底層塗料(Primer)或介電材料。
所述之線路層21係為以電鍍方式形成於該絕緣層23中並外露於該絕緣層23之第一表面23a。例如，該線路層21係自該絕緣層23之第一表面23a嵌埋於該絕緣層23中，且該線路層21之外露表面21a係齊平或低於該絕緣層23之第一表面23a。
所述之複數電子元件22,25係嵌埋於該絕緣層23中並分別電性連接該線路層21，且使得各該電子元件22,25之間係為獨立隔絕而互不電性相通。例如，該複數電子元件22,25係為主動元件、被動元件或其二者組合。於其它不同實施例中，該複數電子元件22,25均為主動元件、或者該複數電子元件22,25均為被動元件。
於一實施例中，該線路層21係包含複數電性接觸墊210與複數導電跡線211，且該些電性接觸墊210係結合並電性連接該電子元件22,25。
於一實施例中，所述之封裝結構2復包括複數導電元件24，係結合於該絕緣層23之第一表面23a上並電性連接該線路層21。
上述實施例係用以例示性說明本發明之原理及其功 效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧封裝結構
21‧‧‧線路層
21a‧‧‧外露表面
22,25‧‧‧電子元件
23‧‧‧絕緣層
23a‧‧‧第一表面
23b‧‧‧第二表面
24‧‧‧導電元件

Claims (16)

  1. 一種封裝結構，係包括：一絕緣層，係具有相對之第一表面及第二表面；一線路層，係為以電鍍方式形成於該絕緣層中並外露於該第一表面；以及複數電子元件，係嵌埋於該絕緣層中並分別電性連接該線路層，且使得各該電子元件之間係為獨立隔絕而互不電性相通。
  2. 如申請專利範圍第1項所述之封裝結構，其中，該線路層係自該絕緣層之第一表面嵌埋於該絕緣層中。
  3. 如申請專利範圍第1項所述之封裝結構，其中，外露於該絕緣層之第一表面之該線路層之表面係齊平或低於該絕緣層之第一表面。
  4. 如申請專利範圍第1項所述之封裝結構，其中，該線路層係包含複數電性接觸墊與複數導電跡線，且該些電性接觸墊係結合並電性連接該電子元件。
  5. 如申請專利範圍第1項所述之封裝結構，其中，該複數電子元件係為主動元件、被動元件或其二者組合。
  6. 如申請專利範圍第1項所述之封裝結構，其中，該複數電子元件皆為主動元件。
  7. 如申請專利範圍第1項所述之封裝結構，其中，該複數電子元件皆為被動元件。
  8. 如申請專利範圍第1項所述之封裝結構，其中，形成該絕緣層之材質係為鑄模化合物(Molding Compound)、底層塗料(Primer)或介電材料。
  9. 如申請專利範圍第1項所述之封裝結構，復包括複數導電元件，係結合於該絕緣層之第一表面上並電性連接該線路層。
  10. 一種封裝結構之製法，係包括：於一承載板上以電鍍方式形成一線路層；於該線路層上設置複數電子元件，且各該電子元件分別電性連接該線路層，並使得各該電子元件之間係為獨立隔絕而互不電性相通；於該承載板上形成一具有相對之第一表面及第二表面的絕緣層，以令該絕緣層包覆該線路層與該電子元件，且該絕緣層係藉其第一表面結合至該承載板上；以及移除該承載板，以外露出該線路層與該絕緣層之第一表面。
  11. 如申請專利範圍第10項所述之封裝結構之製法，其中，該線路層之表面係齊平或低於該絕緣層之第一表面。
  12. 如申請專利範圍第10項所述之封裝結構之製法，其中，該線路層係包含複數電性接觸墊與複數導電跡線，且該些電性接觸墊係結合並電性連接該電子元件。
  13. 如申請專利範圍第10項所述之封裝結構之製法，其中，該複數電子元件係為主動元件、被動元件或其二者組合。
  14. 如申請專利範圍第10項所述之封裝結構之製法，其中，該複數電子元件皆為主動元件。
  15. 如申請專利範圍第10項所述之封裝結構之製法，其中，該複數電子元件皆為被動元件。
  16. 如申請專利範圍第10項所述之封裝結構之製法，復包括形成複數導電元件於該絕緣層之第一表面上，且該些導電元件電性連接該線路層。
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