TWI634629B - 電子封裝件及其製法 - Google Patents

電子封裝件及其製法 Download PDF

Info

Publication number
TWI634629B
TWI634629B TW104127126A TW104127126A TWI634629B TW I634629 B TWI634629 B TW I634629B TW 104127126 A TW104127126 A TW 104127126A TW 104127126 A TW104127126 A TW 104127126A TW I634629 B TWI634629 B TW I634629B
Authority
TW
Taiwan
Prior art keywords
electronic component
active surface
layer
electronic
active
Prior art date
Application number
TW104127126A
Other languages
English (en)
Other versions
TW201709438A (zh
Inventor
張宏達
姜亦震
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW104127126A priority Critical patent/TWI634629B/zh
Priority to CN201510541416.9A priority patent/CN106469706B/zh
Publication of TW201709438A publication Critical patent/TW201709438A/zh
Application granted granted Critical
Publication of TWI634629B publication Critical patent/TWI634629B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

一種電子封裝件，係包括：第一封裝層、嵌埋於該第一封裝層中之第一電子元件、形成於該第一封裝層上之第一線路結構、設於該第一線路結構上之第二電子元件、包覆該第二電子元件之第二封裝層、以及形成於該第二封裝層上之第二線路結構，以藉由該第一與第二線路結構之堆疊設計，而能依需求佈設線路，且不會受限於空間。本發明復提供該電子封裝件之製法。

Description

電子封裝件及其製法
本發明係有關一種電子封裝件，尤指一種具輕薄短小化之電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。由於物聯網的普及與對移動通訊半導體的需求日益旺盛，並且晶片彼此之間也要有相互的聯繫溝通，故可容納複數晶片及複雜堆疊的微小型封裝結構係越來愈重要。
第1圖係為習知半導體封裝件1之剖面示意圖。如第1圖所示，習知半導體封裝件1係在一基板10上堆疊複數晶片11,12，且該些晶片11,12利用複數銲線110,120電性連接該基板10，再形成封裝膠體13以包覆該些銲線110,120與晶片11,12，之後於該基板10底側設置複數用以外接其它電子裝置的銲球14。
惟，習知半導體封裝件1中，藉由該基板10之有限空間作佈線，因而僅能做簡單線路的導通，且該些晶片11,12之間的電性聯繫需透過該些銲線110,120與該基板10，致 使導電路徑過長，因而無法符合需求。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：第一封裝層，係具有相對之第一表面與第二表面；第一電子元件，係嵌埋於該第一封裝層中；第一線路結構，係形成於該第一封裝層之第一表面上，且該第一線路結構電性連接該第一電子元件；第二電子元件，係設於該第一線路結構上；第二封裝層，係形成於該第一線路結構上，以包覆該第二電子元件；以及第二線路結構，係形成於該第二封裝層上，且該第二線路結構電性連接該第二電子元件。
本發明復提供一種電子封裝件之製法，係包括：提供一包覆第一電子元件之第一封裝層，且該第一封裝層具有相對之第一表面與第二表面；形成第一線路結構於該第一封裝層之第一表面上，且該第一線路結構電性連接該第一電子元件；設置第二電子元件於該第一線路結構上；形成第二封裝層於該第一線路結構上，以包覆該第二電子元件；以及形成第二線路結構於該第二封裝層上，且該第二線路結構電性連接該第二電子元件。
前述之電子封裝件及其製法中，該第一電子元件具有相對之作用面與非作用面，該第一線路結構電性連接該作用面，且於該非作用面上形成有一介電保護層。
前述之電子封裝件及其製法中，該第一電子元件具有相對之作用面與非作用面，且該作用面上形成有至少一絕緣層及設於該絕緣層上之扇入層。例如，形成該絕緣層之材質係為熱壓材料，如預浸材或Ajinomoto build-up film。
前述之電子封裝件及其製法中，該第二電子元件具有相對之作用面與非作用面，且該作用面上形成有至少一絕緣層及設於該絕緣層上之扇入層。例如，形成該絕緣層之材質係為熱壓材料，如預浸材或Ajinomoto build-up film。
前述之電子封裝件及其製法中，復包括形成導電元件於該第二封裝層中，以令該導電元件電性連接該第一與第二線路結構。
前述之電子封裝件及其製法中，復包括形成複數導電元件於該第二線路結構上。
前述之電子封裝件及其製法中，復包括設置第三電子元件於該第二線路結構上。
由上可知，本發明之電子封裝件及其製法，主要藉由該第一與第二線路結構之堆疊設計，因而能依需求佈設線路(如複雜線路)，而不會受限於空間。
再者，該些電子元件之間的電性聯繫係透過該第一線路結構、導電元件與第二線路結構，故相較於習知技術之銲線與基板，本發明能縮短導電路徑，以符合需求。
1‧‧‧半導體封裝件
10‧‧‧基板
11,12‧‧‧晶片
110,120‧‧‧銲線
13‧‧‧封裝膠體
14‧‧‧銲球
2,3‧‧‧電子封裝件
20‧‧‧承載件
200‧‧‧離形層
201‧‧‧介電保護層
21‧‧‧第一電子元件
21a,22a‧‧‧作用面
21b,22b‧‧‧非作用面
210,220‧‧‧電極墊
211,221‧‧‧膠材
22‧‧‧第二電子元件
23‧‧‧第一封裝層
23a‧‧‧第一表面
23b‧‧‧第二表面
24‧‧‧第一線路結構
240,270‧‧‧介電層
241,271‧‧‧線路層
25,28‧‧‧導電元件
26‧‧‧第二封裝層
27‧‧‧第二線路結構
28’‧‧‧第三電子元件
40‧‧‧絕緣層
41‧‧‧扇入層
410‧‧‧導電柱
d,t‧‧‧距離
第1圖係為習知半導體封裝件之剖面示意圖；第2A至2G圖係為本發明之電子封裝件之製法之第一 實施例的剖面示意圖；第3A至3C圖係為本發明之電子封裝件之製法之第二實施例的剖面示意圖；以及第4圖係為本發明之電子封裝件之電子元件之其它實施例的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2G圖係為本發明之電子封裝件2之製法之第一實施例的剖面示意圖。
如第2A圖所示，提供一設有至少一第一電子元件21之承載件20。
於本實施例中，該承載件20可選用金屬板或半導體板材(如晶圓或玻璃板)。
再者，該承載件20上可依序形成有一離形層200與一介電保護層201。具體地，該離形層200係例如熱化離型膠(thermal release tape)、光感離形膜或機械離形構造，且該介電保護層201係如聚對二唑苯(Poly-p-Polybenzoxazole，簡稱PBO)，以接合該第一電子元件21，並於移除該承載件20後，可保護該第一電子元件21。
又，該第一電子元件21係為主動元件、被動元件或其組合者，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於本實施例中，該第一電子元件21係為半導體晶片，如電源管理晶片、動態隨機存取記憶體、應用處理器等，其具有相對之作用面21a與非作用面21b，該作用面21a具有複數電極墊210，且該第一電子元件21係以其非作用面21b藉由膠材211結合至該介電保護層201上，其中，該膠材211係例如熱固膠、UV膠、B-type膠等。
如第2B圖所示，形成一第一封裝層23於該承載件20上，以令該第一封裝層23包覆該第一電子元件21。
於本實施例中，該第一封裝層23具有相對之第一表面23a及第二表面23b，且該第二表面23b接合於該離形層201上。
再者，該第一封裝層23係以模壓樹脂(molding compound)製程形成者或熱壓合膜材(Laminate Dry Film Type)形成者，但並不限於此方式。
又，形成該第一封裝層23之材質係為聚對二唑苯(Poly-p-Polybenzoxazole，簡稱PBO)、聚醯亞胺(polyimide，簡稱PI)、預浸材(prepreg，簡稱PP)、Ajinomoto build-up film(ABF)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材。
另外，該第一電子元件21之作用面21a係外露(如齊平)於該第一封裝層23之第一表面23a，且該第一電子元件21之非作用面21b係齊平該第一封裝層23之第二表面23b。
如第2C圖所示，形成一第一線路結構24於該第一封裝層23之第一表面23a上，且該第一線路結構24電性連接該第一電子元件21之作用面21a。接著，形成複數導電元件25於該第一線路結構24上。
於本實施例中，該第一線路結構24可由線路重佈層(Redistribution layer，簡稱RDL)製程完成，其具有至少一介電層240、及形成於該介電層240上之線路層241，以令該線路層241電性連接該第一電子元件21之電極墊210。
再者，該導電元件25係為導電柱，其材質如含銅、鋁、鈦或其至少二者之組合。
如第2D圖所示，設置至少一第二電子元件22於該第一線路結構24上。
於本實施例中，該第二電子元件22係為主動元件、被 動元件或其組合者，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該第二電子元件22係為半導體晶片，如電源管理晶片、動態隨機存取記憶體、應用處理器等，其具有相對之作用面22a與非作用面22b，該作用面22a具有複數電極墊220，且該第二電子元件22係以其非作用面22b藉由膠材221結合至該第一線路結構24上。
如第2E圖所示，形成一第二封裝層26於該第一線路結構24上，以包覆該第二電子元件22與該些導電元件25。
於本實施例中，該第二封裝層26係以模壓樹脂(molding compound)製程形成者或熱壓合膜材(Laminate Dry Film Type)形成者，但並不限於此方式。
再者，形成該第二封裝層26之材質係為聚對二唑苯(Poly-p-Polybenzoxazole，簡稱PBO)、聚醯亞胺(polyimide，簡稱PI)、預浸材(prepreg，簡稱PP)、Ajinomoto build-up film(ABF)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材。
又，於另一實施例中，可先形成該第二封裝層26，再以雷射鑽孔、機械鑽孔、蝕刻或其它等方式形成該些孔洞於該第二封裝層26上，之後形成如含銅、鋁、鈦或其至少二者之組合之導電材於該孔洞中，以形成該導電元件25。
另外，該些導電元件25與該第二電子元件22之作用面22a係外露(如齊平)於該第二封裝層26之表面。
如第2F圖所示，形成一第二線路結構27於該第二封 裝層26上，且該第二線路結構27電性連接該第二電子元件22與該些導電元件25。
於本實施例中，該第二線路結構27可由線路重佈層(RDL)製程完成，其具有至少一介電層270、及形成於該介電層270上之線路層271，以令該線路層271電性連接該些導電元件25與該第二電子元件22之電極墊220。
如第2G圖所示，形成複數另一導電元件28於該第二線路結構27上，再移除該承載板20與該離形層200，以保留該介電保護層201。
於本實施例中，該導電元件28係為銲球、金屬凸塊或金屬針等，其結合於該第二線路結構27之線路層271並電性連接該線路層271。
再者，於移除該承載板20與該離形層200之前，復可設置至少一第三電子元件28’於該第二線路結構27上。具體地，該第三電子元件28’係為主動元件、被動元件或其組合者，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該第三電子元件28’係為電容，且該第三電子元件28’電性連接該第二線路結構27之線路層271。
於其它實施例中，亦可移除該介電保護層201及膠材211，使該第一電子元件21之非作用面21b外露於該第一封裝層23之第二表面23b。
第3A至3C圖係為本發明之電子封裝件3之製法之第二實施例的剖面示意圖。本實施例與第一實施例之差異在 於第一電子元件之設置，故其它相同處不再贅述。
如第3A圖所示，將複數第一電子元件21設於該承載件20，再形成該第一封裝層23於該承載件20上，以令該第一封裝層23包覆該第一電子元件21(含非作用面21b)。
於本實施例中，該承載件20上形成有一離形層200，且該第一電子元件21係以其作用面21a結合至該離形層200上。
如第3B圖所示，移除該承載件20，再依第2C圖所述之製程製作該第一線路結構24與該些導電元件25。
如第3C圖所示，依第2D至2F圖所述之製程完成該電子封裝件3。
於本實施例中，該第一電子元件21之非作用面21b未外露於該第一封裝層23之第二表面23b。於其它實施例中，該第一電子元件21之非作用面21b亦可外露於該第一封裝層23之第二表面23b。
本發明之製法中，藉由該第一線路結構24與第二線路結構27之堆疊設計，因而能依需求佈設線路的導通。
再者，該些第一及第二電子元件21,22之間的電性聯繫係透過該第一線路結構24、導電元件25與第二線路結構27，故相較於習知技術之銲線與基板，本發明能縮短導電路徑，以符合需求。
另外，如第4圖所示，為避免該第一或第二電子元件21,22之作用面21a,22a產生損傷，可先於該第一或第二電子元件21,22之作用面21a,22a上形成有至少一絕緣層40 及設於該絕緣層40上並電性連接該電極墊210,220之扇入(Fan-in)層41，且該扇入層41係具有複數導電柱410，之後才設置該第一或第二電子元件21,22至所需之位置上，使該第一線路結構24或第二線路結構27電性連接該扇入層41。具體地，所述之扇入層41係表示當一線路(如扇入層41)之間的距離(pitch)t係等於或小於該些電極墊210,220間的距離d時，該線路之佈設稱之為扇入式。
於本實施例中，形成該絕緣層40之材質係為熱壓材料，如預浸材(prepreg，簡稱PP)或Ajinomoto build-up film(ABF)。
本發明提供一種電子封裝件2,3，係包括：一第一封裝層23、複數第一電子元件21、一第一線路結構24、一第二電子元件22、一第二封裝層26以及一第二線路結構27。
所述之第一封裝層23係具有相對之第一表面23a與第二表面23b。
所述之第一電子元件21係嵌埋於該第一封裝層23中。
所述之第一線路結構24係形成於該第一封裝層23之第一表面23a上，且該第一線路結構24電性連接該第一電子元件21。
所述之第二電子元件22係設於該第一線路結構24上。
所述之第二封裝層26係形成於該第一線路結構24上，以包覆該第二電子元件22。
所述之第二線路結構27係形成於該第二封裝層26上，且該第二線路結構27電性連接該第二電子元件22。
於一實施例中，該第一電子元件21具有相對之作用面21a與非作用面21b，且於該非作用面21b上形成有一介電保護層201。
於一實施例中，該第一電子元件21具有相對之作用面21a與非作用面21b，且該作用面21a上形成有至少一絕緣層40及設於該絕緣層40上之扇入層41，而形成該絕緣層40之材質係為熱壓材料，如預浸材(PP)或ABF。
於一實施例中，該第二電子元件22具有相對之作用面22a與非作用面22b，且該作用面22a上形成有至少一絕緣層40及設於該絕緣層40上之扇入層41，而形成該絕緣層40之材質係為熱壓材料，如預浸材(PP)或ABF。
於一實施例中，該電子封裝件2復包括形成於該第二封裝層26中之複數導電元件25，以令該導電元件25電性連接該第一與第二線路結構24,27。
於一實施例中，該電子封裝件2復包括形成於該第二線路結構27上之複數導電元件28。
另外，該電子封裝件2復包括設於該第二線路結構27上之第三電子元件28’。
綜上所述，本發明之電子封裝件及其製法，係藉由該第一與第二線路結構之堆疊設計，而能依需求佈設線路，且不會受限於空間。
再者，該些電子元件之間的電性聯繫透過該第一線路結構、導電元件與第二線路結構，故能縮短導電路徑，以符合需求。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (20)

  1. 一種電子封裝件，係包括：第一封裝層，係具有相對之第一表面與第二表面；第一電子元件，係具有相對之作用面與非作用面，且嵌埋於該第一封裝層中；第一線路結構，係形成於該第一封裝層之第一表面上，且該第一線路結構接置並電性連接該第一電子元件之作用面；第二電子元件，係具有相對之作用面與非作用面，且該非作用面結合至該第一線路結構上；第二封裝層，係形成於該第一線路結構上，以包覆該第二電子元件；第二線路結構，係形成於該第二封裝層與該第二電子元件之作用面上，且該第二線路結構電性連接該第二電子元件之作用面；以及導電元件，係形成於該第二封裝層中以電性連接該第一與第二線路結構。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該第一電子元件具有相對之作用面與非作用面，該第一線路結構電性連接該作用面，且於該非作用面上形成有一介電保護層。
  3. 如申請專利範圍第1項所述之電子封裝件，其中，該第一電子元件具有相對之作用面與非作用面，且該作用面上形成有至少一絕緣層及設於該絕緣層上之扇入 層。
  4. 如申請專利範圍第3項所述之電子封裝件，其中，形成該絕緣層之材質係為熱壓材料。
  5. 如申請專利範圍第4項所述之電子封裝件，其中，該熱壓材料係為預浸材或Ajinomoto build-up film。
  6. 如申請專利範圍第1項所述之電子封裝件，其中，該第二電子元件具有相對之作用面與非作用面，且該作用面上形成有至少一絕緣層及設於該絕緣層上之扇入層。
  7. 如申請專利範圍第6項所述之電子封裝件，其中，形成該絕緣層之材質係為熱壓材料。
  8. 如申請專利範圍第7項所述之電子封裝件，其中，該熱壓材料係為預浸材或Ajinomoto build-up film。
  9. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該第二線路結構上之複數另一導電元件。
  10. 如申請專利範圍第1項所述之電子封裝件，復包括設於該第二線路結構上之第三電子元件。
  11. 一種電子封裝件之製法，係包括：提供一包覆有第一電子元件之第一封裝層，且該第一封裝層具有相對之第一表面與第二表面，該第一電子元件具有相對之作用面與非作用面；形成第一線路結構於該第一封裝層之第一表面上，且該第一線路結構接置並電性連接該第一電子元件之作用面； 設置第二電子元件於該第一線路結構上，該第二電子元件具有相對之作用面與非作用面，且該非作用面結合至該第一線路結構上；形成第二封裝層於該第一線路結構上，以包覆該第二電子元件，且形成導電元件於該第二封裝層中；以及形成第二線路結構於該第二封裝層與該第二電子元件之作用面上，且該第二線路結構電性連接該第二電子元件之作用面，並令該導電元件電性連接該第一與第二線路結構。
  12. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該第一電子元件具有相對之作用面與非作用面，該第一線路結構電性連接該作用面，且於該非作用面上形成有一介電保護層。
  13. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該第一電子元件具有相對之作用面與非作用面，且該作用面上形成有至少一絕緣層及設於該絕緣層上之扇入層。
  14. 如申請專利範圍第13項所述之電子封裝件之製法，其中，形成該絕緣層之材質係為熱壓材料。
  15. 如申請專利範圍第14項所述之電子封裝件之製法，其中，該熱壓材料係為預浸材或Ajinomoto build-up film。
  16. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該第二電子元件具有相對之作用面與非作用面， 且該作用面上形成有至少一絕緣層及設於該絕緣層上之扇入層。
  17. 如申請專利範圍第16項所述之電子封裝件之製法，其中，形成該絕緣層之材質係為熱壓材料。
  18. 如申請專利範圍第17項所述之電子封裝件之製法，其中，該熱壓材料係為預浸材或Ajinomoto build-up film。
  19. 如申請專利範圍第11項所述之電子封裝件之製法，復包括形成複數另一導電元件於該第二線路結構上。
  20. 如申請專利範圍第11項所述之電子封裝件之製法，復包括設置第三電子元件於該第二線路結構上。
TW104127126A 2015-08-20 2015-08-20 電子封裝件及其製法 TWI634629B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW104127126A TWI634629B (zh) 2015-08-20 2015-08-20 電子封裝件及其製法
CN201510541416.9A CN106469706B (zh) 2015-08-20 2015-08-29 电子封装件及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104127126A TWI634629B (zh) 2015-08-20 2015-08-20 電子封裝件及其製法

Publications (2)

Publication Number Publication Date
TW201709438A TW201709438A (zh) 2017-03-01
TWI634629B true TWI634629B (zh) 2018-09-01

Family

ID=58229255

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104127126A TWI634629B (zh) 2015-08-20 2015-08-20 電子封裝件及其製法

Country Status (2)

Country Link
CN (1) CN106469706B (zh)
TW (1) TWI634629B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI663701B (zh) * 2017-04-28 2019-06-21 矽品精密工業股份有限公司 電子封裝件及其製法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201121013A (en) * 2009-12-08 2011-06-16 Powertech Technology Inc Semiconductor package-on-package (POP) device with reinforcing vertical solder pillars
TW201208021A (en) * 2010-08-12 2012-02-16 Siliconware Precision Industries Co Ltd Chip Scale Package and fabrication method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080136002A1 (en) * 2006-12-07 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US20080217761A1 (en) * 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same
US9177926B2 (en) * 2011-12-30 2015-11-03 Deca Technologies Inc Semiconductor device and method comprising thickened redistribution layers
CN102157456B (zh) * 2011-03-23 2014-05-28 南通富士通微电子股份有限公司 三维系统级封装方法
CN103594451B (zh) * 2013-11-18 2016-03-16 华进半导体封装先导技术研发中心有限公司 多层多芯片扇出结构及制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201121013A (en) * 2009-12-08 2011-06-16 Powertech Technology Inc Semiconductor package-on-package (POP) device with reinforcing vertical solder pillars
TW201208021A (en) * 2010-08-12 2012-02-16 Siliconware Precision Industries Co Ltd Chip Scale Package and fabrication method thereof

Also Published As

Publication number Publication date
CN106469706B (zh) 2021-07-16
TW201709438A (zh) 2017-03-01
CN106469706A (zh) 2017-03-01

Similar Documents

Publication Publication Date Title
US10410970B1 (en) Electronic package and method for fabricating the same
US10916526B2 (en) Method for fabricating electronic package with conductive pillars
TW201933573A (zh) 電子封裝件及其製法
TWI611542B (zh) 電子封裝結構及其製法
US20230420420A1 (en) Carrying substrate, electronic package having the carrying substrate, and methods for manufacturing the same
TWI567888B (zh) 封裝結構及其製法
CN108987355B (zh) 电子封装件及其制法
TWI734401B (zh) 電子封裝件
TWI733142B (zh) 電子封裝件
TW202139375A (zh) 電子封裝件
TWI621223B (zh) 電子封裝件及其製法
TWI634629B (zh) 電子封裝件及其製法
TWI610402B (zh) 電子封裝結構及其製法
TWI567843B (zh) 封裝基板及其製法
TWI591788B (zh) 電子封裝件之製法
TWI612627B (zh) 電子封裝件及其製法
CN111883505A (zh) 电子封装件及其承载基板与制法
TWI570856B (zh) 封裝結構及其製法
TW202029448A (zh) 電子封裝件及其封裝基板與製法
TW201822331A (zh) 電子封裝件
CN109935557B (zh) 电子封装件及其制法
TWI557844B (zh) 封裝結構及其製法
TWI615927B (zh) 電子封裝件暨基板結構及其製法
TWI558286B (zh) 封裝結構及其製法
TW201622078A (zh) 封裝結構及其製法