CN109935557B - 电子封装件及其制法 - Google Patents

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Abstract

一种电子封装件及其制法，将电子组件以部分非作用面结合散热件的导热层，再以包覆层包覆该电子组件与该导热层，之后于该包覆层上形成线路结构，使该线路结构电性连接该电子组件，故该散热件通过该导热层结合该电子组件，因而能提升散热效果。

Description

电子封装件及其制法
技术领域
本发明有关一种电子封装件，特别涉及一种侧面呈非平直面的封装基板。
背景技术
随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，其中，球栅数组式(Ball grid array，简称BGA)，例如PBGA、EBGA、FCBGA等，为一种先进的半导体封装技术，其特点在于采用一封装基板来安置半导体组件，并于该封装基板背面植置多数个成栅状数组排列的焊球(Solder ball)，并藉该些焊球将整个封装单元焊结并电性连接至外部电子装置，使相同单位面积的承载件上可容纳更多输入/输出连接端(I/O connection)以符合高度集成化(Integration)的半导体芯片的需求。
图1A至图1E为悉知半导体封装件1的制法的剖视示意图。
如图1A所示，于一铜箔基板10上形成一增层线路结构11，其中，该增层线路结构11具有相对的第一侧11a与第二侧11b，且该增层线路结构11以其第一侧11a结合于该铜箔基板10上，并于该增层线路结构11的第二侧11b上形成一防焊层12b。
如图1B所示，移除该铜箔基板10，并于该增层线路结构11的第一侧11a形成另一防焊层12a。
如图1C所示，以覆晶方式将半导体芯片13通过多个焊锡凸块130设于该增层线路结构11的第一侧11a上，再以封装胶体14包覆该半导体芯片13与该些焊锡凸块130。
如图1D所示，将多个散热片15通过粘着胶16设于该封装胶体14上。
如图1E所示，沿如图1D所示的切割路径L进行切单制程，以取得多个半导体封装件1，且可形成多个焊球17于该增层线路结构11的第二侧11b的外露线路表面上。
如图1F所示，于图1C的制程中，也可以底胶18包覆该些焊锡凸块130而免用封装胶体14，以外露出该半导体芯片13的背面，故于图1D的制程中，该散热片15可通过粘着胶16设于该半导体芯片13的背面上。
然而，悉知半导体封装件1中，该增层线路结构11的线路材质通常为铜材，故该焊锡凸块130结合异质金属，因而会影响该增层线路结构11与该半导体芯片13之间的散热及电性。
此外，该半导体芯片13的背面需黏着该散热片15，致使制程繁杂。
又，该散热片15以该黏着胶16作为导热接口，致使散热效果不佳。
另外，如图1E所示，该电子封装件1的散热作用除了通过该散热片15与该黏着胶16之外，还需通过该封装胶体14，因而大幅降低散热的效果。
因此，悉知半导体封装件1不适用高功率电源管理芯片(Power Management IC，简称PMIC)或高散热需求的相关产品，故业界遂开发出另一种半导体封装件，以配合高功率电源管理芯片(PMIC)或高散热需求的相关产品。
图2A至图2C为悉知半导体封装件2的另一制法的剖视示意图。
如图2A所示，置放多个半导体芯片23于一散热片25的黏着胶(adhesion filmtap)26上，再形成一封装胶体24于该黏着胶26上，以包覆该半导体芯片23。
如图2B所示，形成一增层线路结构21于该封装胶体24与该半导体芯片23上，以令该增层线路结构21通过激光(laser)钻孔制作导电盲孔的方式电性连接该半导体芯片23。接着，形成一防焊层22于该增层线路结构21上，且该防焊层22露出该增层线路结构21的部分线路表面。
如图2C所示，沿如图2B所示的切割路径L进行切单制程，以取得多个半导体封装件2，且形成多个焊球27于该增层线路结构21的外露线路表面上。因此，该增层线路结构21的线路直接结合该半导体芯片23，而无需通过该焊锡凸块，故该增层线路结构21与该半导体芯片23之间的散热及电性能大幅提升，以配合高功率电源管理芯片(PMIC)或高散热需求的相关产品。
然而，悉知半导体封装件2中，该半导体芯片23的背面仍需黏着该散热片25，致使制程繁杂，且该散热片25仍以该黏着胶26作为导热接口，致使散热效果不佳。
此外，该半导体芯片23的背面全部黏满该黏着胶26以贴固该散热片25，且由于该半导体芯片23与该黏着胶26的热膨胀系数(Coefficient of thermal expansion，简称CTE)不匹配(mismatch)，因而容易发生热应力不均匀的情况，致使于后续进行加热或烘烤等热循环(thermal cycle)相关制程时，该黏着胶26会因翘曲(warpage)而分离(peeling)，导致该散热片25的脱层(delaminating)问题。
因此，如何克服悉知技术中的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述悉知技术的缺失，本发明提供一种电子封装件及其制法，能提升散热效果。
本发明的电子封装件，包括：散热件，其具有导热层；电子组件，其设于该散热件上，以于该电子组件与该散热件之间形成一空间，使该导热层形成于该空间中以接触该散热件与该电子组件；包覆层，其形成于该散热件上及该空间中，以包覆该电子组件；以及线路结构，其设于该包覆层上并电性连接该电子组件。
本发明还提供一种电子封装件的制法，包括：将电子组件设于一具有导热层的散热件上，以于该电子组件与该散热件之间形成一空间，且该导热层位于该空间中以接触该散热件与该电子组件；形成包覆层于该散热件上及该空间中，以包覆该电子组件；以及形成线路结构于该包覆层上，并使该线路结构电性连接该电子组件。
前述的电子封装件及其制法中，该散热件的其中一部分接触该导热层，而另一部分接触该包覆层。
前述的电子封装件及其制法中，该导热层为银膏、铜膏或锡膏。
前述的电子封装件及其制法中，该电子组件的其中一表面的其中一部分接触该导热层，而另一部分接触该包覆层。
前述的电子封装件及其制法中，该包覆层为铸模化合物或底层涂料。
前述的电子封装件及其制法中，该线路结构包含形成于该包覆层中并电性连接该电子组件的第一线路部、形成于该包覆层上的绝缘层、及埋设于该绝缘层中的第二线路部。例如，该绝缘层为铸模化合物或底层涂料。
由上可知，本发明的电子封装件及其制法，主要通过于该电子组件与该散热件之间的空间中形成该导热层与该包覆层，使该包覆层仅结合该电子组件的部分背面，而其它背面部分则结合该导热层，故相较于悉知技术的黏着胶，本发明能大幅提升该电子封装件的散热效果。
此外，虽然该电子组件与该导热层之间的附着力不佳，但通过该包覆层包覆该导热层，不仅能增强该电子组件与该导热层之间的附着力，且能以该导热层分散该包覆层的热应力，故相较于悉知技术，本发明的电子封装件于后续进行热循环制程时，能避免该空间中的导热层与包覆层发生翘曲，因而能避免该导热层发生分离，进而能防止该散热件发生脱层。
附图说明
图1A至图1E为悉知半导体封装件的制法的剖视示意图；
图1F为图1E的另一实施例；
图2A至图2C为悉知半导体封装件的另一制法的剖视示意图；
图3A至图3D为本发明的电子封装件的剖视示意图；
图4A为图3A的局部上视平面示意图；以及
图4B至图4H为图4A的其它实施例。
附图标记说明
1,2 半导体封装件
10 铜箔基板
11,21 增层线路结构
11a 第一侧
11b 第二侧
12a,12b,22 防焊层
13,23 半导体芯片
130 焊锡凸块
14,24 封装胶体
15,25 散热片
16,26 黏着胶
17,27 焊球
18 底胶
3 电子封装件
31 线路结构
310 绝缘层
311 第一线路部
312 第二线路部
312a 线路层
312b 导电柱
33 电子组件
33a 作用面
33b 非作用面
330 电极垫
34 包覆层
35 散热件
350 钢板
351 铜层
36 导热层
L 切割路径
S 空间。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，熟悉此技艺的人士可由本说明书所公开的内容轻易地了解本发明的其他优点及技术效果。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所公开的内容，以供熟悉此技艺的人士的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的技术效果及所能实现的目的下，均应仍落在本发明所公开的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图3A至图3D为本发明的电子封装件3的剖视示意图。
如图3A所示，将多个电子组件33设于一具有导热层36的散热件35上，以于该电子组件33与该散热件35之间形成一空间S，且该导热层36位于该空间S中。
于本实施例中，该电子组件33为主动组件、被动组件或其二者组合，其中，该主动组件为例如半导体芯片，而该被动组件为例如电阻、电容及电感。例如，该电子组件33具有相对的作用面33a与非作用面33b，该作用面33a具有多个电极垫330，且该电子组件33以其非作用面33b结合该导热层36。
此外，该散热件35为金属板材或其它导热板材，例如钢板350表面镀附铜层351，并无特别限制。
又，该导热层36可依需求选择金属材、非金属、有机或无机材料等。具体地，该导热层36选择金属材，例如，采用银膏、铜膏或锡膏印刷成任意图案(如图4A所示的对应单一电子组件33的多个点状、如图4B所示的对应单一电子组件33的单一片状、如图4C与图4D的点状一致化或不同化、如图4E与图4F的对称的非连续图形或对称的连续图形、如图4G与图4H的非对称图形)，以结合单一该电子组件33的部分该非作用面33b，故通过印刷方式制作该导热层36，因而能于整版面(Panel)上形成该导热层36，以利于快速生产该电子封装件3。
另外，该导热层36结合于该非作用面33b上的面积占该非作用面33b的面积20％至80％。
如图3B所示，形成一包覆层34于该散热件35上以包覆该些电子组件33，并使该包覆层34填入该空间S中以包覆该导热层36，以使单一该电子组件33的部分该非作用面33b接触该包覆层34，其中，该包覆层34的材质不同于该导热层36的材质。
于本实施例中，该包覆层34以铸模方式、涂布方式或压合方式形成于该散热件35上，且形成该包覆层34的材质为介电材料，该介电材料可为环氧树脂(Epoxy)，且该环氧树脂还包含铸模化合物(Molding Compound)或底层涂料(Primer)，如环氧模压树脂(EpoxyMolding Compound，简称EMC)，其中，该环氧模压树脂含有充填物(filler)，且该充填物含量为70至90wt％。
如图3C所示，形成一线路结构31于该包覆层34上，使该线路结构31电性连接该些电子组件33。
于本实施例中，该线路结构31包含一形成于该包覆层34中的第一线路部311、至少一形成于该包覆层34上的绝缘层310、及至少一埋设于该绝缘层310中的第二线路部312。具体地，该第一线路部311为多个盲孔体或铜柱体，其电性连接该电子组件33的电极垫330，且该第二线路部312包含相堆栈结合的一线路层312a及多个导电柱312b，其中，该线路层312a电性连接该第一线路部311，且该些导电柱312b电性连接该线路层312a，并使该导电柱312b的端面外露于该绝缘层310以作为植球垫，俾供结合焊球(图略)。
此外，该绝缘层310以铸模方式、涂布方式或压合方式形成于该包覆层34上，且形成该绝缘层310的材质为介电材料，该介电材料可为环氧树脂(Epoxy)，且该环氧树脂还包含铸模化合物或底层涂料，如环氧模压树脂(EMC)，其中，该环氧模压树脂含有充填物，且该充填物含量为70至90wt％。应可理解地，该绝缘层310的材质与该包覆层34的材质可相同或不相同。
又，有关该线路结构31的制程种类繁多，例如增层(build-up)制程、重布线路(Redistribution Layer，简称RDL)制程等，并无特别限制，特此述明。
如图3D所示，沿如图3C所示的切割路径L进行切单制程，以取得该电子封装件3。
本发明的制法通过金属印刷方式制作该导热层36，以于该电子组件33的部分非作用面33b上结合该导热层36，而无需于全部该非作用面33b上形成该导热层36，故相较于悉知技术的黏着胶制程，本发明的制法不仅速度快，且能节省该导热层36的材料以降低制程成本。
此外，该散热件35与该电子组件33的非作用面33b通过该导热层36作为导热接口，故相较于悉知技术，本发明的制法能大幅提升该电子封装件3的散热效果。
又，于该电子组件33与该散热件35之间的空间S中形成有该导热层36与该包覆层34，以通过该导热层36分散该包覆层34的热应力，故相较于悉知技术，本发明的电子封装件3于后续进行加热或烘烤等热循环相关制程时，能避免该空间S中的导热层36与包覆层34发生翘曲，因而能避免该导热层36发生分离，进而能防止该散热件35发生脱层。
另外，该电子组件33与该导热层36之间的附着力不佳，因而本发明的制法通过该包覆层34整体包覆该导热层36，以增加附着力，故能稳定该电子封装件3的结构强度。
因此，本发明的电子封装件3适用高功率电源管理芯片(PMIC)或高散热需求的相关产品。
本发明也提供一种电子封装件3，包括：一散热件35、一电子组件33、一包覆层34以及一线路结构31。
所述的散热件35的表面上具有导热层36，如金属层。
所述的电子组件33设于该散热件35上，以于该电子组件33与该散热件35之间形成一空间S，使该导热层36形成于该空间S中以接触该散热件35与该电子组件33。
所述的包覆层34为铸模化合物或底层涂料，其形成于该散热件35上及该空间S中，以包覆该电子组件33与该导电层36。
所述的线路结构31设于该包覆层34上并电性连接该电子组件33。
于一实施例中，该散热件35的其中一部分接触该导热层36，而另一部分接触该包覆层34。
于一实施例中，该电子组件33的其中一表面(即该非作用面33b)的其中一部分接触该导热层36，而另一部分接触该包覆层34。
于一实施例中，该线路结构31包含一形成于该包覆层34中并电性连接该电子组件33的第一线路部311、至少一形成于该包覆层34上的绝缘层310、及至少一埋设于该绝缘层310中的第二线路部312，且该绝缘层310为铸模化合物或底层涂料。
综上所述，本发明的电子封装件及其制法，通过该电子组件与该散热件之间的部分空间中形成导热层，使整体制法不仅速度快，且能降低制程成本，并能提升散热效果。
此外，于该电子组件与该散热件之间的空间中，以包覆层包覆导热层，不仅能避免该导热层发生分离，且能增加该导热层与该电子组件之间的附着力。
上述实施例仅用以例示性说明本发明的原理及其技术效果，而非用于限制本发明。任何熟习此项技艺的人士均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (12)

1.一种电子封装件，其特征为，该电子封装件包括：
散热件，其具有导热层，其中，该导热层的图形为连续图形；
电子组件，其设于该散热件上，以于该电子组件与该散热件之间形成一空间，使该导热层仅形成于该空间中以接触该散热件与该电子组件；
包覆层，其形成于该散热件上及该空间中，以包覆该电子组件，使该散热件的其中一部分接触该导热层，而另一部分接触该包覆层，且该电子组件的其中一表面的其中一部分接触该导热层，而另一部分接触该包覆层；以及
线路结构，其设于该包覆层上并电性连接该电子组件。
2.根据权利要求1所述的电子封装件，其特征为，该导热层为银膏、铜膏或锡膏。
3.根据权利要求1所述的电子封装件，其特征为，该导热层的图形为对称图形或非对称图形。
4.根据权利要求1所述的电子封装件，其特征为，该包覆层为铸模化合物或底层涂料。
5.根据权利要求1所述的电子封装件，其特征为，该线路结构包含形成于该包覆层中并电性连接该电子组件的第一线路部、形成于该包覆层上的绝缘层、及埋设于该绝缘层中的第二线路部。
6.根据权利要求5所述的电子封装件，其特征为，该绝缘层为铸模化合物或底层涂料。
7.一种电子封装件的制法，其特征为，该制法包括：
将电子组件设于一具有导热层的散热件上，以于该电子组件与该散热件之间形成一空间，且该导热层仅位于该空间中，以令该导热层的相对二侧分别接触该散热件与该电子组件，其中，该导热层的图形为非连续图形或连续图形；
形成包覆层于该散热件上及该空间中，以包覆该电子组件，使该散热件的其中一部分接触该导热层，而另一部分接触该包覆层，且该电子组件的其中一表面的其中一部分接触该导热层，而另一部分接触该包覆层；以及
形成线路结构于该包覆层上，并使该线路结构电性连接该电子组件。
8.根据权利要求7所述的电子封装件的制法，其特征为，该导热层为银膏、铜膏或锡膏。
9.根据权利要求7所述的电子封装件的制法，其特征为，该导热层的图形为对称图形或非对称图形。
10.根据权利要求7所述的电子封装件的制法，其特征为，该包覆层为铸模化合物或底层涂料。
11.根据权利要求7所述的电子封装件的制法，其特征为，该线路结构包含形成于该包覆层中并电性连接该电子组件的第一线路部、形成于该包覆层上的绝缘层、及埋设于该绝缘层中的第二线路部。
12.根据权利要求11所述的电子封装件的制法，其特征为，该绝缘层为铸模化合物或底层涂料。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200612530A (en) * 2004-10-14 2006-04-16 Phoenix Prec Technology Corp Method for fabricating thermally enhanced and directly connected semiconductor device
JP2010073790A (ja) * 2008-09-17 2010-04-02 Nitto Denko Corp 熱伝導部材、マイクロプロセッサおよび電子機器
JP2011159930A (ja) * 2010-02-04 2011-08-18 Nec Corp 電子装置及びその製造方法
CN103035591A (zh) * 2012-12-28 2013-04-10 日月光半导体制造股份有限公司 半导体封装件及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3520039B2 (ja) * 2000-10-05 2004-04-19 三洋電機株式会社 半導体装置および半導体モジュール

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200612530A (en) * 2004-10-14 2006-04-16 Phoenix Prec Technology Corp Method for fabricating thermally enhanced and directly connected semiconductor device
JP2010073790A (ja) * 2008-09-17 2010-04-02 Nitto Denko Corp 熱伝導部材、マイクロプロセッサおよび電子機器
JP2011159930A (ja) * 2010-02-04 2011-08-18 Nec Corp 電子装置及びその製造方法
CN103035591A (zh) * 2012-12-28 2013-04-10 日月光半导体制造股份有限公司 半导体封装件及其制造方法

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