TWI557844B - 封裝結構及其製法 - Google Patents

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葉俊威
賴雅怡
黃富堂
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矽品精密工業股份有限公司
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Description

封裝結構及其製法
本發明係關於一種封裝結構及其製法，特別是指一種具線路層之封裝結構及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足半導體封裝件微型化(miniaturization)的封裝需求，係發展出晶圓級封裝(Wafer Level Packaging，簡稱WLP)的技術。
如第1A至1D圖，係為習知晶圓級半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，形成一熱化離型膠層(thermal release tape)11於一承載件10上。
接著，置放複數半導體元件12於該熱化離型膠層11上，該些半導體元件12具有相對之作用面12a與非作用面12b，各該作用面12a上均具有複數電極墊120，且各該作用面12a黏著於該熱化離型膠層11上。
如第1B圖所示，形成一封裝膠體13於該熱化離型膠層11上，以包覆該半導體元件12。
如第1C圖所示，進行烘烤製程以硬化該封裝膠體13，而同時該熱化離型膠層11因受熱後會失去黏性，故可一併移除該熱化離型膠層11與該承載件10，以外露該半導體元件12之作用面12a。
如第1D圖所示，進行線路重佈層(Redistribution layer，簡稱RDL)製程，係形成一線路重佈結構14於該封裝膠體13與該半導體元件12之作用面12a上，令該線路重佈結構14電性連接該半導體元件12之電極墊120。接著，形成一絕緣保護層15於該線路重佈結構14上，且該絕緣保護層15外露該線路重佈結構14之部分表面，以供結合如銲球之導電元件16。最後進行切單製程。
惟，習知半導體封裝件1中，於切單過程中或切單後受到外力碰撞時，容易發生碎裂(crack)之情況，導致該線路重佈結構14損毀，進而造成產品良率過低及產品可靠度不佳等問題。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種封裝結構，係包括：絕緣層，係具有相對之第一側與第二側；至少一電子元件，係嵌埋於該絕緣層中；線路層，係設於該絕緣層之第一側上並電性連接該電子元件；以及止擋層，係設於該絕緣層之第一側上並圍繞該線路層。
本發明亦提供一種封裝結構之製法，係包括：提供一 具有相對之第一側與第二側之絕緣層，且該絕緣層中嵌埋有至少一電子元件；以及形成線路層與止擋層於該絕緣層之第一側上，其中，該線路層電性連接該電子元件，且該止擋層係圍繞該線路層。
前述之製法中，該絕緣層係以鑄模成型或壓合方式製作。
前述之封裝結構及其製法中，形成該絕緣層之材質係為模封材、乾膜、聚對二唑苯、聚醯亞胺、預浸材、Ajinomoto build-up film(ABF)、環氧樹脂或光阻材。
前述之封裝結構及其製法中，該電子元件係外露於該絕緣層之第二側。
前述之封裝結構及其製法中，該止擋層係為導體。
前述之封裝結構及其製法中，該止擋層係為至少一環體，例如，該環體具有擴大部。
前述之封裝結構及其製法中，該止擋層具有缺口。
前述之封裝結構及其製法中，該止擋層之位置係投影於該電子元件外或該電子元件內。前述之封裝結構及其製法中，復包括形成複數導電元件於該線路層上。
前述之封裝結構及其製法中，復包括形成介電層於該絕緣層之第一側上，以令該線路層與該止擋層設於該介電層上。
由上可知，本發明之封裝結構及其製法，係於該線路層上形成該止擋層，以於切單過程中或切單後受到外力碰撞時，藉由該止擋層阻擋外力向內延伸至該線路層，故相 較於習知技術，本發明之製法能避免該線路層損毀，而能提升產品良率及產品之可靠度。
1‧‧‧半導體封裝件
10,20‧‧‧承載件
11‧‧‧熱化離型膠層
12‧‧‧半導體元件
12a,22a‧‧‧作用面
12b,22b‧‧‧非作用面
120,220‧‧‧電極墊
13‧‧‧封裝膠體
14‧‧‧線路重佈結構
15,253‧‧‧絕緣保護層
16,26‧‧‧導電元件
2,2’‧‧‧封裝結構
200‧‧‧離形層
201‧‧‧結合層
21‧‧‧止擋層
210‧‧‧環體
22‧‧‧電子元件
23‧‧‧絕緣層
23a‧‧‧第一側
23b‧‧‧第二側
24‧‧‧線路構造
240,250‧‧‧介電層
241,251,251’‧‧‧線路層
25‧‧‧增層構造
251”‧‧‧凸塊底下金屬層
252‧‧‧導電盲孔
26‧‧‧導電元件
3‧‧‧電子裝置
310,312‧‧‧擴大部
311‧‧‧缺口
S‧‧‧切割路徑
第1A至1D圖係為習知半導體封裝件之製法之剖面示意圖；以及第2A至2D圖係為本發明之封裝結構之製法之剖面示意圖；其中，第2B’圖係為第2B圖之局部上視圖；第2E圖係為第2D圖之另一實施例之剖面示意圖；以及第3A及3B圖係為第2B’圖之其它實施例之上視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”、及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關 係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2D圖係為本發明之封裝結構2之製法的剖面示意圖。
如第2A圖所示，提供一具有相對之第一側23a與第二側23b之絕緣層23，且該絕緣層23中嵌埋有至少一電子元件22。
於本實施例中，形成該絕緣層23之材質係為模封材(molding compound)、乾膜(dry film)、聚對二唑苯(Poly-p-Polybenzoxazole，簡稱PBO)、聚醯亞胺(polyimide，簡稱PI)、預浸材(prepreg，簡稱PP)、Ajinomoto build-up film(ABF)、環氧樹脂(expoxy)或光阻材。
再者，該電子元件22係為主動元件、被動元件或其組合者，其中，該主動元件係為半導體晶片，而該被動元件係為電阻、電容及電感。例如，該電子元件22係為半導體晶片，如電源管理晶片、動態隨機存取記憶體、應用處理器等，其具有相對之作用面22a與非作用面22b，該作用面22a具有複數電極墊220，且該電子元件22之非作用面22b齊平該絕緣層23之第二側23b。可理解地，於其它實施例中，該絕緣層23之第二側23b可覆蓋該電子元件22之非作用面22b。
又，該絕緣層23與該電子元件22之製作方式繁多，例如，該絕緣層23係以鑄模成型(molding)或壓合 (Laminate)方式形成者，但並不限於此方式。具體地，可先將複數電子元件22設於支撐件(圖略)上，再形成用以包覆該些電子元件22之絕緣層23，之後將該絕緣層23之第二側23b結合於一承載件20上，才移除該支撐件。或者，先將複數電子元件22以其非作用面22b設於該承載件20上，再形成用以包覆該些電子元件22之絕緣層23。
另外，該承載件20上可依序形成有一離形層200與一結合層201，使該絕緣層23之第二側23b與該電子元件22之非作用面22b結合於該結合層201上。具體地，該離形層200係例如熱化離型膠(thermal release tape)、光感離形膜或機械離形構造，且該結合層201係如黏著材。
如第2B圖所示，進行線路重佈層(Redistribution layer，簡稱RDL)製程，以形成一線路構造24於該絕緣層23之第一側23a上，且該線路構造24係電性連接該電子元件22，並形成一止擋層21於該線路構造24上。
於本實施例中，該線路構造24係包含一介電層240及設於該介電層240上之一線路層241，且該線路層241電性連接該電子元件22之電極墊220。
再者，該止擋層21係設於該介電層240上，且該止擋層21係為導體，使其可與該線路層241一同製作；或者，該止擋層21與該線路層241不同製程製作。因此，該止擋層21之材質與該線路層241之材質可相同或不相同。
又，該止擋層21係為至少一環體210，如第2B’圖所示之兩環體210，以圍繞該線路層241，且第2B’圖所示之 虛線係用以表示該電子元件22之平面輪廓。
另外，應可理解地，該環體210之輪廓與數量不限於圖中所示之矩形，亦可為其它數量或其它形狀之輪廓。
如第2C圖所示，進行線路重佈層(RDL)製程，以形成一增層構造25於該線路構造24與該止擋層21上，且形成複數導電元件26於該增層構造25上。
於本實施例中，該增層構造25具有一絕緣保護層253、複數介電層250、形成於該些介電層250上之線路層251,251’、及設於該些介電層250中的複數導電盲孔252，且藉由該些導電盲孔252電性連接該些線路層241,251，而該絕緣保護層253係形成於最外側之介電層250與線路層251’上，以令該最外側之部分線路層251’外露於該絕緣保護層253，俾供結合該些導電元件26於該線路層251’上。
再者，該導電元件26係為銲球、金屬凸塊或金屬針等，且於形成該導電元件26前，可先於該線路層251’上形成凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)251”，以利於結合該導電元件26。
如第2D圖所示，移除該承載板20、離形層200及該結合層201，使該電子元件22之非作用面22b係外露於該絕緣層23之第二側23b。之後，沿如第2C圖所示之切割路徑S進行切單製程，以完成該封裝結構2之製作。
於本實施例中，可依需求佈設該止擋層21。例如，於該增層構造25之該些介電層250上，亦可形成該止擋層21於該線路層251,251’之外圍，如第2E圖所示之封裝結 構2’。
本發明之製法係於形成該線路層241時，於該線路層241的周圍同時形成該止擋層21，故於切單過程中或切單後受到外力碰撞時，藉由該止擋層21阻擋外力向內延伸至該線路層241。因此，相較於習知技術，本發明之製法藉由該止擋層21之設計能避免該線路層241損毀，故能提升產品良率及產品之可靠度。
再者，於扇出(fan out)之線路佈設中，該止擋層21之位置係投影於該電子元件22外，如第2B’圖所示；於扇入(fan in)之線路佈設中，該止擋層21之位置係投影於該電子元件22內，如第3A圖所示。
又，如第3A圖所示，該些環體210之至少一角落處具有至少一擴大部310以阻擋較大外力向內延伸，且該些環體210之至少一邊緣具有缺口311，以於化學蝕刻製程時，蝕刻液可經由此缺口311順利向外排出，故可避免因蝕刻液殘留而過度蝕刻線路層241,251,251’或該環體210之問題。進一步地，如第3B圖所示，於受較大應力處的角落，可增設擴大部312，以強化該止擋層21。
另外，於後續製程中，可將該封裝結構2,2’藉由該些導電元件26結合至一如電路板之電子裝置3上，如第2E圖所示。
本發明提供一種封裝結構2,2’，係包括：一絕緣層23、至少一電子元件22、一止擋層21以及至少一線路層241,251,251’。
所述之絕緣層23係具有相對之第一側23a與第二側23b，且形成該絕緣層23之材質係為模封材、乾膜、聚對二唑苯、聚醯亞胺、預浸材、Ajinomoto build-up film(ABF)、環氧樹脂或光阻材。
所述之電子元件22係嵌埋於該絕緣層23中。
所述之線路層241,251,251’係設於該絕緣層23之第一側23a上並電性連接該電子元件22。
所述之止擋層21係設於該絕緣層23之第一側23a上並圍繞該線路層241,251,251’，且該止擋層係為導體。
於一實施例中，該電子元件22係外露於該絕緣層23之第二側23b。
於一實施例中，該止擋層21係為至少一環體210，例如，該環體210具有至少一擴大部312。
於一實施例中，該止擋層21之位置係投影於該電子元件22外或該電子元件22內。
於一實施例中，所述之封裝結構2,2’復包括至少一介電層240,250，係形成於該絕緣層23之第一側23a上，以令該線路層241,251,251’與該止擋層21設於該介電層240,250上。
於一實施例中，所述之封裝結構2,2’復包括形成於該線路層251’上之複數導電元件26。
綜上所述，本發明之封裝結構及其製法，主要藉由該止擋層之設計，以阻擋外力向內延伸至該線路層，故能避免該線路層損毀，以提升產品良率及產品之可靠度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧封裝結構
21‧‧‧止擋層
22‧‧‧電子元件
22a‧‧‧作用面
22b‧‧‧非作用面
220‧‧‧電極墊
23‧‧‧絕緣層
23a‧‧‧第一側
23b‧‧‧第二側
24‧‧‧線路構造
240‧‧‧介電層
241‧‧‧線路層
25‧‧‧增層構造
26‧‧‧導電元件

Claims (21)

  1. 一種封裝結構，係包括：絕緣層，係具有相對之第一側與第二側；至少一電子元件，係嵌埋於該絕緣層中；線路層，係設於該絕緣層之第一側上並電性連接該電子元件；以及止擋層，係設於該絕緣層之第一側上並圍繞該線路層而未連接該線路層。
  2. 如申請專利範圍第1項所述之封裝結構，其中，形成該絕緣層之材質係為模封材、乾膜、聚對二唑苯、聚醯亞胺、預浸材、Ajinomoto build-up film(ABF)、環氧樹脂或光阻材。
  3. 如申請專利範圍第1項所述之封裝結構，其中，該電子元件係外露於該絕緣層之第二側。
  4. 如申請專利範圍第1項所述之封裝結構，其中，該止擋層係為導體。
  5. 如申請專利範圍第1項所述之封裝結構，其中，該止擋層係為至少一環體。
  6. 如申請專利範圍第5項所述之封裝結構，其中，該環體具有擴大部。
  7. 如申請專利範圍第1項所述之封裝結構，其中，該止擋層具有缺口。
  8. 如申請專利範圍第1項所述之封裝結構，其中，該止擋層之位置係投影於該電子元件外或該電子元件內。
  9. 如申請專利範圍第1項所述之封裝結構，復包括介電層，係形成於該絕緣層之第一側上，以令該線路層與該止擋層設於該介電層上。
  10. 如申請專利範圍第1項所述之封裝結構，復包括形成於該線路層上之複數導電元件。
  11. 一種封裝結構之製法，係包括：提供一具有相對之第一側與第二側之絕緣層，且該絕緣層中嵌埋有至少一電子元件；以及形成線路層與止擋層於該絕緣層之第一側上，其中，該線路層電性連接該電子元件，且該止擋層係圍繞該線路層而未連接該線路層。
  12. 如申請專利範圍第11項所述之封裝結構之製法，其中，該絕緣層係以鑄模成型或壓合方式製作。
  13. 如申請專利範圍第11項所述之封裝結構之製法，其中，形成該絕緣層之材質係為模封材、乾膜、聚對二唑苯、聚醯亞胺、預浸材、Ajinomoto build-up film(ABF)、環氧樹脂或光阻材。
  14. 如申請專利範圍第11項所述之封裝結構之製法，其中，該電子元件係外露於該絕緣層之第二側。
  15. 如申請專利範圍第11項所述之封裝結構之製法，其中，該止擋層係為導體。
  16. 如申請專利範圍第11項所述之封裝結構之製法，其中，該止擋層係為至少一環體。
  17. 如申請專利範圍第16項所述之封裝結構之製法，其 中，該環體具有擴大部。
  18. 如申請專利範圍第11項所述之封裝結構之製法，其中，該止擋層具有缺口。
  19. 如申請專利範圍第11項所述之封裝結構之製法，其中，該止擋層之位置係投影於該電子元件外或該電子元件內。
  20. 如申請專利範圍第11項所述之封裝結構之製法，復包括形成介電層於該絕緣層之第一側上，以令該線路層與該止擋層設於該介電層上。
  21. 如申請專利範圍第11項所述之封裝結構之製法，復包括形成複數導電元件於該線路層上。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201408148A (zh) * 2012-08-06 2014-02-16 Unimicron Technology Corp 嵌埋電子元件之基板結構及其製法
TW201427503A (zh) * 2012-12-17 2014-07-01 Unimicron Technology Corp 內置式晶片封裝結構
TW201507080A (zh) * 2013-08-07 2015-02-16 Invensas Corp 預置通孔之嵌入式封裝

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1187820C (zh) * 2002-02-06 2005-02-02 台湾积体电路制造股份有限公司 晶片结构
JP4502173B2 (ja) * 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2005129717A (ja) * 2003-10-23 2005-05-19 Renesas Technology Corp 半導体装置
US8803290B2 (en) * 2008-10-03 2014-08-12 Qualcomm Incorporated Double broken seal ring
US8530997B1 (en) * 2012-07-31 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Double seal ring
TWI541954B (zh) * 2013-08-12 2016-07-11 矽品精密工業股份有限公司 半導體封裝件及其製法
CN203941897U (zh) * 2014-07-01 2014-11-12 中芯国际集成电路制造(北京)有限公司 一种芯片密封环结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201408148A (zh) * 2012-08-06 2014-02-16 Unimicron Technology Corp 嵌埋電子元件之基板結構及其製法
TW201427503A (zh) * 2012-12-17 2014-07-01 Unimicron Technology Corp 內置式晶片封裝結構
TW201507080A (zh) * 2013-08-07 2015-02-16 Invensas Corp 預置通孔之嵌入式封裝

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