TWI587465B - 電子封裝件及其製法 - Google Patents

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馬光華
陳仕卿
呂長倫
劉正祥
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Description

電子封裝件及其製法
本發明係關於一種封裝結構，特別是關於一種應用於封裝堆疊之電子封裝件及其製法。
隨著近年來可攜式電子產品的蓬勃發展，各類相關產品逐漸朝向高密度、高性能以及輕、薄、短、小之趨勢發展，為因應此趨勢，半導體封裝業界遂開發各態樣的封裝堆疊(package on package，簡稱PoP)技術，以期能符合輕薄短小與高密度的要求。
如第1圖所示，係為習知封裝堆疊結構1的剖視示意圖。如第1圖所示，該封裝堆疊結構1包括：具有相對之第一表面10a及第二表面10b之第一基板10；結合於該第一基板10上之第一半導體晶片11；形成於該第一基板10上之銲錫柱13；形成於該第一基板10上以包覆該第一半導體晶片11與銲錫柱13之第一封裝膠體16；設於該第二表面10b上之銲球15；藉由銲錫柱13疊設於該第一基板10上之第二基板14；以打線方式結合於該第二基板14上之第二半導體晶片12；以及形成於該第二基板14上以包覆該第二半導體晶片12之第二封裝膠體17。
惟，習知封裝堆疊結構1中，並無空間增設被動元件，致使電性難以最佳化，例如該第一基板10上已設有複數之銲錫柱13，並無足夠空間再設置被動元件。再者，一般而言，被動元件之高度均高於第一與第二半導體晶片11,12之高度，致使該封裝堆疊結構1之整體高度會因增設該被動元件而大幅增加(例如，被動元件設於該第一基板10上，該銲錫柱13之高度會增加；被動元件設於該第二基板14上，該第二封裝膠體17之高度會增加)，導致該封裝堆疊結構1無法符合輕薄短小之需求。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明係提供一種電子封裝件，係包括：承載件；第一電子元件，係設於該承載件上並電性連接該承載件；導體件，係設於該承載件上並電性連接該承載件；包覆層，係形成於該承載件上以包覆該第一電子元件與該導體件，且該包覆層形成有開口，以令該承載件之部分表面外露於該開口；線路結構，係形成於該包覆層上且電性連接該導體件；第二電子元件，係設於該承載件上且容置於該開口中；以及封裝層，係形成於該開口中以包覆該第二電子元件。
本發明復提供一種電子封裝件之製法，係包括：於一承載件上接置並電性連接至少一第一電子元件與複數導體件；形成包覆層於該承載件上，以令該包覆層包覆該第一 電子元件與該導體件；形成線路結構與開口於該包覆層上，以令該線路結構電性連接該導體件，且令該承載件之部分表面外露於該開口；將至少一第二電子元件接置於該承載件上且容置於該開口中；以及形成封裝層於該開口中，以令該封裝層包覆該第二電子元件。
前述之電子封裝件及其製法中，該第一電子元件係為封裝件、主動元件、被動元件或其三者組合。
前述之電子封裝件及其製法中，該導體件係為銲球、銅核心球或金屬件。
前述之電子封裝件及其製法中，該第二電子元件係為封裝件、主動元件、被動元件或其三者組合。
前述之電子封裝件及其製法中，該第二電子元件係電性連接該承載件。
前述之電子封裝件及其製法中，該第二電子元件係電性連接該線路結構。
前述之電子封裝件及其製法中，復包括設置第三電子元件於該線路結構上，且該第三電子元件電性連接該線路結構。該第三電子元件係為封裝件、主動元件、被動元件或其三者組合。該封裝層復形成於該線路結構上，以令該封裝層包覆該第三電子元件。
前述之電子封裝件及其製法中，復包括形成複數導電元件於該承載件上。
由上可知，本發明之電子封裝件及其製法中，主要藉由將該第二電子元件(如被動元件)容置於該包覆層之開 口中之承載件上，故相較於習知技術，本發明可於該承載件上置放較高之被動元件，以降低該電子封裝件之整體高度，而能符合輕薄短小之需求，同時透過該被動元件之設置提升整體電性功能。
1‧‧‧封裝堆疊結構
10‧‧‧第一基板
10a,26a‧‧‧第一表面
10b,26b‧‧‧第二表面
11‧‧‧第一半導體晶片
12‧‧‧第二半導體晶片
13‧‧‧銲錫柱
14‧‧‧第二基板
15‧‧‧銲球
16‧‧‧第一封裝膠體
17‧‧‧第二封裝膠體
2‧‧‧電子封裝件
20‧‧‧承載件
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧線路層
201‧‧‧電性接觸墊
202‧‧‧導電材
21‧‧‧第一電子元件
210,230‧‧‧導電凸塊
22‧‧‧第二電子元件
23‧‧‧第三電子元件
24‧‧‧導體件
25‧‧‧線路結構
25a‧‧‧最外層表面
250‧‧‧絕緣層
251‧‧‧線路重佈層
26‧‧‧包覆層
260‧‧‧開口
27‧‧‧封裝層
28‧‧‧導電元件
30,31‧‧‧導電體
S‧‧‧切割路徑
第1圖係為習知封裝堆疊結構之剖面示意圖；第2A至2G圖係為本發明之電子封裝件之製法的剖面示意圖；以及第3A至3C圖係為本發明之電子封裝件之另一實施例之不同態樣的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”、及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當 亦視為本發明可實施之範疇。
第2A至2G圖係為本發明之電子封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一承載件20，其具有相對之第一側20a與第二側20b，且於該承載件20之第一側20a上接置並電性連接至少一第一電子元件21與複數導體件24，其中，該承載件20之第一側20a具有至少一電性接觸墊201。
於本實施例中，該承載件20係為具有核心層或無核心層(coreless)之線路結構，如封裝基板(substrate)，其具有複數線路層200，如扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)，且該電性接觸墊201位於該最外層線路層200。應可理解地，該承載件20亦可為其它承載晶片之承載件，如導線架(leadframe)、晶圓(wafer)、或其他具有金屬佈線(routing)之載板，如低溫共燒陶瓷(low temperature cofired ceramic，簡稱LTCC)或鐵氧體(Ferrite)，並不限於上述。
再者，該第一電子元件21係為封裝件、主動元件、被動元件或其三者組合等，其中，該封裝件係例如晶片級封裝(Chip Scale Package，簡稱CSP)，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。於本實施例中，該第一電子元件21係為主動元件，其藉由複數如銲錫材料之導電凸塊210以覆晶方式設於該線路層200上並電性連接該線路層200；或者，該第一電子元件可藉由 複數銲線(圖略)以打線方式電性連接該線路層200；亦或，該第一電子元件可直接接觸該線路層200。然而，有關該第一電子元件21電性連接該承載件20之方式不限於上述。
又，該導體件24係為銲球(solder ball)、銅核心球或如銅材或金材之金屬件(如柱狀、塊狀或針狀)等。
另外，該電性接觸墊201上可選擇性形成導電材202，如導電膏、導電膠或其它導電構造等。
如第2B圖所示，形成一包覆層26於該承載件20之第一側20a上，以令該包覆層26包覆該第一電子元件21與該導體件24。
於本實施例中，形成該包覆層26之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材(molding compound)。
再者，該包覆層26具有相對之第一表面26a與第二表面26b，使該包覆層26以其第二表面26b結合該承載件20之第一側20a，且該些該導體件24之部分表面外露於該包覆層26之第一表面26a(例如，該些該導體件24之上表面齊平該包覆層26之第一表面26a)。於本實施例中，可先形成完整包覆該導體件24之包覆層26，再利用例如研磨等方式移除部分該包覆層26(甚或部分該導體件24)，以外露出該導體件24之端部；亦或於該包覆層形成開孔，以外露出該導體件24之端部。
如第2C圖所示，形成一線路結構25與至少一開口260於該包覆層26上，以令該線路結構25電性連接該導體件 24，且令該承載件20之部分表面(即該電性接觸墊201或其上之導電材202)外露於該開口260。
於本實施例中，該線路結構25係包括複數絕緣層250、及設於該複數絕緣層250上之複數線路重佈層(redistribution layer，簡稱RDL)251，且最外層之絕緣層250可作為防銲層，以令最外層之線路重佈層251外露於該防銲層。
再者，該開口260的數量可為一個或多個，其位置可依需求而定或配合該線路重佈層251(或該線路層200)之佈設範圍而改變，例如，位於該包覆層26(或該線路結構25與該承載件20)之中心、周圍或角落，以提高該該線路結構25(或該承載件20)的面積利用率。
如第2D圖所示，將至少一第二電子元件22容置於該開口260中，且設置複數第三電子元件23於該線路結構25上。
於本實施例中，該第二電子元件22係為封裝件、主動元件、被動元件或其三者組合，其中，該封裝件係例如晶片級封裝(Chip Scale Package，簡稱CSP)，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。於本實施例中，該第二電子元件22係為被動元件，其藉由該導電材202電性連接該承載件20之電性接觸墊201。
再者，該第三電子元件23係為封裝件、主動元件、被動元件或其三者組合，其中，該封裝件係例如晶片級封裝(Chip Scale Package，簡稱CSP)，該主動元件係例如半導體 晶片，且該被動元件係例如電阻、電容及電感。於本實施例中，該第三電子元件23係為主動元件，其藉由複數如銲錫材料之導電凸塊230電性連接該線路結構25之線路重佈層251。然而，有關該第三電子元件電性連接該線路結構25之方式不限於上述。
又，該第二電子元件22之高度可依需求設定，並無特別限制。如第2D圖所示，該第二電子元件22係凸出該開口260；或者，該第二電子元件22可未凸出該開口260。應可理解地，如第2D圖所示，該第二電子元件22可高於該線路結構25之最外層表面25a；或者，該第二電子元件22可未高於該線路結構25之最外層表面25a。
如第2E圖所示，形成一封裝層27於該開口260中與該線路結構25上，以令該封裝層27包覆該第二電子元件22與該第三電子元件23。
於本實施例中，形成該封裝層27之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材(molding compound)。應可理解地，該包覆層26之材質與該封裝層27之材質可相同或不相同。
如第2F圖所示，形成複數導電元件28於該承載件20之第二側20b之線路層200上。
於本實施例中，該導電元件28係為含有銲錫材料之銲球(圖略)，以於後續製程中，接置於如電路板之電子裝置(圖略)。
如第2G圖所示，沿如第2F圖所示之切割路徑S進行 切單製程。
因此，本發明之製法係藉由將該第二電子元件22(如被動元件)容置於該包覆層26之開口260中，以減少該電子封裝件2的高度，而能符合輕薄短小之需求。具體地，係將原本預定設於該承載件20上之線路佈設轉移至該線路結構25之線路重佈層251，同時將該承載件20之第一側20a上設計成置放區域(即對應該開口260之區域)，以佈設該第二電子元件22(如高度較高之被動元件)。因此，不僅可於該承載件20之第一側20a上置放高度較高之第二電子元件22以降低該電子封裝件2之整體高度，且該電子封裝件2仍保有原本預定之線路佈設數量，因而不會影響電性功能，同時藉由該被動元件之設置強化電性功能。
另外，如第3A至3C圖所示，該第二電子元件22亦可電性連接該線路結構25。
如第3A圖所示，該第二電子元件22藉由如銲線(bonding wire)或夾條(clip bar)之導電體30電性連接至該線路結構25之線路重佈層251。或如第3B圖所示，利用夾條型導電體30電性連接該承載件20之線路層200(或電性接觸墊201及導電材202之其中一者)與該線路結構25之線路重佈層251。亦或如第3C圖所示，透過例如為導電膠或銲錫材料之導電體31，以令該導電體31電性連接該線路結構25之線路重佈層251之側面端與該第二電子元件22(或電性接觸墊201及導電材202之其中一者)。
透過前述製程，本發明提供一種電子封裝件2，其包 括：一承載件20、至少一第一電子元件21、至少一第二電子元件22、至少一第三電子元件23、複數導體件24、一線路結構25、一包覆層26以及一封裝層27。
所述之承載件20係具有相對之第一側20a與第二側20b。
所述之第一電子元件21係設於該承載件20之第一側20a上並電性連接該承載件20。
所述之導體件24係設於該承載件20之第一側20a上並電性連接該承載件20。
所述之包覆層26係形成於該承載件20之第一側20a上以包覆該第一電子元件21與該導體件24，且該包覆層26具有至少一開口260，以令該承載件20之第一側20a之部分表面外露於該開口260。
所述之線路結構25係形成於該包覆層26上且電性連接該些導體件24。
所述之第二電子元件22係容置於該開口260中，且該第二電子元件22係電性連接該承載件20或該線路結構25。
所述之第三電子元件23係設於該線路結構25上且電性連接該線路結構25。
所述之封裝層27係形成於該開口260中與該線路結構25上以包覆該第二電子元件22與該第三電子元件23。
於一實施例中，該第一至第三電子元件21,22,23係為封裝件、主動元件、被動元件或其三者組合。
於一實施例中，該導體件24係為銲球、銅核心球或金 屬件。
於一實施例中，所述之電子封裝件2復包括複數導電元件28，係形成於該承載件20之第二側20b上。
綜上所述，本發明之電子封裝件及其製法，係藉由該開口之設計，使該第二電子元件(如被動元件)能容置於該開口中之承載件上，以降低該電子封裝件的高度，而能符合輕薄短小之需求，同時藉由該第二電子元件之設置提升電子封裝件之電性功能。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧電子封裝件
20‧‧‧承載件
21‧‧‧第一電子元件
22‧‧‧第二電子元件
23‧‧‧第三電子元件
24‧‧‧導體件
25‧‧‧線路結構
26‧‧‧包覆層
260‧‧‧開口
27‧‧‧封裝層
28‧‧‧導電元件

Claims (20)

  1. 一種電子封裝件，係包括：承載件；第一電子元件，係設於該承載件上並電性連接該承載件；導體件，係設於該承載件上並電性連接該承載件；包覆層，係形成於該承載件上以包覆該第一電子元件與該導體件，且該包覆層形成有開口，以令該承載件之部分表面外露於該開口；線路結構，係形成於該包覆層上且電性連接該導體件；第二電子元件，係設於該承載件上且容置於該開口中；以及封裝層，係形成於該開口中以包覆該第二電子元件。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該第一電子元件係為封裝件、主動元件、被動元件或其三者組合。
  3. 如申請專利範圍第1項所述之電子封裝件，其中，該導體件係為銲球、銅核心球或金屬件。
  4. 如申請專利範圍第1項所述之電子封裝件，其中，該第二電子元件係為封裝件、主動元件、被動元件或其三者組合。
  5. 如申請專利範圍第1項所述之電子封裝件，其中，該第 二電子元件係電性連接該承載件。
  6. 如申請專利範圍第1項所述之電子封裝件，其中，該第二電子元件係電性連接該線路結構。
  7. 如申請專利範圍第1項所述之電子封裝件，復包括設於該線路結構上且電性連接該線路結構之第三電子元件。
  8. 如申請專利範圍第7項所述之電子封裝件，其中，該第三電子元件係為封裝件、主動元件、被動元件或其三者組合。
  9. 如申請專利範圍第7項所述之電子封裝件，其中，該封裝層復形成於該線路結構上以包覆該第三電子元件。
  10. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該承載件上之複數導電元件。
  11. 一種電子封裝件之製法，係包括：於一承載件上接置並電性連接至少一第一電子元件與複數導體件；形成包覆層於該承載件上，以令該包覆層包覆該第一電子元件與該導體件；形成線路結構與開口於該包覆層上，以令該線路結構電性連接該導體件，且令該承載件之部分表面外露於該開口；將至少一第二電子元件接置於該承載件上且容置於該開口中；以及形成封裝層於該開口中，以令該封裝層包覆該第二電子元件。
  12. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該第一電子元件係為封裝件、主動元件、被動元件或其三者組合。
  13. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該導體件係為銲球、銅核心球或金屬件。
  14. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該第二電子元件係為封裝件、主動元件、被動元件或其三者組合。
  15. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該第二電子元件係電性連接該承載件。
  16. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該第二電子元件係電性連接該線路結構。
  17. 如申請專利範圍第11項所述之電子封裝件之製法，復包括設置第三電子元件於該線路結構上，且令該第三電子元件電性連接該線路結構。
  18. 如申請專利範圍第17項所述之電子封裝件之製法，其中，該第三電子元件係為封裝件、主動元件、被動元件或其三者組合。
  19. 如申請專利範圍第17項所述之電子封裝件之製法，其中，該封裝層復形成於該線路結構上，以令該封裝層包覆該第三電子元件。
  20. 如申請專利範圍第11項所述之電子封裝件之製法，復包括形成複數導電元件於該承載件上。
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