CN107895717A - 电子封装件及其制法 - Google Patents

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Abstract

一种电子封装件及其制法，包括：承载件、设于该承载件上的至少一第一电子元件与多个导体件、具有开口并用以包覆该第一电子元件与该导体件的包覆层、形成于该包覆层上的线路结构、容置于该开口中的第二电子元件、以及包覆该第二电子元件的封装层，以通过将该第二电子元件容置于该开口中，而降低该电子封装件的高度及提升该电子封装件的电性功能。

Description

电子封装件及其制法
技术领域
本发明关于一种封装结构，特别是关于一种应用于封装堆叠的电子封装件及其制法。
背景技术
随着近年来可携式电子产品的蓬勃发展，各类相关产品逐渐朝向高密度、高性能以及轻、薄、短、小的趋势发展，为因应此趋势，半导体封装业界遂开发各样式的封装堆叠(package on package，简称PoP)技术，以期能符合轻薄短小与高密度的要求。
如图1所示，其为现有封装堆叠结构1的剖视示意图。如图1所示，该封装堆叠结构1包括：具有相对的第一表面10a及第二表面10b的第一基板10；结合于该第一基板10上的第一半导体芯片11；形成于该第一基板10上的焊锡柱13；形成于该第一基板10上以包覆该第一半导体芯片11与焊锡柱13的第一封装胶体16；设于该第二表面10b上的焊球15；通过焊锡柱13迭设于该第一基板10上的第二基板14；以打线方式结合于该第二基板14上的第二半导体芯片12；以及形成于该第二基板14上以包覆该第二半导体芯片12的第二封装胶体17。
然而，现有封装堆叠结构1中，并无空间增设被动元件，致使电性难以最佳化，例如该第一基板10上已设有多个的焊锡柱13，并无足够空间再设置被动元件。此外，一般而言，被动元件的高度均高于第一与第二半导体芯片11,12的高度，致使该封装堆叠结构1的整体高度会因增设该被动元件而大幅增加(例如，被动元件设于该第一基板10上，该焊锡柱13的高度会增加；被动元件设于该第二基板14上，该第二封装胶体17的高度会增加)，导致该封装堆叠结构1无法符合轻薄短小的需求。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺失，本发明提供一种电子封装件及其制法，以降低该电子封装件的高度及提升该电子封装件的电性功能。
本发明的电子封装件包括：承载件；第一电子元件，其设于该承载件上并电性连接该承载件；导体件，其设于该承载件上并电性连接该承载件；包覆层，其形成于该承载件上以包覆该第一电子元件与该导体件，且该包覆层形成有开口，以令该承载件的部分表面外露于该开口；线路结构，其形成于该包覆层上且电性连接该导体件；第二电子元件，其设于该承载件上且容置于该开口中；以及封装层，其形成于该开口中以包覆该第二电子元件。
本发明还提供一种电子封装件的制法，其包括：于一承载件上接置并电性连接至少一第一电子元件与多个导体件；形成包覆层于该承载件上，以令该包覆层包覆该第一电子元件与该导体件；形成线路结构与开口于该包覆层上，以令该线路结构电性连接该导体件，且令该承载件的部分表面外露于该开口；将至少一第二电子元件接置于该承载件上且容置于该开口中；以及形成封装层于该开口中，以令该封装层包覆该第二电子元件。
前述的电子封装件及其制法中，该第一电子元件为封装件、主动元件、被动元件或其三者组合。
前述的电子封装件及其制法中，该导体件为焊球、铜核心球或金属件。
前述的电子封装件及其制法中，该第二电子元件为封装件、主动元件、被动元件或其三者组合。
前述的电子封装件及其制法中，该第二电子元件电性连接该承载件。
前述的电子封装件及其制法中，该第二电子元件电性连接该线路结构。
前述的电子封装件及其制法中，还包括设置第三电子元件于该线路结构上，且该第三电子元件电性连接该线路结构。该第三电子元件为封装件、主动元件、被动元件或其三者组合。该封装层还形成于该线路结构上，以令该封装层包覆该第三电子元件。
前述的电子封装件及其制法中，还包括形成多个导电元件于该承载件上。
由上可知，本发明的电子封装件及其制法中，主要通过将该第二电子元件(如被动元件)容置于该包覆层的开口中的承载件上，故相比于现有技术，本发明可于该承载件上置放较高的被动元件，以降低该电子封装件的整体高度，而能符合轻薄短小的需求，同时通过该被动元件的设置提升整体电性功能。
附图说明
图1为现有封装堆叠结构的剖面示意图；
图2A至图2G为本发明的电子封装件的制法的剖面示意图；以及
图3A至图3C为本发明的电子封装件的另一实施例的不同样式的剖面示意图。
符号说明：
1 封装堆叠结构
10 第一基板
10a,26a 第一表面
10b,26b 第二表面
11 第一半导体芯片
12 第二半导体芯片
13 焊锡柱
14 第二基板
15 焊球
16 第一封装胶体
17 第二封装胶体
2 电子封装件
20 承载件
20a 第一侧
20b 第二侧
200 线路层
201 电性接触垫
202 导电材
21 第一电子元件
210,230 导电凸块
22 第二电子元件
23 第三电子元件
24 导体件
25 线路结构
25a 最外层表面
250 绝缘层
251 线路重布层
26 包覆层
260 开口
27 封装层
28 导电元件
30,31 导电体
S 切割路径。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至图2G为本发明的电子封装件2的制法的剖面示意图。
如图2A所示，提供一承载件20，其具有相对的第一侧20a与第二侧20b，且于该承载件20的第一侧20a上接置并电性连接至少一第一电子元件21与多个导体件24，其中，该承载件20的第一侧20a具有至少一电性接触垫201。
于本实施例中，该承载件20为具有核心层或无核心层(coreless)的线路结构，如封装基板(substrate)，其具有多个线路层200，如扇出(fan out)型重布线路层(redistribution layer，简称RDL)，且该电性接触垫201位于该最外层线路层200。应可理解地，该承载件20亦可为其它承载芯片的承载件，如导线架(leadframe)、晶圆(wafer)、或其他具有金属布线(routing)的载板，如低温共烧陶瓷(low temperature cofiredceramic，简称LTCC)或铁氧体(Ferrite)，并不限于上述。
此外，该第一电子元件21为封装件、主动元件、被动元件或其三者组合等，其中，该封装件例如为芯片级封装(Chip Scale Package，简称CSP)，该主动元件例如为半导体芯片，且该被动元件例如为电阻、电容及电感。于本实施例中，该第一电子元件21为主动元件，其通过多个如焊锡材料的导电凸块210以覆晶方式设于该线路层200上并电性连接该线路层200；或者，该第一电子元件可通过多个焊线(图略)以打线方式电性连接该线路层200；抑或，该第一电子元件可直接接触该线路层200。然而，有关该第一电子元件21电性连接该承载件20的方式不限于上述。
又，该导体件24为焊球(solder ball)、铜核心球或如铜材或金材的金属件(如柱状、块状或针状)等。
另外，该电性接触垫201上可选择性形成导电材202，如导电膏、导电胶或其它导电构造等。
如图2B所示，形成一包覆层26于该承载件20的第一侧20a上，以令该包覆层26包覆该第一电子元件21与该导体件24。
于本实施例中，形成该包覆层26的材质为聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(expoxy)或封装材(molding compound)。
此外，该包覆层26具有相对的第一表面26a与第二表面26b，使该包覆层26以其第二表面26b结合该承载件20的第一侧20a，且该些该导体件24的部分表面外露于该包覆层26的第一表面26a(例如，该些该导体件24的上表面齐平该包覆层26的第一表面26a)。于本实施例中，可先形成完整包覆该导体件24的包覆层26，再利用例如研磨等方式移除部分该包覆层26(甚或部分该导体件24)，以外露出该导体件24的端部；抑或于该包覆层形成开孔，以外露出该导体件24的端部。
如图2C所示，形成一线路结构25与至少一开口260于该包覆层26上，以令该线路结构25电性连接该导体件24，且令该承载件20的部分表面(即该电性接触垫201或其上的导电材202)外露于该开口260。
于本实施例中，该线路结构25包括多个绝缘层250、及设于该多个绝缘层250上的多个线路重布层(redistribution layer，简称RDL)251，且最外层的绝缘层250可作为防焊层，以令最外层的线路重布层251外露于该防焊层。
此外，该开口260的数量可为一个或多个，其位置可依需求而定或配合该线路重布层251(或该线路层200)的布设范围而改变，例如，位于该包覆层26(或该线路结构25与该承载件20)的中心、周围或角落，以提高该该线路结构25(或该承载件20)的面积利用率。
如图2D所示，将至少一第二电子元件22容置于该开口260中，且设置多个第三电子元件23于该线路结构25上。
于本实施例中，该第二电子元件22为封装件、主动元件、被动元件或其三者组合，其中，该封装件例如为芯片级封装(Chip Scale Package，简称CSP)，该主动元件例如为半导体芯片，且该被动元件例如为电阻、电容及电感。于本实施例中，该第二电子元件22为被动元件，其通过该导电材202电性连接该承载件20的电性接触垫201。
此外，该第三电子元件23为封装件、主动元件、被动元件或其三者组合，其中，该封装件例如为芯片级封装(Chip Scale Package，简称CSP)，该主动元件例如为半导体芯片，且该被动元件例如为电阻、电容及电感。于本实施例中，该第三电子元件23为主动元件，其通过多个如焊锡材料的导电凸块230电性连接该线路结构25的线路重布层251。然而，有关该第三电子元件电性连接该线路结构25的方式不限于上述。
又，该第二电子元件22的高度可依需求设定，并无特别限制。如图2D所示，该第二电子元件22凸出该开口260；或者，该第二电子元件22可未凸出该开口260。应可理解地，如图2D所示，该第二电子元件22可高于该线路结构25的最外层表面25a；或者，该第二电子元件22可未高于该线路结构25的最外层表面25a。
如图2E所示，形成一封装层27于该开口260中与该线路结构25上，以令该封装层27包覆该第二电子元件22与该第三电子元件23。
于本实施例中，形成该封装层27的材质为聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(expoxy)或封装材(molding compound)。应可理解地，该包覆层26的材质与该封装层27的材质可相同或不相同。
如图2F所示，形成多个导电元件28于该承载件20的第二侧20b的线路层200上。
于本实施例中，该导电元件28为含有焊锡材料的焊球(图略)，以于后续制程中，接置于如电路板的电子装置(图略)。
如图2G所示，沿如图2F所示的切割路径S进行切单制程。
因此，本发明的制法通过将该第二电子元件22(如被动元件)容置于该包覆层26的开口260中，以减少该电子封装件2的高度，而能符合轻薄短小的需求。具体地，是将原本预定设于该承载件20上的线路布设转移至该线路结构25的线路重布层251，同时将该承载件20的第一侧20a上设计成置放区域(即对应该开口260的区域)，以布设该第二电子元件22(如高度较高的被动元件)。因此，不仅可于该承载件20的第一侧20a上置放高度较高的第二电子元件22以降低该电子封装件2的整体高度，且该电子封装件2仍保有原本预定的线路布设数量，因而不会影响电性功能，同时通过该被动元件的设置强化电性功能。
另外，如图3A至图3C所示，该第二电子元件22亦可电性连接该线路结构25。
如图3A所示，该第二电子元件22通过如焊线(bonding wire)或夹条(clip bar)的导电体30电性连接至该线路结构25的线路重布层251。或如第3B图所示，利用夹条型导电体30电性连接该承载件20的线路层200(或电性接触垫201及导电材202的其中一者)与该线路结构25的线路重布层251。抑或如图3C所示，通过例如为导电胶或焊锡材料的导电体31，以令该导电体31电性连接该线路结构25的线路重布层251的侧面端与该第二电子元件22(或电性接触垫201及导电材202的其中一者)。
通过前述制程，本发明提供一种电子封装件2，其包括：一承载件20、至少一第一电子元件21、至少一第二电子元件22、至少一第三电子元件23、多个导体件24、一线路结构25、一包覆层26以及一封装层27。
所述的承载件20具有相对的第一侧20a与第二侧20b。
所述的第一电子元件21设于该承载件20的第一侧20a上并电性连接该承载件20。
所述的导体件24设于该承载件20的第一侧20a上并电性连接该承载件20。
所述的包覆层26形成于该承载件20的第一侧20a上以包覆该第一电子元件21与该导体件24，且该包覆层26具有至少一开口260，以令该承载件20的第一侧20a的部分表面外露于该开口260。
所述的线路结构25形成于该包覆层26上且电性连接该些导体件24。
所述的第二电子元件22容置于该开口260中，且该第二电子元件22电性连接该承载件20或该线路结构25。
所述的第三电子元件23设于该线路结构25上且电性连接该线路结构25。
所述的封装层27形成于该开口260中与该线路结构25上以包覆该第二电子元件22与该第三电子元件23。
于一实施例中，该第一至第三电子元件21,22,23为封装件、主动元件、被动元件或其三者组合。
于一实施例中，该导体件24为焊球、铜核心球或金属件。
于一实施例中，所述的电子封装件2还包括多个导电元件28，其形成于该承载件20的第二侧20b上。
综上所述，本发明的电子封装件及其制法，通过该开口的设计，使该第二电子元件(如被动元件)能容置于该开口中的承载件上，以降低该电子封装件的高度，而能符合轻薄短小的需求，同时通过该第二电子元件的设置提升电子封装件的电性功能。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (20)

1.一种电子封装件，其特征为，该电子封装件包括：
承载件；
第一电子元件，其设于该承载件上并电性连接该承载件；
导体件，其设于该承载件上并电性连接该承载件；
包覆层，其形成于该承载件上以包覆该第一电子元件与该导体件，且该包覆层形成有开口，以令该承载件的部分表面外露于该开口；
线路结构，其形成于该包覆层上且电性连接该导体件；
第二电子元件，其设于该承载件上且容置于该开口中；以及
封装层，其形成于该开口中以包覆该第二电子元件。
2.根据权利要求1所述的电子封装件，其特征为，该第一电子元件为封装件、主动元件、被动元件或其三者组合。
3.根据权利要求1所述的电子封装件，其特征为，该导体件为焊球、铜核心球或金属件。
4.根据权利要求1所述的电子封装件，其特征为，该第二电子元件为封装件、主动元件、被动元件或其三者组合。
5.根据权利要求1所述的电子封装件，其特征为，该第二电子元件电性连接该承载件。
6.根据权利要求1所述的电子封装件，其特征为，该第二电子元件电性连接该线路结构。
7.根据权利要求1所述的电子封装件，其特征为，该电子封装件还包括设于该线路结构上且电性连接该线路结构的第三电子元件。
8.根据权利要求7所述的电子封装件，其特征为，该第三电子元件为封装件、主动元件、被动元件或其三者组合。
9.根据权利要求7所述的电子封装件，其特征为，该封装层还形成于该线路结构上以包覆该第三电子元件。
10.根据权利要求1所述的电子封装件，其特征为，该电子封装件还包括形成于该承载件上的多个导电元件。
11.一种电子封装件的制法，其特征为，该制法包括：
于一承载件上接置并电性连接至少一第一电子元件与多个导体件；
形成包覆层于该承载件上，以令该包覆层包覆该第一电子元件与该导体件；
形成线路结构与开口于该包覆层上，以令该线路结构电性连接该导体件，且令该承载件的部分表面外露于该开口；
将至少一第二电子元件接置于该承载件上且容置于该开口中；以及
形成封装层于该开口中，以令该封装层包覆该第二电子元件。
12.根据权利要求11所述的电子封装件的制法，其特征为，该第一电子元件为封装件、主动元件、被动元件或其三者组合。
13.根据权利要求11所述的电子封装件的制法，其特征为，该导体件为焊球、铜核心球或金属件。
14.根据权利要求11所述的电子封装件的制法，其特征为，该第二电子元件为封装件、主动元件、被动元件或其三者组合。
15.根据权利要求11所述的电子封装件的制法，其特征为，该第二电子元件电性连接该承载件。
16.根据权利要求11所述的电子封装件的制法，其特征为，该第二电子元件电性连接该线路结构。
17.根据权利要求11所述的电子封装件的制法，其特征为，该制法还包括设置第三电子元件于该线路结构上，且令该第三电子元件电性连接该线路结构。
18.根据权利要求17所述的电子封装件的制法，其特征为，该第三电子元件为封装件、主动元件、被动元件或其三者组合。
19.根据权利要求17所述的电子封装件的制法，其特征为，该封装层还形成于该线路结构上，以令该封装层包覆该第三电子元件。
20.根据权利要求11所述的电子封装件的制法，其特征为，该制法还包括形成多个导电元件于该承载件上。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110797293A (zh) * 2018-08-01 2020-02-14 矽品精密工业股份有限公司 封装堆叠结构及其制法暨封装结构
CN111244043A (zh) * 2018-11-29 2020-06-05 台湾积体电路制造股份有限公司 半导体封装件以及其制造方法
US11282761B2 (en) 2018-11-29 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101071807A (zh) * 2006-05-09 2007-11-14 探微科技股份有限公司 具有被动元件的连接模块构造及其制造方法
CN104766838A (zh) * 2014-01-02 2015-07-08 矽品精密工业股份有限公司 封装堆叠结构及其制法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3888854B2 (ja) * 2001-02-16 2007-03-07 シャープ株式会社 半導体集積回路の製造方法
US8354742B2 (en) * 2008-03-31 2013-01-15 Stats Chippac, Ltd. Method and apparatus for a package having multiple stacked die
TWI517343B (zh) * 2014-03-25 2016-01-11 恆勁科技股份有限公司 覆晶堆疊封裝結構及其製作方法
US10177115B2 (en) * 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
TWI605556B (zh) * 2015-03-13 2017-11-11 台灣積體電路製造股份有限公司 封裝中的表面安裝裝置、整合式被動裝置及／或打線安裝

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101071807A (zh) * 2006-05-09 2007-11-14 探微科技股份有限公司 具有被动元件的连接模块构造及其制造方法
CN104766838A (zh) * 2014-01-02 2015-07-08 矽品精密工业股份有限公司 封装堆叠结构及其制法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110797293A (zh) * 2018-08-01 2020-02-14 矽品精密工业股份有限公司 封装堆叠结构及其制法暨封装结构
CN111244043A (zh) * 2018-11-29 2020-06-05 台湾积体电路制造股份有限公司 半导体封装件以及其制造方法
US11282761B2 (en) 2018-11-29 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same

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