TW201810546A - 電子封裝結構及其製法 - Google Patents

電子封裝結構及其製法 Download PDF

Info

Publication number
TW201810546A
TW201810546A TW106102616A TW106102616A TW201810546A TW 201810546 A TW201810546 A TW 201810546A TW 106102616 A TW106102616 A TW 106102616A TW 106102616 A TW106102616 A TW 106102616A TW 201810546 A TW201810546 A TW 201810546A
Authority
TW
Taiwan
Prior art keywords
package structure
electronic package
carrier
electronic
electronic component
Prior art date
Application number
TW106102616A
Other languages
English (en)
Other versions
TWI610402B (zh
Inventor
邱志賢
黃承文
鍾興隆
蔡文榮
洪家惠
黃富堂
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to CN201710107044.8A priority Critical patent/CN107785334B/zh
Priority to US15/607,872 priority patent/US9907186B1/en
Application granted granted Critical
Publication of TWI610402B publication Critical patent/TWI610402B/zh
Publication of TW201810546A publication Critical patent/TW201810546A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Abstract

一種電子封裝結構，係包括：承載件、設於該承載件上之電子元件與複數導電元件、結合至該些導電元件上之金屬架、以及形成於該承載件與該金屬架上且包覆該電子元件與該些導電元件之包覆層，且藉由該金屬架外露於該包覆層以作為電性接點，而使用共用模壓模具形成該包覆層即可，故無需配合該電子封裝結構之尺寸使用特定尺寸之模壓模具，因而能降低生產成本。本發明復提供該電子封裝結構之製法。

Description

電子封裝結構及其製法
本發明係關於一種半導體結構，特別是關於一種電子封裝結構及其製法。
隨著近年來可攜式電子產品的蓬勃發展，各類相關產品之開發亦朝向高密度、高性能以及輕、薄、短、小之趨勢，各態樣的堆疊封裝(package on package，簡稱PoP)也因而配合推陳出新，以期能符合輕薄短小與高密度的要求。
第1圖係為習知半導體封裝結構1的剖視示意圖。如第1圖所示，該半導體封裝結構1之製法係於一基板10之上、下兩側設置半導體元件11與被動元件11’，再以封裝膠體14包覆該些半導體元件11與被動元件11’，並使該基板10之接點(I/O)100外露於該封裝膠體(molding compound)14，之後形成複數銲球13於該些接點100上，以於後續製程中，該半導體封裝結構1透過該銲球13接置如電路板或另一線路板之電子裝置(圖略)。
惟，習知半導體封裝結構1中，由於該封裝膠體14的模壓(molding)範圍縮減以外露該些接點100，因而需視 該半導體封裝結構1之尺寸而使用特定尺寸之模壓模具，故單一模壓模具無法適用於各種半導體封裝結構1之尺寸，因而增加生產成本。
又，該些半導體元件11與被動元件11’包覆於該封裝膠體14中，致使該些半導體元件11與被動元件11’之散熱效果不佳。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明係提供一種電子封裝結構，係包括：承載件；電子元件，係接置於該承載件上；複數導電元件，係設置於該承載件上；金屬架，係包含有複數電性接觸墊，以供結合至該些導電元件上；以及包覆層，係形成於該承載件及/或該金屬架上以包覆該電子元件及/或該些導電元件。
本發明復提供一種電子封裝結構之製法，係包括：提供一電子組件，其包含承載件、接置於該承載件上之電子元件與複數導電元件；將該電子組件透過該導電元件結合至一金屬架上，其中，該金屬架係包含有複數電性接觸墊，以供該金屬架藉由該些電性接觸墊結合該導電元件；以及形成包覆層於該承載件及/或該金屬架上，以包覆該電子元件及/或該些導電元件。
前述之電子封裝結構及其製法中，該承載件係為封裝基板、無核心層之線路結構或導線架。
前述之電子封裝結構及其製法中，該承載件係具有相對之第一側與第二側，且於該第一側與該第二側上係分別設有該電子元件。
前述之電子封裝結構及其製法中，該承載件係具有相對之第一側與第二側，且於該第一側與該第二側上方係分別設有該金屬架。
前述之電子封裝結構及其製法中，該電子元件係位於該承載件與該金屬架之間。
前述之電子封裝結構及其製法中，該導電元件係為錫膏、導電膠、銲球、銅核心球、被動元件或金屬件。
前述之電子封裝結構及其製法中，至少一該導電元件藉由絕緣體結合該承載件。
前述之電子封裝結構及其製法中，該金屬架係為導線架。
前述之電子封裝結構及其製法中，該電性接觸墊係外露於該包覆層。
另外，前述之電子封裝結構及其製法中，該金屬架復包含對應該電子元件位置之板體。例如，該電性接觸墊與該板體相分離。該板體未接觸該電子元件；該板體係接觸該電子元件；該板體與該電性接觸墊之高度相同或不同；該板體藉由中介層結合至該電子元件上。
由上可知，本發明之電子封裝結構及其製法中，主要藉由將電子組件之導電元件結合該金屬架，且使該金屬架外露於該包覆層以作為電性接點，故相較於習知技術，本 發明使用共用模壓模具形成該包覆層即可，而無需配合該電子封裝結構之尺寸，因而能降低生產成本。
再者，藉由該金屬架包含板體之設計，以提升該電子封裝結構之散熱效果。
1‧‧‧半導體封裝結構
10‧‧‧基板
100‧‧‧接點
11‧‧‧半導體元件
11’‧‧‧被動元件
13‧‧‧銲球
14‧‧‧封裝膠體
2,2’,3,5,5’,6,6’,7‧‧‧電子封裝結構
2a,2a’‧‧‧電子組件
20‧‧‧承載件
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧線路層
21,41,41’‧‧‧第一電子元件
210,220‧‧‧導電凸塊
22,22’‧‧‧第二電子元件
23,23’,23”,53,53’‧‧‧導電元件
24‧‧‧第一包覆層
25,25”,35,45,45’,45”,55‧‧‧金屬架
25’‧‧‧支撐件
250,550‧‧‧電性接觸墊
26‧‧‧第二包覆層
26a‧‧‧第一表面
26b‧‧‧第二表面
26c‧‧‧側面
351,451,451’,451”,551‧‧‧板體
48‧‧‧中介層
53”‧‧‧絕緣體
a,b,c,d,e‧‧‧高度
第1圖係為習知半導體封裝結構之剖面示意圖；第2A至2C圖係為本發明之電子封裝結構之製法第一實施例之剖面示意圖；其中，第2A’及2C’圖係為第2A及2C圖之另一實施例，第2C”圖係為第2C圖之又一實施例；第3圖係為本發明之電子封裝結構第二實施例之剖面示意圖；第3A圖係為第3圖之下視示意圖；第3B圖係為第3A圖之另一實施例；第4A至4C圖係為第3圖之其它實施例之剖面示意圖。第5A及5B圖係為第2C圖之導電元件之其它實施例；第6A及6B圖係為第2C圖之其它實施例；第7A圖係為第5A圖之另一實施例之剖面示意圖；以及第7B圖係為第7A圖之金屬架之上視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”、及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2C圖係為本發明之電子封裝結構2之製法第一實施例之剖面示意圖。
如第2A圖所示，提供一電子組件2a，其包含一承載件20、設於該承載件20上之第一電子元件21、第二電子元件22,22’與導電元件23。
所述之承載件20係具有相對之第一側20a與第二側20b。於本實施例中，該承載件20係為如具有核心層與線路結構之封裝基板(substrate)或無核心層(coreless)之線路結構，其具有複數線路層200，如扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)。應可理解地，該承載件20亦可為其它可供承載如晶片等電子元件之承載單元，例如導線架(leadframe)，並不限於上述。
所述之第一電子元件21係設於該承載件20之第一側 20a上。於本實施例中，該第一電子元件21係為主動元件、被動元件或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該第一電子元件21係藉由複數如銲錫材料之導電凸塊210以覆晶方式設於該線路層200上並電性連接該線路層200；或者，該第一電子元件21可藉由複數銲線(圖略)以打線方式電性連接該線路層200。然而，有關該第一電子元件21電性連接該承載件20之方式不限於上述。
所述之第二電子元件22,22’係設於該承載件20之第二側20b上。於本實施例中，該第二電子元件22,22’係為主動元件(如標號22)、被動元件(如標號22’)或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該第二電子元件22係藉由複數如銲錫材料之導電凸塊220以覆晶方式設於該線路層200上；或者，該第二電子元件22可藉由複數銲線(圖略)以打線方式電性連接該線路層200。亦或，該第二電子元件22’可直接接觸該線路層200。然而，有關該第二電子元件22,22’電性連接該承載件20之方式不限於上述。
所述之導電元件23係設於該承載件20之第一側20a之線路層200上。於本實施例中，該導電元件23係為銲球(solder ball)，但不限於上述。
另外，該電子組件2a復包含一形成於該承載件20第二側20b上以包覆該第二電子元件22,22’之第一包覆層 24。
於本實施例中，形成該第一包覆層24之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材(molding compound)。
於其它實施例中，如第2A’圖所示，該電子組件2a’可不形成該第一包覆層24。
如第2B圖所示，接續第2A圖之製程，將該電子組件2a以其導電元件23結合至一金屬架25上。
於本實施例中，該金屬架25係例如為導線架(leadframe)，其包含複數相分離之電性接觸墊250，以結合各該導電元件23。
再者，可選擇性地，先將該金屬架25設於一如膠帶(tape)之支撐件25’上，再將該電子組件2a結合至該金屬架25上。
應可理解地，亦可將該電子組件2a結合至複數該金屬架25上。
如第2C圖所示，形成一第二包覆層26於該承載件20第一側20a與該金屬架25(或該支撐件25’)之間，亦即透過單面模壓製程，使該第二包覆層26包覆該第一電子元件21與該些導電元件23。之後，移除該支撐件25’，以形成電子封裝結構2。
於本實施例中，形成該第二包覆層26之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材(molding compound)，且該第二包覆 層26具有相對之第一表面26a與第二表面26b，使該第二包覆層26以其第二表面26b結合該承載件20之第一側20a，且該金屬架25嵌設於該第二包覆層26之第一表面26a，並使該些電性接觸墊250外露於該第二包覆層26之第一表面26a(例如，該些電性接觸墊250之表面齊平該第二包覆層26之第一表面26a)，以於該些電性接觸墊250之外露表面上形成有如銲球之銲錫材料(圖略)，俾供接置如電路板或另一線路板之電子裝置。
再者，若接續第2A’圖之製程，如第2C’圖所示，於形成該第二包覆層26時，透過雙面模壓製程，該第二包覆層26同時包覆該第一電子元件21及該些第二電子元件22,22’，以形成電子封裝結構2’。
另外，亦可選擇僅形成第一包覆層24或第二包覆層26之其中一者，如第6A圖所示，僅形成第一包覆層24而未形成該第二包覆層26，亦或如第6B圖所示，僅形成第二包覆層26而未形成該第一包覆層24。
應可理解地，該第二包覆層26之材質與該第一包覆層24之材質可相同或不相同。
又，如第2C”圖所示，該導電元件23’,23”亦可為銅核心球(Cu core ball)、被動元件或金屬件(如柱狀、塊狀或針狀)等。具體地，左側之導電元件23’係為銅核心球，而右側之導電元件23”係為被動元件，例如電阻、電容及電感，圖中係以去耦合電容(decoupling capacitor)為例。或者，如第5A圖所示，導電元件53亦可為錫膏或導 電膠等，且依需求調整電性接觸墊550高度(例如增加高度)。亦或，如第5B圖所示，導電元件53’與電性接觸墊550係一體成形的金屬件，且藉由如環氧樹脂(epoxy)之絕緣體53”結合該承載件20之第一側20a，以令至少一該導電元件53’與該電性接觸墊550僅作為支撐用而未電性連接該承載件20。應可理解地，該導電元件23,23’,23”,53,53’可於同一封裝件中混合上述各種態樣使用，如第2C”圖所示。
另外，該承載件20之第二側20b之線路層200上亦可形成導電元件23，如第2C”圖所示，且結合至另一金屬架25”。
本發明之製法中，係於結合該金屬架25,25”後，再形成該第二包覆層26，使該金屬架25,25”外露於該第二包覆層26以作為電性接點，故無需配合該電子封裝結構2,2’之尺寸而使用特定尺寸之模壓模具，亦即使用共用模壓模具形成該第二包覆層26即可，因而能降低生產成本。
第3圖係為本發明之電子封裝結構3之第二實施例之剖面示意圖。本實施例與第一實施例之差異在於金屬架之構造，故以下僅說明相異處，而不再贅述相同處。
如第3圖所示，該金屬架35係包含複數用以結合該導電元件23之電性接觸墊250、及對應該第一電子元件21位置之一板體351。
所述之板體351係與該些電性接觸墊250相分離，且如第3A圖所示，該些電性接觸墊250係圍繞該板體351 之邊緣外。應可理解地，於該板體351之外圍可環繞多圈之電性接觸墊250，如第3B圖所示之兩環圈。
於本實施例中，該板體351未接觸該第一電子元件21，亦即該板體351與該第一電子元件21之間設有該第二包覆層26。
另該板體351之高度(厚度)可與該電性接觸墊250之高度(厚度)相同。
再者，如第4A圖所示之金屬架45，該板體451亦可接觸該第一電子元件41。或者，如第4B圖所示之金屬架45’，該板體451亦可藉由一中介層48結合至該第一電子元件21上，其中，該中介層48係例如為薄膜(film)、環氧樹脂(epoxy)或熱介面材料(thermal interface material，簡稱TIM)。
又，如第4C圖所示之金屬架45”，其包含複數相分離之板體451’,451”，且該些電性接觸墊250仍圍繞於該些板體451’,451”所佔用之總區域之外圍。例如，部分該板體451’可對應該第一電子元件41’之位置，而部分該板體451”可作為電性接觸墊，即藉由該導電元件23結合至該承載件20之第一側20a上，以增加接點(如作為訊號接點、接地接點、或電源接點)之數量。
另外，應可理解地，如第7A圖所示之電子封裝結構7，亦可依據第5A圖之金屬架55新增板體551，即該金屬架55包含有板體551及位於該板體551周圍之電性接觸墊550(如第7B圖所示)。具體地，該金屬架55之製作係將導 線架進行半蝕刻製程，而使導線架形成斷差(即該電性接觸墊550之高度d與該板體551之高度e不同)，以用同一導線架形成支撐(stand-off)並聯結該承載件20，且該承載件20之第一表面20a上較高之元件(如第一電子元件21)不會碰觸該金屬架55。例如，該第一包覆層24之高度a係為430微米(um)、該承載件20之高度b係為160微米(um)、該導電元件53之高度c係為50微米(um)、該電性接觸墊550之高度d係為385微米(um)、及該板體551之高度e係為125微米(um)。
因此，本發明之電子封裝結構3,7，藉由該板體351,451,451’,551之設計，以傳導該些第一電子元件21,41,41’之熱量，故能提升該電子封裝結構3,7之散熱效果。
另外，該電性接觸墊250亦可外露於該第二包覆層26之側面26c(如第3及3A圖所示)，使該電子封裝結構3類似四方平面無引腳封裝(Quad Flat No-leads，簡稱QFN)結構。
本發明提供一種電子封裝結構2,2’,3,5,5’,6,6’,7，其包括：一承載件20、第一電子元件21,41,41’、第二電子元件22,22’、複數導電元件23,23’,23”,53,53’、至少一金屬架25,25”,35,45,45’,45”,55以及一第一與第二包覆層24,26。
所述之承載件20係具有相對之第一側20a與第二側 20b。
所述之第一電子元件21,41,41’係設於該承載件20之第一側20a上。
所述之第二電子元件22,22’係設於該承載件20之第二側20b上。
所述之導電元件23,23’,23”,53,53’係設於該承載件20之第一側20a及/或該第二側20b上。
所述之金屬架25,25”,35,45,45’,45”,55係包含有複數結合至該些導電元件23,23’,23”,53,53’上之電性接觸墊250,550。
所述之第一與第二包覆層24,26係形成於該承載件20及/或該金屬架25,25”,35,45,45’,45”,55上且包覆該第二電子元件22,22’及/或該第一電子元件21,41,41’及/或該些導電元件23,23’,23”,53,53’。
於一實施例中，該導電元件23,23’,23”,53,53’係為錫膏、導電膠、銲球、銅核心球、被動元件或金屬件。
於一實施例中，該電性接觸墊250係外露於該第二包覆層26之第一表面26a(及側面26c)。
於一實施例中，該金屬架35,45,45’,45”,55復包含對應該第一電子元件21,41,41’位置之板體351,451,451’,551。例如，該電性接觸墊250與該板體351,451,451’,551相分離。
於一實施例中，該板體351,451’,551未接觸該第一電子元件21,41’。
於一實施例中，該板體451係接觸該第一電子元件41。
於一實施例中，該板體451藉由中介層48結合至該第一電子元件21上。
於一實施例中，該導電元件53’藉由絕緣體53”結合該承載件20。
綜上所述，本發明之電子封裝結構及其製法，係藉由在導電元件上結合該金屬架，且使該金屬架外露於該包覆層以作為電性接點，故使用共用模壓模具形成該包覆層即可，而無需配合該電子封裝結構之尺寸，因而能降低生產成本。
再者，藉由該板體之設計，以提升該電子封裝結構之散熱效果。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (28)

  1. 一種電子封裝結構，係包括：承載件；電子元件，係接置於該承載件上；複數導電元件，係接置於該承載件上；金屬架，係包含有複數電性接觸墊以供結合至該些導電元件上；以及包覆層，係形成於該承載件及/或該金屬架上，以包覆該電子元件及/或該些導電元件。
  2. 如申請專利範圍第1項所述之電子封裝結構，其中，該承載件係為封裝基板、無核心層之線路結構或導線架。
  3. 如申請專利範圍第1項所述之電子封裝結構，其中，該承載件係具有相對之第一側與第二側，且於該第一側與該第二側上係分別設有該電子元件。
  4. 如申請專利範圍第1項所述之電子封裝結構，其中，該承載件係具有相對之第一側與第二側，且於該第一側與該第二側上方係分別設有該金屬架。
  5. 如申請專利範圍第1項所述之電子封裝結構，其中，該電子元件係位於該承載件與該金屬架之間。
  6. 如申請專利範圍第1項所述之電子封裝結構，其中，該導電元件係為錫膏、導電膠、銲球、銅核心球、被動元件或金屬件。
  7. 如申請專利範圍第1項所述之電子封裝結構，其中，該金屬架係為導線架。
  8. 如申請專利範圍第1項所述之電子封裝結構，其中，該電性接觸墊係外露於該包覆層。
  9. 如申請專利範圍第1項所述之電子封裝結構，其中，該金屬架復包含有對應該電子元件位置之板體。
  10. 如申請專利範圍第9項所述之電子封裝結構，其中，該電性接觸墊與該板體相分離。
  11. 如申請專利範圍第9項所述之電子封裝結構，其中，該板體與該電性接觸墊之高度相同或不同。
  12. 如申請專利範圍第9項所述之電子封裝結構，其中，該板體係接觸或未接觸該電子元件。
  13. 如申請專利範圍第9項所述之電子封裝結構，其中，該板體藉由中介層結合至該電子元件上。
  14. 如申請專利範圍第1項所述之電子封裝結構，其中，至少一該導電元件藉由絕緣體結合該承載件。
  15. 一種電子封裝結構之製法，係包括：提供一電子組件，其包含承載件、以及接置於該承載件上之電子元件與複數導電元件；將該電子組件透過該導電元件結合至一金屬架上，其中，該金屬架係包含有複數電性接觸墊，以供該金屬架藉由該些電性接觸墊結合該導電元件；以及形成包覆層於該承載件及/或該金屬架上，以包覆該電子元件及/或該些導電元件。
  16. 如申請專利範圍第15項所述之電子封裝結構之製法，其中，該承載件係為封裝基板、無核心層之線路結構或 導線架。
  17. 如申請專利範圍第15項所述之電子封裝結構之製法，其中，該承載件係具有相對之第一側與第二側，且於該第一側與該第二側上係分別設有該電子元件。
  18. 如申請專利範圍第15項所述之電子封裝結構之製法，其中，該承載件係具有相對之第一側與第二側，且於該第一側與該第二側上方係分別設有該金屬架。
  19. 如申請專利範圍第15項所述之電子封裝結構之製法，其中，該電子元件係位於該承載件與該金屬架之間。
  20. 如申請專利範圍第15項所述之電子封裝結構之製法，其中，該導電元件係為錫膏、導電膠、銲球、銅核心球、被動元件或金屬件。
  21. 如申請專利範圍第15項所述之電子封裝結構之製法，其中，該金屬架係為導線架。
  22. 如申請專利範圍第15項所述之電子封裝結構之製法，其中，該電性接觸墊係外露於該包覆層。
  23. 如申請專利範圍第15項所述之電子封裝結構之製法，其中，該金屬架復包含有對應該電子元件位置之板體。
  24. 如申請專利範圍第23項所述之電子封裝結構之製法，其中，該電性接觸墊與該板體相分離。
  25. 如申請專利範圍第23項所述之電子封裝結構之製法，其中，該板體與該電性接觸墊之高度相同或不同。
  26. 如申請專利範圍第23項所述之電子封裝結構之製法，其中，該板體係接觸或未接觸該電子元件。
  27. 如申請專利範圍第23項所述之電子封裝結構之製法，其中，該板體藉由中介層結合至該電子元件上。
  28. 如申請專利範圍第15項所述之電子封裝結構之製法，其中，至少一該導電元件藉由絕緣體結合該承載件。
TW106102616A 2016-08-24 2017-01-24 電子封裝結構及其製法 TWI610402B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710107044.8A CN107785334B (zh) 2016-08-24 2017-02-27 电子封装结构及其制法
US15/607,872 US9907186B1 (en) 2016-08-24 2017-05-30 Electronic package structure and method for fabricating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??105127016 2016-08-24
TW105127016 2016-08-24

Publications (2)

Publication Number Publication Date
TWI610402B TWI610402B (zh) 2018-01-01
TW201810546A true TW201810546A (zh) 2018-03-16

Family

ID=61728338

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106102616A TWI610402B (zh) 2016-08-24 2017-01-24 電子封裝結構及其製法

Country Status (1)

Country Link
TW (1) TWI610402B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI822226B (zh) * 2022-08-04 2023-11-11 矽品精密工業股份有限公司 電子封裝件及其製法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI736736B (zh) * 2018-01-22 2021-08-21 矽品精密工業股份有限公司 電子封裝件及其製法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI257154B (en) * 2002-08-22 2006-06-21 Siliconware Precision Industries Co Ltd Flip-chip semiconductor package having multiple chips and manufacturing method thereof
TWI660476B (zh) * 2014-07-11 2019-05-21 矽品精密工業股份有限公司 封裝結構及其製法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI822226B (zh) * 2022-08-04 2023-11-11 矽品精密工業股份有限公司 電子封裝件及其製法

Also Published As

Publication number Publication date
TWI610402B (zh) 2018-01-01

Similar Documents

Publication Publication Date Title
TWI663701B (zh) 電子封裝件及其製法
TWI611542B (zh) 電子封裝結構及其製法
TWI652787B (zh) 電子封裝件及其製法
US9907186B1 (en) Electronic package structure and method for fabricating the same
TWI480989B (zh) 半導體封裝件及其製法
TWI713190B (zh) 電子封裝件及其製法
TW201628145A (zh) 電子封裝結構及其製法
TWI610402B (zh) 電子封裝結構及其製法
TWI587465B (zh) 電子封裝件及其製法
TWI732509B (zh) 電子封裝件
TWI645518B (zh) 封裝結構及其製法
TWI712149B (zh) 電子封裝件及其製法
TW201904011A (zh) 電子封裝件及其製法
TWI637536B (zh) 電子封裝結構及其製法
TWI612627B (zh) 電子封裝件及其製法
TWI634629B (zh) 電子封裝件及其製法
TW202029448A (zh) 電子封裝件及其封裝基板與製法
TWI570856B (zh) 封裝結構及其製法
TW201822331A (zh) 電子封裝件
TW201810589A (zh) 電子封裝件之製法
TWI615927B (zh) 電子封裝件暨基板結構及其製法
TWI558286B (zh) 封裝結構及其製法
TW201628143A (zh) 電子封裝結構及導電結構
TWI570861B (zh) 封裝結構及其製法
TW201324631A (zh) 半導體封裝結構及其製作方法