TWI534965B - 半導體封裝件及其製法 - Google Patents

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Description

半導體封裝件及其製法
本發明係有關一種半導體封裝件，尤指一種具矽穿孔之半導體封裝件及其製法。
在現行之覆晶技術因具有縮小晶片封裝面積及縮短訊號傳輸路徑等優點，目前已經廣泛應用於晶片封裝領域，例如，晶片尺寸構裝(Chip Scale Package,CSP)、晶片直接貼附封裝(Direct Chip Attached,DCA)以及多晶片模組封裝(Multi-Chip Module,MCM)等型態的封裝模組，均可利用覆晶技術而達到封裝的目的。
於覆晶封裝製程中，因晶片與封裝基板之熱膨脹係數的差異甚大，故晶片外圍的凸塊無法與封裝基板上對應的接點形成良好的接合，使得凸塊易自封裝基板上剝離。另一方面，隨著積體電路之積集度的增加，因晶片與封裝基板之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，其結果將導致晶片與封裝基板之間的可靠度(reliability)下降，並造成信賴性測試失敗。
為了解決上述問題，遂發展出以半導體基材作為中介結構的製程，係於一封裝基板與一半導體晶片之間增設一矽中介板(Silicon interposer)。因該矽中介板與該半導體晶片的材質接近，故可有效避免熱膨脹係數不匹配所產生的問題。
第1A至1C圖係為習知半導體封裝件1之製法。
如第1A圖所示，係於一整片矽中介板10中形成複數導電矽穿孔(Through-silicon via,TSV)100，再於該矽中介板10之上側形成線路重佈結構(圖略)，以將半導體晶片11接置於該矽中介板10之上側，且藉由導電凸塊110電性連接該導電矽穿孔100。
如第1B圖所示，形成封裝膠體12於該矽中介板10上以包覆該半導體晶片11，俾形成複數封裝體1a。
如第1C圖所示，於該矽中介板10之下側依需求形成線路重佈結構(Redistribution layer,RDL)13，再進行切單製程，以將單一封裝體1a藉由複數導電凸塊14接置且電性連接於該封裝基板15。
惟，習知半導體封裝件1之製法中，該矽中介板10形成該導電矽穿孔100之製作成本極高，且該矽中介板10之每一矽中介板單元10’因製程良率之故，往往存在有良好者與不良者。故當半導體晶圓切割成半導體晶片11(該半導體晶片11之製造成本亦高)後，再經電性量測後，可選擇好的半導體晶片11接置於該矽中介板10上所對應之矽中介板單元10’上。因此，好的半導體晶片11可能會接置於不良之矽中介板單元10’上，導致於後續測試封裝體1a後，需將好的半導體晶片11與供其接置之不良矽中介板單元10’一併報廢，而令製造該矽中介板10模組之成本無法降低。
再者，若於形成該封裝膠體12之前即已發現不良之矽 中介板單元10’，而不放置好的半導體晶片11於不良之矽中介板單元10’上，則該矽中介板10上將出現空位，致將無法控制該封裝膠體12之膠量，且因空位之位置並非可預期，將無法藉由程式控制該封裝膠體12之流動路徑，亦即該封裝膠體12之流動路徑不一致，遂令無法均勻覆蓋該半導體晶片11。
又，將半導體晶片11置放於未經切割之一整片矽中介板10上，該半導體晶片11之尺寸面積會受到限制，亦即該半導體晶片11之尺寸面積需小於該矽中介板單元10’之尺寸面積，故該半導體晶片11之電極(即結合導電凸塊110處)之數量無法增加，導致該矽中介板單元10’之模組功能及效率等受到限制。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，係包括：中介板，係具有相對之第一表面與第二表面及連接該第一與第二表面之側面，並具有連通該第一與第二表面之複數導電穿孔，該導電穿孔具有相對之第一端面與第二端面，且該導電穿孔之第一端面係外露於該第一表面；半導體元件，係設於該中介板之第一表面上；以及封裝膠體，係嵌埋該中介板與半導體元件，且形成於該中介板之側面上。
本發明復提供一種半導體封裝件之製法，係包括：提 供一具有相對之第一表面與第二表面之基材，該基材中具有連通該第一表面之複數導電穿孔，該導電穿孔具有相對之第一端面與第二端面，且該導電穿孔之第一端面係外露於該第一表面；切割該基材以形成複數中介板，各該中介板具有連接該第一與第二表面之側面；將各該中介板以其第二表面置放於一承載件上，且任二該中介板之間具有間距；結合半導體元件於該中介板之第一表面上；形成封裝膠體於該承載件上，以令該封裝膠體形成於該中介板之側面上並包覆該些中介板與半導體元件；以及移除該承載件，以使該中介板之第二表面外露於該封裝膠體。
前述之製法中，復包括於移除該承載件後，進行切割製程，以形成複數半導體封裝件。
前述之半導體封裝件及其製法中，該半導體元件與該導電穿孔之第一端面藉由導電元件電性連接。
前述之半導體封裝件及其製法中，移除該中介板之第二表面之部分材質，以外露該導電穿孔之第二端面。例如，該中介板之第二表面及該封裝膠體表面係與該導電穿孔之第二端面齊平。
前述之半導體封裝件及其製法中，復包括於形成該封裝膠體後，移除該封裝膠體之部分材質以外露該半導體元件未接置該中介板之一側。例如，該半導體元件未接置中介板之一側係與該封裝膠體表面齊平。
前述之半導體封裝件及其製法中，復包括於移除該承載件後，形成線路重佈結構於該中介板之第二表面上，且 該線路重佈結構係電性連接該導電穿孔之第二端面。
另外，前述之半導體封裝件及其製法中，復包括於切割該基材之前，形成線路重佈結構於該中介板之第一表面上，且該線路重佈結構係電性連接該導電穿孔之第一端面。
由上可知，本發明之半導體封裝件及其製法，係藉由先切割該基材，以選擇良好之中介板重新排設，再將好的半導體元件接置於良好之中介板，以避免習知技術之一併報廢之問題，故可降低該中介板之生產成本。
再者，於該承載件上重新排設該些中介板，可令該些中介板之間的間距大於該基材上之中介板的間距，故可於重新排設之該些中介板上接置大尺寸面積之半導體元件，亦即半導體元件之尺寸面積不致受限。因此，該半導體元件之電極之數量能依需求增加，以提升該中介板之模組功能及效率。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術 內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2G圖係為本發明之半導體封裝件2之製法的剖面示意圖。
如第2A及2A’圖所示，提供一具有相對之第一表面20a與第二表面20b之基材20，該基材20中並形成有連通該第一表面20a之複數導電穿孔200，各該導電穿孔200具有相對之第一端面200a與第二端面200b，且各該導電穿孔200之第一端面200a外露於該基材20之第一表面20a。
於本實施例中，該基材20係為晶圓或其它含矽之板材，且於該基材20之第一表面20a上可依需求形成線路重佈結構(RDL)201，以電性連接該導電穿孔200之第一端面200a。
接著，沿切割路徑S切割該基材20，以形成具有連接該第一與第二表面20a,20b之側面20c的複數中介板20’。如第2B及2B’圖所示，選擇良好之中介板20’，將該些良好之中介板20’藉其第二表面20b接置於一承載件3上，且任二該中介板20’之間具有間距D。
於本實施例中，該承載件3具有一作為承載結合該中介板20’之黏著層30及一環繞該黏著層30邊緣之環體31。但有關承載件之種類繁多，並不限於上述者。
再者，該間距D係大於該切割路徑S之寬度t。
又，該線路重佈結構201之態樣繁多，可依需求製作，故不詳述，且圖中僅簡化示意。
如第2C圖所示，結合一或多個半導體元件21於各該中介板20’之第一表面20a上。
於本實施例中，該半導體元件21係為晶片，且具有相對之主動面21a與非主動面21b，而該半導體元件21係以其主動面21a藉由複數導電元件210電性連接該線路重佈結構201(或導電穿孔200之第一端面200a)。
再者，該導電元件210係為凸塊(Bump)或柱體(Post)。
又，具體地，該半導體元件21之主動面21a上具有電極墊(圖略)，且該線路重佈結構201上具有電性接觸墊(圖略)，以供該導電元件210接觸該電極墊與電性接觸墊。
本發明之製法乃藉由先切割該基材20，選擇良好之中介板20’重新排設，再將好的半導體元件21接置於良好之中介板20’上，故能避免習知技術之一併報廢之問題，並能降低半導體封裝件2之製造成本。
再者，於該承載件3上重新排設該些中介板20’，使該些中介板20’之間的間距D大於該基材20上之中介板20’的間距(即該切割路徑S之寬度t，且該寬度t極小)，故半導體元件21之尺寸面積不致受限，亦即該半導體元件21之尺寸面積可大於該中介板20’之尺寸面積。因此，該半導體元件21之電極(即結合導電元件210處)之數量能依需求增加，以提升該中介板20’之模組功能及效率。
如第2D圖所示，形成封裝膠體22於該承載件3上，以形成封裝體2a，該封裝膠體22係覆蓋該中介板20’之側面20c並包覆該些中介板20’與半導體元件21。
如第2E圖所示，移除該承載件3，將該封裝體2a以其具該中介板20’之一側置放於另一承載件(圖略)上。
如第2F圖所示，藉由研磨方式，移除該封裝膠體22上側之部分材質，以外露該半導體元件21之非主動面21b，且移除該另一承載件(圖略)後，再移除該中介板20’之第二表面20b與該封裝膠體22下側之部分材質，以外露該導電穿孔200之第二端面200b。
於本實施例中，該中介板20’之第二表面20b’、該封裝膠體22下側表面與該導電穿孔200之第二端面200b齊平，且該半導體元件21之非主動面21b與該封裝膠體22上側表面齊平。
如第2G圖所示，形成線路重佈結構(RDL)23於該封裝膠體22下側與該中介板20’之第二表面20b’上，且該線路重佈結構23電性連接該導電穿孔200之第二端面200b。
接著，沿切割路徑L(如第2F圖所示)，即該間距D，進行切割製程，以形成複數半導體封裝件2。
於本實施例中，該線路重佈結構23之態樣繁多，可依需求製作，故不詳述，且圖中僅簡化示意。
再者，切割路徑亦可依需求而定，並不限於上述。
又，該線路重佈結構23亦可不形成於該封裝膠體22下側表面。
另外，於後續製程中，可形成如銲球之導電元件24於該線路重佈結構23上，以接置如封裝基板(圖略)或電路板(圖略)之電子裝置(圖略)。
本發明復提供一種半導體封裝件2，其包括：一中介板20’、一半導體元件21以及封裝膠體22。
所述之中介板20’係具有相對之第一表面20a與第二表面20b’及連接該第一與第二表面20a,20b’之側面20c，該中介板20’中並具有連通該第一與第二表面20a,20b’之複數導電穿孔200，該導電穿孔200具有相對之第一端面200a與第二端面200b，令該導電穿孔200之第一端面200a外露於該第一表面20a。
所述之半導體元件21係具有相對之主動面21a與非主動面21b，並以其主動面21a設於該中介板20’之第一表面20a上，且藉由複數導電元件210電性連接該導電穿孔200之第一端面200a。
所述之封裝膠體22係嵌埋該中介板20’與半導體元件21，且形成於該中介板20’之側面20c上。
所述之半導體封裝件2復包括線路重佈結構23，係形成於該中介板20’之第二表面20b’上，且該線路重佈結構23電性連接該導電穿孔200之第二端面200b。
所述之半導體封裝件2復包括線路重佈結構201係形成於該半導體元件21與中介板20’之第一表面20a之間，且該線路重佈結構201電性連接該導電穿孔200之第一端面200a。
於一實施例中，該中介板20’之第二表面20b’與該導電穿孔200之第二端面200b係外露於該封裝膠體22下側。
於一實施例中，該中介板20’之第二表面20b’、該封裝膠體22下側表面與該導電穿孔200之第二端面200b齊平。
於一實施例中，該半導體元件21之非主動面21b係外露於該封裝膠體22上側表面。
於一實施例中，該半導體元件21之非主動面21b與該封裝膠體22上側表面齊平。
綜上所述，本發明之半導體封裝件及其製法，主要藉由先切割該基材，以選擇良好之中介板重新排設，再將好的半導體元件接置於良好之中介板，以避免好的半導體元件接置於壞的中介板上，故能避免於封裝後好的半導體元件需報廢之問題。
再者，於該承載件上重新排設該些中介板，使該些中介板之間的間距大於未切割前該基材上之中介板的間距，故能使用尺寸面積大於該中介板之半導體元件。因此，該半導體元件之電極之數量能依需求增加，以提升該中介板之模組功能及效率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1、2‧‧‧半導體封裝件
1a、2a‧‧‧封裝體
10‧‧‧矽中介板
10’‧‧‧矽中介板單元
100‧‧‧導電矽穿孔
11‧‧‧半導體晶片
110、14‧‧‧導電凸塊
12、22‧‧‧封裝膠體
13、201、23‧‧‧線路重佈結構
15‧‧‧封裝基板
20‧‧‧基材
20’‧‧‧中介板
20a‧‧‧第一表面
20b、20b’‧‧‧第二表面
20c‧‧‧側面
200‧‧‧導電穿孔
200a‧‧‧第一端面
200b‧‧‧第二端面
21‧‧‧半導體元件
21a‧‧‧主動面
21b‧‧‧非主動面
210、24‧‧‧導電元件
3‧‧‧承載件
30‧‧‧黏著層
31‧‧‧環體
D‧‧‧間距
t‧‧‧寬度
S、L‧‧‧切割路徑
第1A至1C圖係為習知半導體封裝件之製法之剖視示意圖；以及第2A至2G圖係為本發明之半導體封裝件之製法的剖視示意圖；其中，第2A’圖係為第2A圖之上視圖，第2B’圖係為第2B圖之上視圖。
2‧‧‧半導體封裝件
20’‧‧‧中介板
20a‧‧‧第一表面
20b’‧‧‧第二表面
20c‧‧‧側面
200‧‧‧導電穿孔
200a‧‧‧第一端面
200b‧‧‧第二端面
201、23‧‧‧線路重佈結構
21‧‧‧半導體元件
210、24‧‧‧導電元件
22‧‧‧封裝膠體

Claims (17)

  1. 一種半導體封裝件，係包括：中介板，係具有相對之第一表面與第二表面及連接該第一與第二表面之側面，並具有連通該第一與第二表面之複數導電穿孔，該導電穿孔具有相對之第一端面與第二端面，且該導電穿孔之第一端面係外露於該第一表面；半導體元件，係設於該中介板之第一表面上，該半導體元件位於該中介板正上方，且該半導體元件之尺寸面積大於該中介板之尺寸面積；封裝膠體，係嵌埋該中介板與半導體元件，且形成於該中介板之側面上；以及第一線路重佈結構，係形成於該中介板之第二表面上且延伸至該封裝膠體。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該中介板之第二表面與導電穿孔之第二端面係外露於該封裝膠體。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該中介板之第二表面及該封裝膠體表面係與該導電穿孔之第二端面齊平。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該半導體元件未接置該中介板之一側係外露於該封裝膠體。
  5. 如申請專利範圍第4項所述之半導體封裝件，其中，該半導體元件未接置該中介板之一側係與該封裝膠體表面齊平。
  6. 如申請專利範圍第1項所述之半導體封裝件，其中，該半導體元件與該導電穿孔之第一端面係藉由導電元件電性連接。
  7. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一線路重佈結構係電性連接該導電穿孔之第二端面。
  8. 如申請專利範圍第1項所述之半導體封裝件，復包括第二線路重佈結構，係形成於該半導體元件與中介板之第一表面之間，且該第二線路重佈結構係電性連接該導電穿孔之第一端面。
  9. 一種半導體封裝件之製法，係包括：提供一具有相對之第一表面與第二表面之基材，該基材中具有連通該第一表面之複數導電穿孔，該導電穿孔具有相對之第一端面與第二端面，且該導電穿孔之第一端面係外露於該第一表面；切割該基材以形成複數中介板，各該中介板具有連接該第一與第二表面之側面；將各該中介板以其第二表面置放於一承載件上，且任二該中介板之間具有間距；結合半導體元件於該中介板之第一表面上；形成封裝膠體於該承載件上，以令該封裝膠體形成於該中介板之側面上並包覆該些中介板與半導體元件；以及移除該承載件，以使該中介板之第二表面外露於該封裝膠體。
  10. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該半導體元件與該導電穿孔之第一端面藉由導電元件電性連接。
  11. 如申請專利範圍第9項所述之半導體封裝件之製法，復包括移除該中介板之第二表面之部分材質，以外露該導電穿孔之第二端面。
  12. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該中介板之第二表面及該封裝膠體表面係與該導電穿孔之第二端面齊平。
  13. 如申請專利範圍第9項所述之半導體封裝件之製法，復包括於形成該封裝膠體後，移除該封裝膠體之部分材質以外露該半導體元件未接置該中介板之一側。
  14. 如申請專利範圍第13項所述之半導體封裝件之製法，其中，該半導體元件未接置該中介板之一側係與該封裝膠體表面齊平。
  15. 如申請專利範圍第9項所述之半導體封裝件之製法，復包括於移除該承載件後，形成線路重佈結構於該中介板之第二表面上，且該線路重佈結構係電性連接該導電穿孔之第二端面。
  16. 如申請專利範圍第9項所述之半導體封裝件之製法，復包括切割該基材之前，形成線路重佈結構於該中介板之第一表面上，且該線路重佈結構係電性連接該導電穿孔之第一端面。
  17. 如申請專利範圍第9項所述之半導體封裝件之製法，復 包括於移除該承載件後，進行切割製程，以形成複數半導體封裝件。
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