TWI574356B - 半導體封裝件之製法 - Google Patents

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Description

半導體封裝件之製法
本發明係有關一種半導體封裝件，尤指一種提高製作良率之半導體封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域之技術，例如晶片尺寸構裝(Chip Scale Package,CSP)、晶片直接貼附封裝(Direct Chip Attached,DCA)或多晶片模組封裝(Multi-Chip Module,MCM)等覆晶型態的封裝模組、或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
第1A至1C圖係為習知半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，提供一矽基板10’，且形成複數穿孔100a於該矽基板10’上。
如第1B圖所示，先形成絕緣材100b於該些穿孔100a中，再填充金屬於該些穿孔100a中，以形成具有導電矽穿孔(Through-silicon via,TSV)100之矽中介板(Through Silicon interposer,TSI)10。
如第1C圖所示，形成一線路重佈結構(Redistribution layer,RDL)15於該矽中介板10與該些導電矽穿孔100上。
接著，將間距較小之半導體晶片11之電極墊110係藉由複數微凸塊(u-bump)13以覆晶方式電性結合該導電矽穿孔100，再以底膠12包覆該些微凸塊13。
之後，形成封裝膠體16於該矽中介板10上，以覆蓋該半導體晶片11。
最後，於該線路重佈結構15上藉由複數導電元件17電性結合間距較大之封裝基板18之銲墊180，並以底膠12包覆該些導電元件17。
若該半導體晶片11直接結合至該封裝基板18上，因該半導體晶片11與封裝基板18兩者的熱膨脹係數(Coefficient of thermal expansion,CTE)的差異甚大，故該半導體晶片11外圍的銲錫凸塊不易與該封裝基板18上對應的銲墊180形成良好的接合，致使銲錫凸塊自該封裝基板18上剝離。另一方面，因該半導體晶片11與該封裝基板18之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，致使該半導體晶片11與該封裝基板18之間的電性連接可靠度(reliability)下降，且將造成信賴性測試的失敗。
因此，藉由半導體基材製作之矽中介板10之設計，其與該半導體晶片11的材質接近，故可有效避免上述所產生的問題。
再者，藉由該矽中介板10之設計，該半導體封裝件1 除了避免前述問題外，相較於覆晶式封裝件，其長寬方向之面積可更加縮小。例如，一般覆晶式封裝基板最小之線寬/線距僅能製出12/12μm，而當半導體晶片之電極墊(I/O)數量增加時，以現有覆晶式封裝基板之線寬/線距並無法再縮小，故須加大覆晶式封裝基板之面積以提高佈線密度，才能接置高I/O數之半導體晶片。反觀第1圖之半導體封裝件1，因該矽中介板10可採用半導體製程做出3/3μm以下之線寬/線距，故當該半導體晶片11具高I/O數時，該矽中介板10之長寬方向之面積足以連接高I/O數之半導體晶片11，故不需增加該封裝基板18之面積，使該半導體晶片11經由該矽中介板10作為一轉接板而電性連接至該封裝基板18上。
惟，前述習知半導體封裝件1之製法中，習知半導體晶片11係以該些微凸塊13覆晶結合至該矽中介板10上，因該些微凸塊13之尺寸極小，因而會產生結合問題(Joint Issue)。
再者，於製作該矽中介板10時，該導電矽穿孔100之製程係需於該矽基板10’上挖孔及金屬填孔，致使該導電矽穿孔100之整體製程占整個該矽中介板10之製作成本達約40~50%(以12吋晶圓為例，不含人工成本)，以致於最終產品之成本及價格難以降低。
又，該矽中介板10之製作技術難度高，致使該半導體封裝件1之生產量相對降低，且製作良率降低。
另外，由於該底膠12、封裝膠體16與該矽中介板10 的熱膨脹係數差異甚大，因而會使整體結構產生翹曲現象。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，係包括：承載體；包覆層，係設於該承載體上；複數半導體元件，係嵌埋於該包覆層中並外露於該包覆層；以及線路重佈結構，係設於該包覆層與該些半導體元件上，且該線路重佈結構電性連接該半導體元件。
本發明亦提供一種半導體封裝件之製法，係包括：提供一承載體；形成包覆層於該承載體上，且該包覆層形成有開口以外露該承載體之表面；置放半導體元件於該開口中；以及形成線路重佈結構於該包覆層與該半導體元件上，且該線路重佈結構電性連接該半導體元件。
前述之製法中，復包括形成保護層於該線路重佈結構上。又包括形成該保護層之後，移除該承載體。
前述之製法中，進行切單製程。
前述之半導體封裝件及其製法中，該承載體係為含矽板體。
前述之半導體封裝件及其製法中，該包覆層係接觸該半導體元件之側面。
前述之半導體封裝件及其製法中，該半導體元件具有相對之作用面與非作用面，該非作用面係結合至該承載體之表面上。
前述之半導體封裝件及其製法中，該線路重佈結構電性連接該半導體元件。
另外，前述之半導體封裝件及其製法中，復包括形成複數導電元件於該線路重佈結構上，且該線路重佈結構電性連接該導電元件。又包括形成保護層於該線路重佈結構上，以包覆該些導電元件。
由上可知，本發明之半導體封裝件及其製法，因無需以覆晶方式將該半導體元件設於該承載體上，故無需使用習知微凸塊，因而能避免結合問題。
再者，因該承載體無需製作導電矽穿孔，故相較於習知技術，不僅能大幅降低該半導體封裝件之製作成本，且能簡化製程，使該半導體封裝件之生產量提高及提高製作良率。
另外，本發明之製法無需使用習知底膠，故能控制該包覆層與該承載體之間的熱應力，使整體結構不會發生翹曲。
1,2‧‧‧半導體封裝件
10‧‧‧矽中介板
10’‧‧‧矽基板
100‧‧‧導電矽穿孔
100a‧‧‧穿孔
100b‧‧‧絕緣材
11‧‧‧半導體晶片
110,220‧‧‧電極墊
12‧‧‧底膠
13‧‧‧微凸塊
15,23‧‧‧線路重佈結構
16‧‧‧封裝膠體
17,24‧‧‧導電元件
18‧‧‧封裝基板
180‧‧‧銲墊
20‧‧‧承載體
20a‧‧‧表面
21‧‧‧包覆層
210‧‧‧開口
210a‧‧‧壁面
22‧‧‧半導體元件
22a‧‧‧作用面
22b‧‧‧非作用面
22c‧‧‧側面
230‧‧‧介電層
231‧‧‧線路層
232‧‧‧電性接觸墊
25‧‧‧保護層
3‧‧‧封裝單元
D‧‧‧容積
R‧‧‧體積
S‧‧‧切割路徑
t‧‧‧間距
第1A至1C圖係為習知半導體封裝件之製法之剖面示意圖；第2A至2E圖係為本發明之半導體封裝件之製法之剖面示意圖；其中，第2C’圖係為第2C圖之前置作業之局部放大圖；以及第2F至2H圖係為接續第2E圖之後續製程之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2E圖係為本發明之半導體封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一承載體20，且該承載體20係為含矽板體，例如，矽晶圓或玻璃基板。
於本實施例中，該承載體20係為裸矽晶圓(bare Si wafer)，且其尺寸為12吋晶圓，而其厚度為500至780mm(或20至31mils)。
如第2B圖所示，形成一包覆層21於該承載體20之表面20a上，且該包覆層21形成有複數開口210以外露該承載體20之表面20a。
於本實施例中，該包覆層21係為B階段(B-Stage)樹脂薄膜，其厚度依據後續所述之半導體元件22之厚度變動。
再者，係以機械鑽孔或蝕刻方式形成該些開口210，且該些開口210之容積D略大於後續所述之半導體元件22之體積R，而該開口210之公差(tolerance，如第2C’圖所示之間距t)係依據置晶機台之放置能力而定，約50至500微米(um)。
如第2C圖所示，利用置晶機台(圖略)置放複數半導體元件22於各該開口210中。
於本實施例中，該半導體元件22係為晶片，其具有相對之作用面22a與非作用面22b，該作用面22a具有複數電極墊220，且該非作用面22b係結合至該開口210中之該承載體20之表面20a上。
再者，該包覆層21係接觸該半導體元件22之側面22c。具體地，如第2C’圖所示，該B階段薄膜經由高溫烘烤而重新成型，使該開口210之壁面210a與該半導體元件22之側面22c間的間距t填滿，進而硬化。
如第2D圖所示，進行線路重佈層(Redistribution layer,RDL)製程，即形成一線路重佈結構23於該包覆層21與該半導體元件22之作用面22a上。
於本實施例中，該線路重佈結構23具有複數介電層230與設於該介電層230上之線路層231，且最外層之線路層231係具有複數電性接觸墊232。
再者，該線路層231係電性連接該半導體元件22之電極墊220。
又，由於該承載體20係為含矽之材質，使其與該半導體元件22之間的熱膨脹係數相似，故可避免該承載體20於部分製作過程中因升溫降溫而發生翹曲(warpage)的現象，因而能避免該線路層231之盲孔與該電極墊220間之對位不準確，或因翹曲度過大而造成該半導體元件22破裂之問題發生。
另外，本發明之製法無需使用習知底膠，故能控制該包覆層21與該承載體20之間的熱應力，使整體結構不會發生翹曲。
如第2E圖所示，形成複數如銲球之導電元件24於該線路重佈結構23之電性接觸墊232上，以製成半導體封裝件2，且該些導電元件24係用以接至其它半導體元件(圖略)或封裝基板(圖略)上。
於本實施例中，該線路重佈結構23之電性接觸墊232係電性連接該導電元件24。
本發明之製法中，因無需以覆晶方式將該半導體元件22設於該承載體20上，故無需使用習知微凸塊(u-bump)，因而能避免結合問題(Joint Issue)，以達到良率改善(Yield Improvement)之目的。
再者，因該承載體20無需製作導電矽穿孔，故不僅能大幅降低該半導體封裝件2之製作成本，且能簡化製程，使該半導體封裝件2之生產量提高及提高製作良率。
又，該半導體元件22無需經由該承載體20做訊號轉接傳輸，故相較於習知技術，該半導體元件22之傳輸速度更快。
另外，本發明利用該承載體20承載該些半導體元件22，故於後續製程中皆由該承載體20做承載，而該些半導體元件22不需轉載至其它承載結構，因而有利於節省成本與便利性。
於後續製程中，如第2F圖所示，形成一保護層25於該線路重佈結構23上，以包覆該些導電元件24。於本實施例中，該保護層25係為絕緣材質。
如第2G圖所示，移除該承載體20。於本實施例中，係以研磨方式移除該承載體20，但亦可以蝕刻或剝離等方式移除該承載體20。
如第2H圖所示，沿如第2G圖所示之切割路徑S進行切單製程。
於本實施例中，該切單製程係使用具有紅外光譜術(infrared spectroscopy,IR)電荷耦合元件(Charge-coupled Device,CCD)功能的機台進行切割，以得到每顆具有複數半導體元件22之封裝單元3。
本發明之製法，因無習知矽中介板之設計，故相較於習知具矽中介板之封裝件，本發明能使最終產品之整體厚度較薄。
本發明係提供一種半導體封裝件2，係包括：一承載體20、設於該承載體20上之一包覆層21、嵌埋於該包覆 層21中並外露於該包覆層21之複數半導體元件22、以及設於該包覆層21與該些半導體元件22上之線路重佈結構23。
所述之承載體20係為含矽板體。
所述之包覆層21係接觸該半導體元件22之側面22c。
所述之半導體元件22係具有相對之作用面22a與非作用面22b，該非作用面22b係結合至該承載體20之表面20a上。
所述之線路重佈結構23係電性連接該半導體元件22。
於一實施例中，所述之半導體封裝件2復包括形成於該線路重佈結構23上之複數導電元件24，且該線路重佈結構23電性連接該些導電元件24。
綜上所述，本發明之半導體封裝件及其製法，係藉由無需以覆晶方式將該半導體元件設於該承載體上，故能避免結合問題，以達到良率改善之目的。
再者，因該承載體無需製作導電矽穿孔，故不僅能大幅降低該半導體封裝件之製作成本，且能簡化製程，使該半導體封裝件之生產量提高及提高製作良率。
又，該半導體元件無需經由該承載體做訊號轉接傳輸，故該半導體元件之傳輸速度更快。
另外，本發明之製法無需使用習知底膠，故能控制該包覆層與該承載體之間的熱應力，使整體結構不會發生翹曲。
上述實施例係用以例示性說明本發明之原理及其功 效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體封裝件
20‧‧‧承載體
21‧‧‧包覆層
22‧‧‧半導體元件
23‧‧‧線路重佈結構
232‧‧‧電性接觸墊
24‧‧‧導電元件

Claims (11)

  1. 一種半導體封裝件之製法，係包括：形成包覆層於一承載體上，且該包覆層形成有開口以外露該承載體之表面；置放半導體元件於該開口中；以及形成線路重佈結構於該包覆層與該半導體元件上，且該線路重佈結構電性連接該半導體元件。
  2. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該承載體係為含矽板體。
  3. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該包覆層係接觸該半導體元件之側面。
  4. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該半導體元件具有相對之作用面與非作用面，該非作用面係結合至該開口中之該承載體之表面上。
  5. 如申請專利範圍第1項所述之半導體封裝件之製法，復包括形成保護層於該線路重佈結構上。
  6. 如申請專利範圍第5項所述之半導體封裝件之製法，復包括形成該保護層之後，移除該承載體。
  7. 如申請專利範圍第1項所述之半導體封裝件之製法，復包括形成複數導電元件於該線路重佈結構上，且該線路重佈結構電性連接該導電元件。
  8. 如申請專利範圍第7項所述之半導體封裝件之製法，復包括形成保護層於該線路重佈結構上，以包覆該些導電元件。
  9. 如申請專利範圍第8項所述之半導體封裝件之製法，復包括形成該保護層之後，移除該承載體。
  10. 如申請專利範圍第6或9項所述之半導體封裝件之製法，復包括移除該承載體之後，進行切單製程。
  11. 如申請專利範圍第1項所述之半導體封裝件之製法，復包括形成該線路重佈結構之後，進行切單製程。
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