TW201826414A - 電子封裝件之製法 - Google Patents

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Abstract

一種電子封裝件之製法，係先於第一線路結構上側形成導電柱及結合第一電子元件，再以絕緣層包覆該些導電柱與該第一電子元件，之後形成第二線路結構於該第一線路結構下側，並設置第二電子元件於該第二線路結構上，且形成封裝層以包覆該第二電子元件，最後移除部分該絕緣層，以外露該導電柱之部分表面，俾藉由該導電柱與絕緣層取代習知矽中介板，以節省製程成本。

Description

電子封裝件之製法
本發明係有關一種半導體製程，尤指一種半導體封裝結構之製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢，其中應用於晶片封裝領域之技術包含有：晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組，或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
第1圖係為習知3D IC晶片堆疊之半導體封裝件1之剖面示意圖，其包含有一矽中介板(Through Silicon interposer，簡稱TSI)10，該矽中介板10具有相對之置晶側10a與轉接側10b、及連通該置晶側10a與轉接側10b之複數導電矽穿孔(Through-silicon via，簡稱TSV)100，且該轉接側10b上具有複數線路重佈層(Redistribution layer，簡稱RDL)101，以將間距較小之半導體晶片19之電極墊190係藉由複數銲錫凸塊102電性結合至該置晶側 10a上，再以底膠192包覆該些銲錫凸塊102，且形成封裝膠體18於該矽中介板10上，以覆蓋該半導體晶片19，另於該線路重佈層101上藉由複數如凸塊之導電元件103電性結合間距較大之封裝基板17之銲墊170，並以底膠172包覆該些導電元件103。
再者，製作該半導體封裝件1時，係先將該半導體晶片19置放於該矽中介板10上，再將該矽中介板10以該些導電元件103接置於該封裝基板17上，之後形成該封裝膠體18。
此外，於後續應用該半導體封裝件1之組裝製程時，該半導體封裝件1係藉由該封裝基板17下側結合至一電路板(圖略)上，以利用該些導電矽穿孔100作為該半導體晶片19與該電路板之間訊號傳遞的介質。
惟，習知半導體封裝件1之製法中，使用該矽中介板10作為該半導體晶片19與該封裝基板17之間訊號傳遞的介質，因需具備一定深寬比之控制(即該導電矽穿孔100之深寬比為100um/10um)，才能製作出適用的矽中介板10，因而往往需耗費大量製程時間及化學藥劑之成本，進而提高製程難度及製作成本。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件之製法，係包括：提供一具有相對之第一側及第 二側之第一線路結構，且該第一線路結構包含有第一線路層；形成複數導電柱於該第一線路結構之第一側上，且於該第一線路結構之第一側上結合第一電子元件，其中，該導電柱與該第一電子元件電性連接該第一線路層；形成絕緣層於該第一線路結構之第一側上，以令該絕緣層包覆該導電柱與該第一電子元件；形成第二線路結構於該第一線路結構之第二側上，且該第二線路結構包含有電性連接該第一線路層之第二線路層；設置第二電子元件於該第二線路結構上，且令該電子元件電性連接該第二線路層；形成封裝層於該第二線路結構上，以包覆該第二電子元件；以及移除部分該絕緣層，以外露該導電柱之部分表面。
前述之電子封裝件之製法中，該導電柱之材質係為銲錫材料或金屬材料。
前述之電子封裝件之製法中，該第一電子元件之部分表面係外露於該絕緣層。
前述之電子封裝件之製法中，復包括移除部分該封裝層，以令該第二電子元件之部分表面係外露於該封裝層。
前述之電子封裝件之製法中，該封裝層之材質與該絕緣層之材質係為相同或不相同。
前述之電子封裝件之製法中，復包括形成導電元件於外露出該絕緣層之該導電柱之部分表面上。
由上可知，本發明之電子封裝件之製法，主要藉由於該第一線路結構上形成該些導電柱，且以絕緣層包覆該些導電柱，因而不需形成如習知之矽穿孔，故能依深寬比需 求製作各種尺寸之導電柱，使終端產品達到輕、薄、短、小之需求，且能提高產量並節省化學藥劑費用支出。
再者，本發明之製法係以該絕緣層取代習知矽中介板，並利用該些導電柱作為該第二電子元件與電路板之間訊號傳遞的介質，故相較於習知技術，本發明之製法無需製作TSV，因而大幅降低製程難度及製作成本。
另外，藉由直接將高I/O功能之第二電子元件接置於該第二線路結構上，因而不需使用一含核心層之封裝基板及一具TSV之矽中介板，故可減少該電子封裝件之厚度。
1‧‧‧半導體封裝件
10‧‧‧矽中介板
10a‧‧‧置晶側
10b‧‧‧轉接側
100‧‧‧導電矽穿孔
101‧‧‧線路重佈層
102,230,250‧‧‧銲錫凸塊
103,28‧‧‧導電元件
17‧‧‧封裝基板
170‧‧‧銲墊
172,192‧‧‧底膠
18‧‧‧封裝膠體
19‧‧‧半導體晶片
190‧‧‧電極墊
2‧‧‧電子封裝件
20‧‧‧承載件
200‧‧‧分隔層
21‧‧‧第一線路結構
21a‧‧‧第一側
21b‧‧‧第二側
210‧‧‧第一介電層
211‧‧‧第一線路層
212‧‧‧凸塊底下金屬層
22‧‧‧第二線路結構
220‧‧‧第二介電層
221‧‧‧第二線路層
222‧‧‧金屬層
23‧‧‧第一電子元件
24‧‧‧封裝層
25‧‧‧第二電子元件
26,36‧‧‧導電柱
27‧‧‧絕緣層
9‧‧‧電路板
第1圖係為習知半導體封裝件之剖面示意圖；第2A至2F圖係為本發明之電子封裝件之製法的剖面示意圖；第2G圖係為本發明之電子封裝件後續應用之剖面示意圖；以及第3圖係為本發明之電子封裝件之另一實施例的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定 條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之電子封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一具有一分隔層200之承載件20，再形成一第一線路結構21於該承載件20之分隔層200上。接著，形成複數導電柱26及結合第一電子元件23於該第一線路結構21上，其中，該第一電子元件23藉由複數銲錫凸塊230電性結合至該第一線路結構21上。
於本實施例中，該承載件20係為半導體板體，例如虛設矽晶圓(dummy Si wafer)、玻璃或高分子板材，且該分隔層200係例如熱化二氧化矽層(thermal SiO2 layer)或黏著層(較佳為有機黏著層)。
再者，該第一線路結構21可利用線路重佈層(Redistribution layer，簡稱RDL)製程形成，且該第一線路結構21係具有相對之第一側21a與第二側21b，並以該第二側21b結合於該分隔層200上。具體地，該第一線路結構21係具有至少一第一介電層210以及形成於該第一介 電層210中之至少一第一線路層211，另該第一線路層211上可形成有凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)212，以結合該些導電柱26及銲錫凸塊230。
又，係以圖案化方式(如電鍍金屬、沉積金屬或蝕刻金屬等)形成該導電柱26，以於該第一線路結構21之第一側21a上形成如銅柱之金屬柱，並使該些導電柱26電性連接該第一線路層211。
另外，該第一電子元件23係為主動元件、被動元件或其組合者，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。具體地，該第一電子元件23係以覆晶方式電性連接該第一線路層211，例如，該第一電子元件23藉由複數銲錫凸塊230電性結合至該第一線路層211上；應可理解地，該第一電子元件23亦可以打線方式電性連接該第一線路層211。
如第2B圖所示，形成一絕緣層27於該第一線路結構21之第一側21a上，以包覆該些導電柱26與該第一電子元件23。
於本實施例中，形成該絕緣層27之材質係為係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材。
如第2C圖所示，移除該承載件20，且使該分隔層200保留於該第一線路結構21上。接著，形成一第二線路結構22於該第一線路結構21之第二側21b之分隔層200上。
於本實施例中，當該承載件20係為矽晶圓材質時，先 研磨移除該承載件20之大部分材質，再利用蝕刻方式清除剩餘該承載件20之材質，以保留該分隔層200，其中該分隔層200係作為蝕刻停止層。當該承載件20係為玻璃材質時，係以加熱方式或照光方式(如UV光)，使該分隔層200失去部分黏性，以移除該承載件20而保留該分隔層200，其中，該分隔層200係作為黏著層使用。
再者，該第二線路結構22可利用線路重佈層(RDL)製程形成，且該第二線路結構22係具有複數第二介電層220、形成於該第二介電層220中與該分隔層200中之第二線路層221以及形成於最外側之該第二介電層220上的金屬層222，以令該第二線路層221電性連接該第一線路層211，且令該金屬層222電性連接該第二線路層221。
於本實施例中，該金屬層222係例如以電鍍方式製作，且該金屬層222係為圖案化線路層，其包含電性接觸墊(pad)與導電跡線(trace)。然而，有關線路製程之方式繁多，如RDL製程，故於此不再贅述。
如第2D圖所示，設置複數第二電子元件25於該第二線路結構22上。接著，形成一封裝層24於該第二線路結構22上，以包覆該些第二電子元件25。
於本實施例中，該第二電子元件25係為主動元件、被動元件或其組合者，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
再者，該第二電子元件25係以覆晶方式電性連接該第二線路層221。例如，該第二電子元件25藉由複數銲錫凸 塊250電性結合至該金屬層222上。應可理解地，該第二電子元件25亦可以打線方式電性連接該金屬層222。
又，形成該封裝層24之材質係為聚醯亞胺(PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材，且該封裝層24與該絕緣層27之材質可為相同或不相同。
如第2E圖所示，移除部分該絕緣層27，以外露該導電柱26之部分表面。
於本實施例中，於該絕緣層27上進行整平製程，如研磨方式，使該導電柱26之部分表面(端部)外露(齊平)該絕緣層27之表面。於其它實施例中，亦可於該絕緣層27上進行開孔製程，使該導電柱26之部分表面外露於該絕緣層27之開孔。應可理解地，於移除部分該絕緣層27後，該第一電子元件23亦可外露於該絕緣層27(如第3圖所示)。
再者，亦可於該封裝層24上進行整平製程或開孔製程，使該第二電子元件25之部分表面外露於該封裝層24之表面。
如第2F圖所示，形成複數導電元件28於外露出該絕緣層27之該導電柱26之部分表面上，以製得電子封裝件2。
於本實施例中，該導電元件28係為銲球、金屬凸塊或金屬針等。
再者，該電子封裝件2可藉由該些導電元件28直接電性連接至一電路板9(如第2G圖所示)，而無需再藉由額外之矽中介板，故可降低製作成本，且可降低終端產品之 整體厚度。
或者，於其它實施例中，該些導電柱36可為銲錫材料，如第3圖所示之銲球，以令該些導電柱36藉由該導電元件28結合於至該電路板9上、或令該些導電柱36直接電性連接至該電路板9。
綜上所述，本發明之電子封裝件之製法中係藉由於該第一線路結構21上形成該導電柱26,36，且以絕緣層27包覆該些導電柱26,36，故能依深寬比需求製作各種尺寸(如深寬比小)之導電柱26,36，使終端產品達到輕、薄、短、小之需求，且能提高產量(Throughput)並節省化學藥劑費用支出。
再者，本發明之電子封裝件之製法係以該絕緣層27取代習知矽中介板，並利用該些導電柱26,36作為該電路板9與該第二電子元件25之間訊號傳遞的介質，故相較於習知技術，本發明之製法無需製作TSV，因而大幅降低製程難度及製作成本。
另外，本發明之電子封裝件之製法係直接將高I/O功能之第二電子元件25接置於該第二線路結構22上，因而不需使用一含核心層之封裝基板及一具有TSV之矽中介板，故可減少該電子封裝件2之厚度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範 圍所列。

Claims (10)

  1. 一種電子封裝件之製法，係包括：提供一具有相對之第一側及第二側之第一線路結構，其中，該第一線路結構包含有第一線路層；形成複數導電柱於該第一線路結構之第一側上，且於該第一線路結構之第一側上結合第一電子元件，其中，該導電柱與該第一電子元件係電性連接該第一線路層；形成絕緣層於該第一線路結構之第一側上，以令該絕緣層包覆該導電柱與該第一電子元件；形成第二線路結構於該第一線路結構之第二側上，其中，該第二線路結構包含有電性連接該第一線路層之第二線路層；設置第二電子元件於該第二線路結構上，且令該第二電子元件電性連接該第二線路層；形成封裝層於該第二線路結構上，以包覆該第二電子元件；以及移除部分該絕緣層，以外露該導電柱之部分表面。
  2. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該導電柱之材質係為銲錫材料或金屬材料。
  3. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該第一電子元件之部分表面係外露於該絕緣層。
  4. 如申請專利範圍第1項所述之電子封裝件之製法，復包括移除部分該封裝層，以令該第二電子元件之部分表面 外露於該封裝層。
  5. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該封裝層之材質與該絕緣層之材質係為相同。
  6. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該封裝層之材質與該絕緣層之材質係為不相同。
  7. 如申請專利範圍第1項所述之電子封裝件之製法，復包括形成導電元件於外露出該封裝層之該導電柱之部分表面上。
  8. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該第一線路結構係以其第二側設於一承載件上。
  9. 如申請專利範圍第8項所述之電子封裝件之製法，其中，於形成該絕緣層於該第一線路結構之第一側上後，移除該承載件。
  10. 如申請專利範圍第1項所述之電子封裝件之製法，復包括於該第一線路層上形成凸塊底下金屬層，以結合該導電柱。
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