TW201640590A - 電子封裝件及其製法 - Google Patents

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陳賢文
陳仕卿
馬光華
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矽品精密工業股份有限公司
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Abstract

一種電子封裝件，係包括：具有相對之第一側與第二側之線路結構、設於該第一側上的電子元件、設於該第一側上以包覆該電子元件的封裝膠體、形成於部分該第二側上的介電層、以及設於該介電層與該線路結構上之金屬結構，其中，該金屬結構係包含第一金屬層與第二金屬層，該金屬結構藉其第一金屬層結合至該線路結構上，且該第二金屬層係形成於該第一金屬層與該介電層上，以藉由該線路結構取代習知矽板體，故無需製作習知導電矽穿孔，因而大幅降低製程難度及製作成本。本發明復提供該電子封裝件之製法。

Description

電子封裝件及其製法
本發明係有關一種封裝製程，尤指一種節省製作成本之之電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域之技術，例如晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組、或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
第1A至1F圖係為習知3D晶片堆疊之半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，提供一具有相對之轉接側10b與置晶側10a之矽板體10，且該矽板體10之置晶側10a上形成有複數穿孔100。
如第1B圖所示，將絕緣材102與導電材(如銅材)填入該些穿孔100中以形成導電矽穿孔(Through-silicon via，簡稱TSV)101。接著，於該置晶側10a上形成一電性連接該導電矽穿孔101之線路重佈層(Redistribution layer，簡稱RDL)。
具體地，該RDL之製法，係包括形成一介電層11於該置晶側10a上，再形成一線路層12於該介電層11上，且該線路層12形成有複數位於該介電層11中並電性連接該導電矽穿孔101之導電盲孔120，之後形成一防銲層13於該介電層11與該線路層12上，且該防銲層13外露部分該線路層12。
另外，可結合複數銲錫凸塊14於該線路層12之外露表面上。
如第1C圖所示，以機械研磨方式配合化學機械研磨(Chemical-Mechanical Polishing，簡稱CMP)方式研磨該轉接側10b之部分材質，使該些導電矽穿孔101之端面外露於該轉接側10b’。
如第1D圖所示，形成另一防銲層15於該轉接側10b’上，且該防銲層15外露該些導電矽穿孔101之端面，再結合複數導電元件16於該些導電矽穿孔101之端面上，且該導電元件16電性連接該導電矽穿孔101，其中，該導電元件16係含有銲錫材料或銅凸塊，且可選擇性含有凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)160。
如第1E圖所示，沿如第1D圖所示之切割路徑S進行切單製程，以獲取複數個矽中介板(Through Silicon interposer，簡稱TSI)1a，再將該矽中介板1a以其導電元 件16設於一封裝基板19上，使該封裝基板19電性連接該些導電矽穿孔101。具體地，該封裝基板19係以間距較大之電性接觸墊190結合該些導電元件16，使該些導電元件16電性連接該些導電矽穿孔101，再以底膠191包覆該些導電元件16。
如第1F圖所示，將具有間距較小之電極墊的複數半導體晶片17設置於該些銲錫凸塊14上，使該半導體晶片17電性連接該線路層12。具體地，該半導體晶片17係以覆晶方式結合該些銲錫凸塊14，再以底膠171包覆該些銲錫凸塊14。
接著，形成封裝材18於該封裝基板19上，以令該封裝材18包覆該半導體晶片17與該矽中介板1a。
最後，形成複數銲球192於該封裝基板19之下側，以供接置於一如電路板之電子裝置(圖略)上。
惟，習知半導體封裝件1之製法中，使用矽中介板1a作為半導體晶片17與封裝基板19之間訊號傳遞的介質，因需具備一定深寬比之控制(即該導電矽穿孔101之深寬比為100um/10um)，才能製作出適用的矽中介板1a，因而往往需耗費大量製程時間及化學藥劑之成本，導致製作成本難以降低。
再者，於進行CMP製程時，該導電矽穿孔101之銅離子會滲入該矽板體10中，但由於該矽板體10為半導體材，所以各該導電矽穿孔101之間會產生橋接或漏電等問題。
又，習知電子封裝件1因具有矽中介板1a而使整體厚 度增加，故不利於薄型化之需求。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：線路結構，係具有相對之第一側與第二側；至少一電子元件，係設於該線路結構之第一側上；封裝膠體，係設於該線路結構之第一側上，以包覆該電子元件；介電層，係形成於該線路結構之第二側上，且該介電層外露部分該線路結構之第二側；以及金屬結構，係設於該介電層與該線路結構外露之部分第二側上，並包含第一金屬層與第二金屬層，其中，該金屬結構藉其第一金屬層結合至該線路結構上，且該第二金屬層係形成於該第一金屬層與該介電層上。
本發明復提供一種電子封裝件之製法，係包括：提供一具有相對之第一側與第二側的線路結構；結合至少一電子元件於該線路結構之第一側上；形成封裝膠體於該線路結構之第一側上，以包覆該電子元件；形成介電層於該線路結構之第二側上，其中，部分該線路結構之第二側係外露於該介電層；以及形成金屬結構於該介電層與該線路結構外露之部分第二側上，其中，該金屬結構係包含第一金屬層與第二金屬層，供該金屬結構藉其第一金屬層結合至該線路結構上，且該第二金屬層係形成於該第一金屬層與該介電層上。
前述之製法中，該介電層形成有複數外露部分該線路結構之開孔，且形成該金屬結構之方式係先濺鍍該第一金屬層於該開孔之底面上，再濺鍍該第二金屬層於該第一金屬層、該開孔之側壁面與該介電層上。
前述之電子封裝件及其製法中，該線路結構係包含相疊之複數絕緣層與複數線路層，且該電子元件電性連接該線路層。例如，該線路結構之製程係為雙鑲崁結構且一次成型。
前述之電子封裝件及其製法中，該線路結構之第二側具有複數外露於該介電層之電性接觸墊，且該第一金屬層形成於該些電性接觸墊上。
前述之電子封裝件及其製法中，該封裝膠體外露該電子元件之部分表面。
前述之電子封裝件及其製法中，該介電層係為聚苯噁唑或光阻材所形成者。
前述之電子封裝件及製法中，該第一金屬層係為鈦層，且該第二金屬層係為銅層。
前述之電子封裝件及製法中，復包括設置基板於該封裝膠體上。
前述之電子封裝件及製法中，復包括形成至少一導電通孔於該封裝膠體中，其中，該導電通孔係電性連接該線路結構。又包括設置基板於該封裝膠體上，其中，該基板係電性連接該導電通孔。
另外，前述之電子封裝件及製法中，復包括設於該金 屬結構上之複數導電元件。
由上可知，本發明之電子封裝件及其製法，主要藉由線路結構取代習知矽板體，並利用線路結構作為電子元件與封裝基板之間訊號傳遞的介質，故無需製作習知導電矽穿孔，因而大幅降低製程難度及製作成本，且能避免習知各該導電矽穿孔間所產生橋接或漏電等之問題。
再者，本發明因沒有使用矽中介板，故能降低整體封裝件之厚度，以利於薄型化之需求。
1‧‧‧電子封裝件
1a‧‧‧矽中介板
10‧‧‧矽板體
10a‧‧‧置晶側
10b,10b’‧‧‧轉接側
100‧‧‧穿孔
101‧‧‧導電矽穿孔
102‧‧‧絕緣材
11‧‧‧介電層
12‧‧‧線路層
120‧‧‧導電盲孔
13,15‧‧‧防銲層
14‧‧‧銲錫凸塊
16,29‧‧‧導電元件
160‧‧‧凸塊底下金屬層
17‧‧‧半導體晶片
171,191,23‧‧‧底膠
18‧‧‧封裝材
19‧‧‧封裝基板
190‧‧‧電性接觸墊
192‧‧‧銲球
2‧‧‧電子封裝件
20‧‧‧承載件
200,250‧‧‧離形層
21‧‧‧線路結構
21a‧‧‧第一側
21b‧‧‧第二側
210‧‧‧絕緣層
211‧‧‧線路層
212‧‧‧電性接觸墊
22‧‧‧電子元件
22a‧‧‧作用面
22b‧‧‧非作用面
221‧‧‧導電凸塊
24‧‧‧封裝膠體
25,35‧‧‧基板
26‧‧‧佈線層
27‧‧‧介電層
270‧‧‧開孔
28‧‧‧金屬結構
280‧‧‧第一金屬層
281‧‧‧第二金屬層
340‧‧‧導電通孔
S‧‧‧切割路徑
第1A至1F圖係為習知電子封裝件之製法之剖面示意圖；第2A至2G圖係為本發明之電子封裝件之製法之剖面示意圖；其中，第2F’圖係為第2F圖之局部放大圖；以及第3A至3B圖係為本發明之電子封裝件之製法之另一實施例之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功 效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2G圖係為本發明之電子封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一形成有線路結構21之承載件20，再結合複數電子元件22於該線路結構21上，且於該線路結構21與該電子元件22之間形成有底膠23。
於本實施例中，該承載件20係為高分子有機物、玻璃、金屬或半導體板材(如矽板)。
再者，該電子元件22係為為主動元件、被動元件或其二者之組合者，該主動元件例如為半導體晶片，而該被動元件係例如電阻、電容及電感。於此該電子元件22係為主動元件，且其具有相對之作用面22a與非作用面22b。
又，該線路結構21係包含相疊之複數絕緣層210與複數線路層211，並具有相對之第一側21a與第二側21b，使該些電子元件22之作用面22a藉由複數導電凸塊221覆晶結合於該線路結構21之第一側21a之線路層211上，而該底膠23係包覆該些導電凸塊221，且該線路結構21之第二側21b係具有複數電性接觸墊212並結合至該承載件20上。
例如，該線路結構21之製程可為雙鑲崁(Dual Damascene)結構且一次成型。具體地，先形成氧化層與氮化層以作為絕緣層210，再蝕刻氧化層與氮化層以形成盲孔，接著以化學沉積、濺鍍或電鍍等方式形成鈦層或銅層以作為導電層，之後電鍍銅層以形成線路層211，最後移除多餘之導電層。
另外，該承載件20與該線路結構21之第二側21b之間可設有一離形層200。例如，該離形層200可利用加熱而移除；或者，當該承載件20為玻璃板(或可透光材質)時，該離形層200可利用雷射光照射而移除。
如第2B圖所示，進行模壓製程，即形成一封裝膠體24於該線路結構21之第一側21a上以包覆各該電子元件22與該底膠23。
於本實施例中，進一步移除該封裝膠體24之頂部材質，以外露該些電子元件22之非作用面22b，俾供散熱。
如第2C圖所示，形成一基板25於該封裝膠體24與該些電子元件22之非作用面22b上。
於本實施例中，該基板25可為高分子有機物、玻璃、金屬或半導體板材(如矽板)。
再者，該基板25與該封裝膠體24之間可設有一離形層250。例如，該離形層250可利用加熱而移除；或者，當該基板25為玻璃板(或可透光材質)時，該離形層250可利用雷射光照射而移除。
如第2D圖所示，移除該承載件20，以外露該線路結 構21之第二側21b。
如第2E圖所示，形成一介電層27於該線路結構21之第二側21b上，且該介電層27形成有複數開孔270，令該線路結構21之電性接觸墊212外露於各該開孔270。
於本實施例中，該介電層27可為如聚苯噁唑(polybenzoxazole，簡稱PBO)或光阻材。
如第2F圖所示，形成一金屬結構28於該介電層27與該些電性接觸墊212上。
於本實施例中，該金屬結構28係包含第一金屬層280與第二金屬層281，如第2F’圖所示。具體地，該第一金屬層280係為鈦層(以作為金屬黏著層)且形成於該電性接觸墊212上，該第二金屬層281係為銅層(以作為電鍍用之導電層)且形成於該第一金屬層280與該介電層27上。
例如，先濺鍍鈦層(該第一金屬層280)於該開孔270之底面，但未形成於該開孔270之側壁面上。接著，濺鍍銅層(該第二金屬層281)於該鈦層、該開孔270之側壁面與該介電層27上。
如第2G圖所示，形成複數如銲錫材料之導電元件29於該開孔270中之金屬結構28(即該第二金屬層281)上，再蝕刻移除該金屬結構28未覆蓋有該導電元件29之處(即移除該介電層27上之第二金屬層281)，使剩餘之該金屬結構28作為凸塊底下金屬層(UBM)。之後，移除該基板25及離形層250。
於本實施例中，係以電鍍或印刷方式形成該導電元件 29，且該導電元件29電性連接該些電性接觸墊212。
於後續製程中，可進行切單製程，以獲得複數電子封裝件2，使該電子封裝件2可藉由該些導電元件28結合至一如電路板之電子裝置(圖略)上。
於另一方式中，可省略該金屬結構28之製程，即直接將銲錫材料填入該開孔270中，使該導電元件29接觸該電性接觸墊212。
本發明之製法中，係以該線路結構21取代習知矽板體，並利用線路層211作為電子元件22與封裝基板(圖略)之間訊號傳遞的介質，故無需製作習知導電矽穿孔，因而大幅降低製程難度及製作成本，且能避免習知各該導電矽穿孔間所產生橋接或漏電等之問題。
再者，本發明之電子封裝件2因沒有使用矽中介板，故能降低整體封裝件之厚度，以利於薄型化之需求。
第3A至3B圖係為本發明之電子封裝件3之製法之另一實施例的剖面示意圖。
如第3A圖所示，係於第2C圖之製程中，先於該封裝膠體24中形成至少一導電通孔340，且該導電通孔340電性連接該線路結構21之線路層211，並於該封裝膠體24上形成電性連接該導電通孔340之佈線層26。接著，設置該基板35於該封裝膠體24上，且該基板35係為線路板，以令該基板35電性連接該導電通孔240與該佈線層26，俾供於該基板35上堆疊如封裝結構、中介板、或晶片等之電子裝置(圖略)。
如第3B圖所示，接續第2D至2G圖所示之製程，但無需移除該基板35，以於切單製程後，獲得複數電子封裝件3。
本發明之製法中，藉由該導電通孔340之設計，使該基板35能電性連接至該線路結構21之線路層211，故該基板35可供堆疊其它電子裝置。
本發明係提供一種電子封裝件2,3，係包括：具有相對之第一側21a與第二側21b之一線路結構21、設於該線路結構21之第一側21a上的複數電子元件22、設於該線路結構21之第一側21a上以包覆該電子元件22的封裝膠體24、形成於該線路結構21之第二側21b上且外露部分該第二側21b的一介電層27、以及設於該介電層27與該線路結構21上之一金屬結構28。
所述之線路結構21係包含相疊之複數絕緣層210與複數線路層211，使該電子元件22電性連接該線路層211，該線路結構21之第二側21b係具有複數電性接觸墊212。
所述之電子元件22係具有相對之作用面22a與非作用面22b。
所述之介電層27係為聚苯噁唑或光阻材，且外露該些電性接觸墊212。
所述之金屬結構28係包含第一金屬層280與第二金屬層281，該第一金屬層280係形成於該線路結構21之第二側21b之電性接觸墊212上，且該第二金屬層281係形成於該第一金屬層280與該介電層27上。
於一實施例中，該封裝膠體24外露該電子元件22之非作用面22b。
於一實施例中，該第一金屬層280係為鈦層。
於一實施例中，該第二金屬層281係為銅層。
於一實施例中，所述之電子封裝件2,3復包括複數導電元件29，係設於該金屬結構28上。
於一實施例中，所述之電子封裝件2,3復包括設於該封裝膠體24上之基板25,35。
於一實施例中，所述之電子封裝件3復包括形成於該封裝膠體24中之至少一導電通孔340，且該導電通孔340電性連接該線路結構21。又包括設於該封裝膠體24上之基板35，且該基板35電性連接該導電通孔340。
綜上所述，本發明之電子封裝件及其製法，係藉由該線路結構取代習知矽板體，故無需製作習知導電矽穿孔，因而大幅降低製程難度及製作成本，且能避免習知各該導電矽穿孔間所產生橋接或漏電等之問題。
再者，本發明之電子封裝件因沒有使用矽中介板，故能降低整體封裝件之厚度，以利於薄型化之需求。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧電子封裝件
21‧‧‧線路結構
21a‧‧‧第一側
21b‧‧‧第二側
22‧‧‧電子元件
24‧‧‧封裝膠體
27‧‧‧介電層
270‧‧‧開孔
28‧‧‧金屬結構
29‧‧‧導電元件

Claims (24)

  1. 一種電子封裝件，係包括：線路結構，係具有相對之第一側與第二側；至少一電子元件，係設於該線路結構之第一側上；封裝膠體，係設於該線路結構之第一側上，以包覆該電子元件；介電層，係形成於該線路結構之第二側上，且該介電層外露部分該線路結構之第二側；以及金屬結構，係設於該介電層與該線路結構外露之部分第二側上，並包含第一金屬層與第二金屬層，其中，該金屬結構藉其第一金屬層結合至該線路結構上，且該第二金屬層係形成於該第一金屬層與該介電層上。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該線路結構係包含相疊之複數絕緣層與複數線路層，且該電子元件電性連接該線路層。
  3. 如申請專利範圍第1項所述之電子封裝件，其中，該線路結構之第二側係具有複數外露於該介電層之電性接觸墊，且該第一金屬層結合至該些電性接觸墊上。
  4. 如申請專利範圍第1項所述之電子封裝件，其中，該封裝膠體外露該電子元件之部分表面。
  5. 如申請專利範圍第1項所述之電子封裝件，其中，該介電層係為聚苯噁唑或光阻材所形成者。
  6. 如申請專利範圍第1項所述之電子封裝件，其中，該 第一金屬層係為鈦層。
  7. 如申請專利範圍第1項所述之電子封裝件，其中，該第二金屬層係為銅層。
  8. 如申請專利範圍第1項所述之電子封裝件，復包括設於該封裝膠體上之基板。
  9. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該封裝膠體中之至少一導電通孔，其中，該導電通孔係電性連接該線路結構。
  10. 如申請專利範圍第9項所述之電子封裝件，復包括設於該封裝膠體上之基板，其中，該基板係電性連接該導電通孔。
  11. 如申請專利範圍第1項所述之電子封裝件，復包括設於該金屬結構上之複數導電元件。
  12. 一種電子封裝件之製法，係包括：提供一具有相對之第一側與第二側的線路結構；結合至少一電子元件於該線路結構之第一側上；形成封裝膠體於該線路結構之第一側上，以包覆該電子元件；形成介電層於該線路結構之第二側上，其中，部分該線路結構之第二側係外露於該介電層；以及形成金屬結構於該介電層與該線路結構外露之部分第二側上，其中，該金屬結構係包含第一金屬層與第二金屬層，供該金屬結構藉其第一金屬層結合至該線路結構上，且該第二金屬層係形成於該第一金屬層 與該介電層上。
  13. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該線路結構係包含相疊之複數絕緣層與複數線路層，且該電子元件電性連接該線路層。
  14. 如申請專利範圍第13項所述之電子封裝件之製法，其中，該線路結構之製程係為雙鑲崁結構且一次成型。
  15. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該線路結構之第二側具有複數外露於該介電層之電性接觸墊，且該第一金屬層形成於該些電性接觸墊上。
  16. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該封裝膠體外露該電子元件之部分表面。
  17. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該介電層係為聚苯噁唑或光阻材所形成者。
  18. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該第一金屬層係為鈦層。
  19. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該第二金屬層係為銅層。
  20. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該介電層形成有複數外露部分該線路結構之開孔，且形成該金屬結構之方式係先濺鍍該第一金屬層於該開孔之底面上，再濺鍍該第二金屬層於該第一金屬層、該開孔之側壁面與該介電層上。
  21. 如申請專利範圍第12項所述之電子封裝件之製法，復 包括設置基板於該封裝膠體上。
  22. 如申請專利範圍第12項所述之電子封裝件之製法，復包括形成至少一導電通孔於該封裝膠體中，其中，該導電通孔係電性連接該線路結構。
  23. 如申請專利範圍第22項所述之電子封裝件之製法，復包括設置基板於該封裝膠體上，其中，該基板係電性連接該導電通孔。
  24. 如申請專利範圍第12項所述之電子封裝件之製法，復包括設於該金屬結構上之複數導電元件。
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