KR20080102022A - 회로기판의 제조방법, 반도체 패키지의 제조방법, 이에의해 제조된 회로기판 및 반도체 패키지 - Google Patents

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KR20080102022A
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resin
forming
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이택훈
안은철
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Abstract

회로기판의 제조방법, 반도체 패키지의 제조방법, 이에 의해 제조된 회로기판 및 반도체 패키지를 제공한다. 상기 회로기판의 제조방법의 경우, 먼저 필러를 함유하는 수지 기판의 상부면 상에 하부 배선 패턴을 형성한다. 상기 하부 배선 패턴 상에 제1 수지층을 형성한다. 상기 제1 수지층 상에 본딩 패드를 구비하는 상부 배선 패턴을 형성한다. 상기 본딩 패드를 노출시키는 상부 개구부를 구비하는 보호층을 형성한다. 상기 수지 기판 내에 상기 하부 배선의 일부를 노출시키는 기판 개구부를 형성한다.

Description

회로기판의 제조방법, 반도체 패키지의 제조방법, 이에 의해 제조된 회로기판 및 반도체 패키지{Methods of fabricating circuit board and semiconductor package, and circuit board and semiconductor package fabricated by the methods}
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 회로기판을 제조하는 방법을 나타낸 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도이다.
본 발명은 회로기판의 제조방법, 반도체 패키지의 제조방법, 이에 의해 제조된 회로기판 및 반도체 패키지에 관한 것으로, 보다 상세하게는 반도체 패키지 신뢰성을 향상시킬 수 있는 회로기판의 제조방법, 반도체 패키지의 제조방법, 이에 의해 제조된 회로기판 및 반도체 패키지에 관한 것이다.
반도체 패키지는 일반적으로 회로기판 상에 반도체 칩을 실장하고, 상기 반도체 칩 상에 상기 반도체 칩을 덮는 보호층을 형성함으로써 제조된다. 그러나, 상기 회로기판과 상기 반도체 칩 사이의 열팽창 계수Coefficient of Thermal Expansion; CTE)의 차이로 인해 열응력(thermal stress)이 발생하고, 이러한 열응력은 반도체 패키지의 신뢰성을 저하시키는 요인이 된다.
본 발명이 이루고자 하는 기술적 과제는 회로기판과 반도체 칩 사이의 열응력을 감소시킬 수 있는 회로기판의 제조방법, 반도체 패키지의 제조방법, 이에 의해 제조된 회로기판 및 반도체 패키지를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 실시예는 회로기판의 제조방법을 제공한다. 먼저, 필러(filler)를 함유하는 수지 기판의 상부면 상에 하부 배선 패턴을 형성한다. 상기 하부 배선 패턴 상에 제1 수지층을 형성한다. 상기 제1 수지층 상에 본딩 패드를 구비하는 상부 배선 패턴을 형성한다. 상기 본딩 패 드를 노출시키는 상부 개구부를 구비하는 보호층을 형성한다. 상기 수지 기판 내에 상기 하부 배선의 일부를 노출시키는 기판 개구부를 형성한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 실시예는 반도체 패키지의 제조방법을 제공한다. 먼저, 필러를 함유하는 수지 기판의 상부면 상에 하부 배선 패턴을 형성한다. 상기 하부 배선 패턴 상에 수지층을 형성한다. 상기 수지층 상에 본딩 패드를 구비하는 상부 배선 패턴을 형성한다. 상기 본딩 패드를 노출시키는 상부 개구부를 구비하는 보호층을 형성한다. 상기 수지 기판 내에 상기 하부 배선의 일부를 노출시키는 기판 개구부를 형성한다. 상기 보호층 상에 상기 본딩 패드와 전기적으로 연결된 상부 반도체 칩을 배치한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 실시예는 회로기판을 제공한다. 상기 회로기판은 필러를 함유하는 수지 기판의 상부면 상에 배치된 하부 배선 패턴을 구비한다. 상기 수지 기판은 상기 하부 배선 패턴의 하부면을 노출시키는 기판 개구부를 구비한다. 상기 하부 배선 패턴 상에 수지층이 배치된다. 상기 수지층 상에 본딩 패드를 구비하는 상부 배선 패턴이 배치된다. 상기 본딩 패드를 노출시키는 상부 개구부를 구비하는 보호층이 배치된다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는 필러를 함유하는 수지 기판의 상부면 상에 배치된 하부 배선 패턴을 구비한다. 상기 수지 기판은 상기 하부 배선 패턴의 하부면을 노출시키는 기판 개구부를 구비한다. 상기 하부 배선 패턴 상에 수지층이 배치된다. 상기 수지층 상에 본딩 패드를 구비하는 상부 배선 패턴이 배치된다. 상 기 본딩 패드를 노출시키는 상부 개구부를 구비하는 보호층이 배치된다. 상기 보호층 상에 상기 본딩 패드와 전기적으로 연결된 상부 반도체 칩이 배치된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 회로기판을 제조하는 방법을 나타낸 단면도들이다.
도 1a를 참조하면, 필러(filler)를 함유하는 수지 기판(10)을 제공한다. 상기 필러의 함량 또는 사이즈를 조절함으로써, 상기 수지 기판(10)의 열팽창 계수를 조절할 수 있다. 상기 필러는 실리카, 흑연, 알루미늄 또는 카본블랙일 수 있다. 상기 수지 기판(10)은 에폭시계 수지 기판일 수 있다. 상기 에폭시계 수지는 오르소-크레졸(ortho-cresol)형 에폭시 수지, 노볼락(novolac)형 에폭시 수지 또는 비스페놀(bisphenol)형 에폭시 수지일 수 있다.
상기 수지 기판(10)은 몰딩법을 사용하여 형성할 수 있다. 구체적으로, 상기 수지 기판(10)은 압축 몰딩법(compression molding technique), 이송 몰딩 법(transfer molding technique), FFT 몰딩법(Flow Free Thin molding technique) 또는 주입 몰딩법(injection molding technique)을 사용하여 형성할 수 있다. 상기 수지 기판(10)은50㎛ 내지 800㎛의 두께로 형성할 수 있다. 상기 수지 기판(10)이 300㎛ 미만인 경우, 상기 수지 기판(10)의 하부면 상에 지지층(미도시)을 부착할 수 있다.
도 1b를 참조하면, 상기 수지 기판(10)의 상부면 상에 하부 배선 패턴(21)을 형성한다. 상기 하부 배선 패턴(21)은 볼 랜드(BL)를 구비할 수 있다. 상기 하부 배선 패턴(21)은 전해 도금 기술, 무전해 도금 기술 또는 잉크젯 기술을 사용하여 형성할 수 있다. 상기 하부 배선 패턴(21)은 구리, 니켈, 구리-니켈, 금을 함유할 수 있다.
도 1c를 참조하면, 상기 하부 배선 패턴(21) 상에 제1 수지층(12)을 형성한다. 상기 제1 수지층(12)은 필러를 함유할 수 있다. 상기 필러의 함량 또는 사이즈를 조절함으로써, 상기 제1 수지층(12)의 열팽창 계수를 조절할 수 있다. 상기 필러는 실리카, 흑연, 알루미늄 또는 카본블랙일 수 있다. 상기 제1 수지층(12)은 에폭시계 수지층일 수 있다. 상기 에폭시계 수지는 오르소-크레졸형 에폭시 수지, 노볼락형 에폭시 수지 또는 비스페놀형 에폭시 수지일 수 있다.
상기 제1 수지층(12)은 몰딩법을 사용하여 형성할 수 있다. 구체적으로, 상기 제1 수지층(12)은 압축 몰딩법, 이송 몰딩법, FFT 몰딩법 또는 주입 몰딩법을 사용하여 형성할 수 있다.
도 1d를 참조하면, 상기 제1 수지층(12) 내에 상기 하부 배선 패턴(21)의 일 부를 노출시키는 제1 비아홀(12a)을 형성한다. 상기 제1 비아홀(12a)은 포토리소그라피법 또는 레이저 드릴법(laser drill method)을 사용하여 형성할 수 있다.
도 1e를 참조하면, 상기 제1 비아홀(12a) 내에 도전물질을 매립하여, 상기 제1 비아홀(12a)을 채우는 관통전극(12b)을 형성한다. 상기 도전물질은 구리, 니켈, 구리-니켈, 금을 함유할 수 있으며, 상기 제1 비아홀(12a) 내에 도전물질을 매립하는 것은 전해 도금 기술, 무전해 도금 기술 또는 잉크젯 기술을 사용하여 수행할 수 있다.
그 후, 상기 제1 수지층(12) 상에 상부 배선 패턴(28)을 형성한다. 상기 상부 배선 패턴(28) 중 일부는 본딩 패드(28a)이며, 상기 상부 배선 패턴(28) 중 다른 일부는 상기 관통전극(12b)에 의해 상기 제1 배선 패턴(21)과 전기적으로 연결된다. 상기 상부 배선 패턴(28)은 전해 도금 기술, 무전해 도금 기술 또는 잉크젯 기술을 사용하여 형성할 수 있다. 상기 상부 배선 패턴(28)은 구리, 니켈, 구리-니켈, 금을 함유할 수 있다.
도 1f를 참조하면, 상기 상부 배선 패턴(28) 상에 상부 보호층(72)을 형성한다. 상기 상부 보호층(72)은 필러를 함유한 에폭시계 수지층 또는 솔더 레지스트층일 수 있으다. 상기 상부 보호층(72)이 에폭시계 수지층인 경우 몰딩법을 사용하여 형성할 수 있으고, 상기 상부 보호층(72)이 솔더 레지스트층인 경우 라미네이트법을 사용하여 형성할 수 있다.
도 1g를 참조하면, 상기 수지 기판(10)이 500㎛이상의 두께를 갖는 경우, 상기 수지 기판(10)의 하부면을 그라인딩(grinding)하여 상기 수지 기판(10)의 두께 를 300㎛이하로 감소시킨다. 이와는 달리, 상기 수지 기판(10)의 하부면 상에 지지층(미도시)을 형성한 경우, 상기 지지층을 제거한다.
도 1h를 참조하면, 상기 상부 보호층(72) 내에 상기 본딩 패드(28a)를 노출시키는 상부 개구부(72a)를 형성한다. 또한, 상기 수지 기판(10) 내에 상기 하부 배선 패턴(21) 중 일부 즉, 상기 볼 랜드(BL)의 하부면을 노출시키는 기판 개구부(10a)를 형성한다. 상기 상부 개구부(72a) 및 상기 기판 개구부(10a)는 포토리소그라피법 또는 레이저 드릴법을 사용하여 형성할 수 있다.
이와 같이, 상기 수지 기판(10)을 필러를 함유하도록 형성함으로써 상기 수지 기판(10)의 열팽창 계수를 조절할 수 있고, 상기 수지 기판(10)을 포함하는 회로기판(CB)의 열팽창 계수를 후술하는 반도체 칩과의 열응력이 최소화되도록 조절할 수 있다. 따라서, 반도체 패키지의 신뢰성을 향상시킬 수 있다. 이와 더불어서, 상기 제1 수지층(12)을 필러를 함유하도록 형성한 경우, 상기 회로기판(CB)의 열팽창 계수를 더욱 미세하게 조절할 수 있다.
또한, 상기 수지 기판(10)을 몰딩법을 사용하여 형성함으로써 상기 수지 기판(10)의 두께를 용이하게 조절할 수 있어, 상기 수지 기판(10)을 포함하는 상기 회로기판(CB)의 두께를 용이하게 조절할 수 있다. 이와 더불어서, 상기 제1 수지층(10)을 몰딩법을 사용하여 형성한 경우, 상기 회로기판(CB)의 두께를 더욱 미세하게 조절할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 나타 낸 단면도이다.
도 2를 참조하면, 도 1a 내지 도 1h를 참조하여 설명한 회로기판(CB)의 상부 보호층(72) 상에 상부 반도체 칩(30)을 배치한다. 상기 상부 반도체 칩(30)은 상기 상부 보호층(72) 상에 접착층(미도시)에 의해 접착될 수 있다. 상기 상부 반도체 칩(30)의 전극 패드(미도시)와 상기 상부 보호층(72)의 상부 개구부(72a) 내에 노출된 본딩 패드(28a)를 도전성 와이어(35)를 사용하여 전기적으로 연결한다.
이어서, 상기 반도체 칩(30) 상에 상기 반도체 칩(30)을 덮는 몰딩층(40)을 형성한다. 상기 몰딩층(40)은 에폭시 몰드 컴파운드를 사용한 에폭시 몰딩층일 수 있다. 또한, 수지 기판(10)의 기판 개구부(10a) 내에 노출된 볼 랜드(BL) 상에 도전성 볼(50)을 형성한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도이다. 본 실시예에 따른 반도체 패키지의 제조방법은 후술하는 것을 제외하고는 도 2를 참조하여 설명한 반도체 패키지의 제조방법과 유사하다.
도 3을 참조하면, 제1 수지층(12)을 형성하기 전에, 수지 기판(10)의 상부면 상에 하부 반도체 칩(60)을 배치한다. 상기 하부 반도체 칩(60)은 상기 수지 기판(10) 상에 접착층(미도시)에 의해 접착될 수 있다. 상기 하부 반도체 칩(60)의 전극 패드(미도시)와 하부 배선 패턴(21)은 연결 배선(65)를 사용하여 전기적으로 연결한다. 상기 제1 수지층(12)은 상기 하부 반도체 칩(60)을 덮도록 형성된다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도이다. 본 실시예에 따른 반도체 패키지는 후술하는 것을 제외하고는 도 2를 참조하여 설명한 반도체 패키지와 유사하다.
도 4를 참조하면, 수지 기판(10)의 상부면 상에 하부 배선 패턴(21)을 형성한다. 상기 하부 배선 패턴(21) 상에 제1 수지층(12)을 형성한다. 상기 제1 수지층(12) 내에 상기 하부 배선 패턴(12)의 일부를 노출시키는 제1 비아홀(10a)을 형성하고, 상기 제1 비아홀(10a) 내에 도전물질을 매립하여 상기 제1 비아홀(10a)을 채우는 제1 관통전극(12b)을 형성한다.
그 후, 상기 제1 수지층(12) 상에 제1 중간 배선 패턴(22)를 형성한다. 상기 중간 배선 패턴(22) 중 일부는 상기 관통전극(12b)에 의해 상기 하부 배선 패턴(21)과 전기적으로 연결된다. 상기 제1 중간 배선 패턴(22) 상에 제2 수지층(14)을 형성한다. 상기 제2 수지층(14) 또한 필러를 함유할 수 있다. 상기 필러의 함량 또는 사이즈를 조절함으로써, 상기 제2 수지층(14)의 열팽창 계수를 조절할 수 있다. 상기 필러는 실리카, 흑연, 알루미늄 또는 카본블랙일 수 있다. 상기 제2 수지층(14)은 에폭시계 수지층일 수 있다. 상기 에폭시계 수지는 오르소-크레졸형 에폭시 수지, 노볼락형 에폭시 수지 또는 비스페놀형 에폭시 수지일 수 있다. 상기 제2 수지층(14) 또한 몰딩법을 사용하여 형성할 수 있다. 구체적으로, 상기 제2 수지층(14)은 압축 몰딩법, 이송 몰딩법, FFT 몰딩법 또는 주입 몰딩법을 사용하여 형성할 수 있다.
상기 제2 수지층(14) 내에 상기 제1 중간 배선 패턴(22)의 일부를 노출시키 는 제2 비아홀(14a)을 형성하고, 상기 제2 비아홀(14a) 내에 도전물질을 매립하여 상기 제2 비아홀(14a)을 채우는 제2 관통전극(14b)을 형성한다. 상기 도전물질은 구리, 니켈, 구리-니켈, 금을 함유할 수 있으며, 상기 제2 비아홀(14a) 내에 도전물질을 매립하는 것은 전해 도금 기술, 무전해 도금 기술 또는 잉크젯 기술을 사용하여 수행할 수 있다.
이어서, 상기 제2 수지층(14) 상에 제2 중간 배선 패턴(23)를 형성한다. 상기 제2 중간 배선 패턴(23) 중 일부는 상기 관통전극(14b)에 의해 상기 제1 중간 배선 패턴(22)과 전기적으로 연결된다. 상기 제2 중간 배선 패턴(23) 상에 제3 수지층(16)을 형성한다. 상기 제3 수지층(16) 또한 필러를 함유할 수 있다. 상기 필러의 함량 또는 사이즈를 조절함으로써, 상기 제3 수지층(16)의 열팽창 계수를 조절할 수 있다. 상기 필러는 실리카, 흑연, 알루미늄 또는 카본블랙일 수 있다. 상기 제3 수지층(16)은 에폭시계 수지층일 수 있다. 상기 에폭시계 수지는 오르소-크레졸형 에폭시 수지, 노볼락형 에폭시 수지 또는 비스페놀형 에폭시 수지일 수 있다. 상기 제3 수지층(16) 또한 몰딩법을 사용하여 형성할 수 있다. 구체적으로, 상기 제3 수지층(16)은 압축 몰딩법, 이송 몰딩법, FFT 몰딩법 또는 주입 몰딩법을 사용하여 형성할 수 있다.
상기 제3 수지층(16) 내에 상기 제2 중간 배선 패턴(23)의 일부를 노출시키는 제3 비아홀(16a)을 형성하고, 상기 제3 수지층(16) 및 상기 제2 수지층(14) 내에 상기 제1 중간 배선 패턴(22)의 일부를 노출시키는 제4 비아홀(15a)을 형성한다. 이와 동시에, 상기 수지 기판(10) 내에 상기 하부 배선 패턴(21) 중 일부의 하부면을 노출시키는 기판 개구부(10a)를 형성한다. 상기 비아홀들(15a, 16a) 및 상기 기판 개구부(10a) 내에 도전물질을 매립하여 상기 비아홀들(15a, 16a) 및 상기 기판 개구부(10a)를 각각 채우는 제3 관통전극(16b), 제4 관통전극(15b) 및 연결전극(10b)을 형성한다. 상기 도전물질은 구리, 니켈, 구리-니켈, 금을 함유할 수 있으며, 상기 비아홀들(15a, 16a) 및 상기 기판 개구부(10a) 내에 도전물질을 매립하는 것은 전해 도금 기술, 무전해 도금 기술 또는 잉크젯 기술을 사용하여 수행할 수 있다.
그 후, 상기 제3 수지층(16) 상에 상부 배선 패턴(28)을 형성한다. 상기 상부 배선 패턴(28) 중 일부는 본딩 패드(28a)이다. 상기 상부 배선 패턴(28)을 형성함과 동시에 상기 수지 기판(10)의 하부면 상에 볼 랜드(BL)를 형성한다.상기 볼 랜드(BL)는 상기 연결전극(10b)에 접속하여 상기 하부 배선 패턴(21)과 전기적으로 연결될 수 있다. 상기 상부 배선 패턴(28) 상에 상부 보호층(72)을 형성하고, 상기 볼 랜드(BL) 상에 하부 보호층(71)을 형성한다. 상기 하부 보호층(71)은 솔더 레지스트층일 수 있다. 상기 상부 보호층(72) 내에 상기 본딩 패드(28a)를 노출시키는 상부 개구부(72a)를 형성하며, 상기 하부 보호층(71) 내에 상기 볼 랜드(BL)을 노출시키는 하부 개구부(71a)를 형성한다.
상기 상부 보호층(72) 상에 상부 반도체 칩(30)을 배치한다. 상기 상부 반도체 칩(30)은 상기 상부 보호층(72) 상에 접착층(미도시)에 의해 접착될 수 있다. 상기 상부 반도체 칩(30)의 전극 패드(미도시)과 상기 상부 개구부(72a) 내에 노출된 본딩 패드(28a)를 도전성 와이어(35)를 사용하여 전기적으로 연결한다.
이어서, 상기 반도체 칩(30) 상에 상기 반도체 칩(30)을 덮는 몰딩층(40)을 형성한다. 또한, 하부 개구부(71a) 내에 노출된 볼 랜드(BL) 상에 도전성 볼(50)을 형성한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도이다. 본 실시예에 따른 반도체 패키지는 후술하는 것을 제외하고는 도 4를 참조하여 설명한 반도체 패키지와 유사하다.
도 5를 참조하면, 상부 보호층(72) 상에 상부 반도체 칩(30)을 배치한다. 상기 상부 반도체 칩(30)은 전극 패드(미도시) 및 상기 전극 패드 상에 형성된 도전성 범프(36)를 구비한다. 상기 도전성 범프(36)는 상기 상부 보호층(72)의 상부 개구부(72a) 내에 노출된 본딩 패드(28a) 상에 접속하여 전기적으로 연결된다.
상기 상부 반도체 칩(30)과 상기 상부 보호층(72) 사이에 언더필층(38)을 형성한다. 그 후 상기 반도체 칩(30) 상에 상기 반도체 칩(30)을 덮는 몰딩층(40)을 형성한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도이다. 본 실시예에 따른 반도체 패키지는 후술하는 것을 제외하고는 도 2를 참조하여 설명한 반도체 패키지와 유사하다.
도 6을 참조하면, 수지 기판(10)의 상부면 상에 하부 배선 패턴(21)을 형성한다. 또한, 상기 수지 기판(10)의 상부면 상에 하부 반도체 칩(61)을 배치한다. 상기 하부 반도체 칩(61)은 그의 상부면 상에 배치된 전극 패드(66)를 구비한다. 상기 하부 배선 패턴(21) 및 상기 하부 반도체 칩(61) 상에 제1 수지층(12)을 형성한다. 상기 제1 수지층(12) 내에 상기 하부 배선 패턴(12)의 일부를 노출시키는 제1 비아홀(12a) 및 상기 전극 패드를 노출시키는 제2 비아홀(12c)을 형성하고, 상기 비아홀들(12a, 12b) 내에 도전물질을 매립하여 상기 비아홀들(12a, 12b)을 채우는 제1 관통전극(12b) 및 제2 관통전극(12d)을 형성한다.
그 후, 상기 제1 수지층(12) 상에 제1 중간 배선 패턴(22)를 형성한다. 상기 중간 배선 패턴(22) 중 일부는 상기 제1 관통전극(12b)에 의해 상기 하부 배선 패턴(21)과 전기적으로 연결되며, 다른 일부는 상기 제2 관통전극(12d)에 의해 상기 전극 패드(66)와 전기적으로 연결된다.
상기 제1 중간 배선 패턴(22) 상에 제2 수지층(14)을 형성한다. 상기 제2 수지층(14) 또한 필러를 함유할 수 있다. 상기 필러의 함량 또는 사이즈를 조절함으로써, 상기 제2 수지층(14)의 열팽창 계수를 조절할 수 있다. 상기 필러는 실리카, 흑연, 알루미늄 또는 카본블랙일 수 있다. 상기 제2 수지층(14)은 에폭시계 수지층일 수 있다. 상기 에폭시계 수지는 오르소-크레졸형 에폭시 수지, 노볼락형 에폭시 수지 또는 비스페놀형 에폭시 수지일 수 있다. 상기 제2 수지층(14) 또한 몰딩법을 사용하여 형성할 수 있다. 구체적으로, 상기 제2 수지층(14)은 압축 몰딩법, 이송 몰딩법, FFT 몰딩법 또는 주입 몰딩법을 사용하여 형성할 수 있다.
상기 제2 수지층(14) 내에 상기 제1 중간 배선 패턴(22)의 일부를 노출시키는 제3 비아홀(14a)을 형성한다. 이와 동시에, 상기 수지 기판(10) 내에 상기 하 부 배선 패턴(21) 중 일부의 하부면을 노출시키는 기판 개구부(10a)을 형성한다. 상기 제3 비아홀(14a) 및 상기 기판 개구부(10a) 내에 도전물질을 매립하여 상기 제3 비아홀(14a) 및 상기 기판 개구부(10a)를 각각 채우는 제3 관통전극(14b) 및 연결전극(10b)을 형성한다. 상기 도전물질은 구리, 니켈, 구리-니켈, 금을 함유할 수 있으며, 제3 비아홀(14a) 및 상기 기판 개구부(10a) 내에 도전물질을 매립하는 것은 전해 도금 기술, 무전해 도금 기술 또는 잉크젯 기술을 사용하여 수행할 수 있다.
그 후, 상기 제2 수지층(14) 상에 상부 배선 패턴(28)을 형성한다. 상기 상부 배선 패턴(28) 중 일부는 본딩 패드(28a)이다. 상기 상부 배선 패턴(28)을 형성함과 동시에 상기 수지 기판(10)의 하부면 상에 볼 랜드(BL)를 형성한다. 상기 상부 배선 패턴(28) 상에 상부 보호층(72)을 형성하고, 상기 볼 랜드(BL) 상에 하부 보호층(71)을 형성한다. 상기 상부 보호층(72) 내에 상기 본딩 패드(28a)를 노출시키는 상부 개구부(72a)를 형성하며, 상기 하부 보호층(71) 내에 상기 볼 랜드(BL)을 노출시키는 하부 개구부(71a)를 형성한다.
상기 상부 보호층(72) 상에 상부 반도체 칩(30)을 배치한다. 상기 상부 반도체 칩(30)은 상기 상부 보호층(72) 상에 접착층(미도시)에 의해 접착될 수 있다. 상기 상부 반도체 칩(30)의 전극 패드(미도시)와 상기 상부 개구부(72a) 내에 노출된 본딩 패드(28a)를 도전성 와이어(35)를 사용하여 전기적으로 연결한다.
이어서, 상기 반도체 칩(30) 상에 상기 반도체 칩(30)을 덮는 몰딩층(40)을 형성한다. 또한, 하부 개구부(71a) 내에 노출된 볼 랜드(BL) 상에 도전성 볼(50) 을 형성한다.
상술한 바와 같이 본 발명에 따르면, 수지 기판을 필러를 함유하도록 형성함으로써 상기 수지 기판의 열팽창 계수를 조절할 수 있고, 상기 수지 기판을 포함하는 회로기판의 열팽창 계수를 반도체 칩과의 열응력이 최소화되도록 조절할 수 있다. 따라서, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
또한, 상기 수지 기판을 몰딩법을 사용하여 형성함으로써 상기 수지 기판의 두께를 용이하게 조절할 수 있어, 상기 수지 기판을 포함하는 상기 회로기판의 두께를 용이하게 조절할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (26)

  1. 필러(filler)를 함유하는 수지 기판의 상부면 상에 하부 배선 패턴을 형성하는 단계;
    상기 하부 배선 패턴 상에 제1 수지층을 형성하는 단계;
    상기 제1 수지층 상에 본딩 패드를 구비하는 상부 배선 패턴을 형성하는 단계;
    상기 본딩 패드를 노출시키는 상부 개구부를 구비하는 보호층을 형성하는 단계; 및
    상기 수지 기판 내에 상기 하부 배선의 일부를 노출시키는 기판 개구부를 형성하는 단계를 포함하는 것을 특징으로 하는 회로기판의 제조방법.
  2. 제1 항에 있어서,
    상기 제1 수지층은 필러를 함유하는 것을 특징으로 하는 회로기판의 제조방법.
  3. 제1 항에 있어서,
    상기 수지 기판은 몰딩법을 사용하여 형성하는 것을 특징으로 하는 회로기판의 제조방법.
  4. 제1 항에 있어서,
    상기 제1 수지층은 몰딩법을 사용하여 형성하는 것을 특징으로 하는 회로기판의 제조방법.
  5. 제1 항에 있어서,
    상기 수지 기판은 에폭시계 수지 기판이고, 상기 제1 수지층은 에폭시계 수지층인 것을 특징으로 하는 회로기판의 제조방법.
  6. 제1 항에 있어서,
    상기 상부 배선 패턴을 형성하기 전에, 상기 제1 수지층 내에 상기 하부 배선 패턴의 일부를 노출시키는 비아홀을 형성하는 단계 및 상기 비아홀을 채우는 관통전극을 형성하는 단계를 더 포함하고,
    상기 상부 배선 패턴의 일부는 상기 관통전극에 접속하여 상기 하부 배선 패턴과 전기적으로 연결된 것을 특징으로 하는 회로기판의 제조방법.
  7. 제1 항에 있어서,
    상기 기판 개구부를 형성하기 전에, 상기 수지 기판의 하부면을 그라인딩하는 단계를 더 포함하는 것을 특징으로 하는 회로기판의 제조방법.
  8. 제1 항에 있어서,
    상기 상부 배선 패턴을 형성하기 전에, 상기 제1 수지층 상에 중간 배선 패턴을 형성하는 단계와 상기 중간 배선 패턴 상에 제2 수지층을 형성하는 단계를 더 포함하고,
    상기 상부 배선 패턴은 상기 제2 수지층 상에 형성되는 것을 특징으로 하는 회로기판의 제조방법.
  9. 제1 항에 있어서,
    상기 수지 기판의 하부면 상에 상기 기판 개구부 내에 노출된 하부 배선 패턴과 전기적으로 연결된 볼 랜드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 회로기판의 제조방법.
  10. 필러를 함유하는 수지 기판의 상부면 상에 하부 배선 패턴을 형성하는 단계;
    상기 하부 배선 패턴 상에 수지층을 형성하는 단계;
    상기 수지층 상에 본딩 패드를 구비하는 상부 배선 패턴을 형성하는 단계;
    상기 본딩 패드를 노출시키는 상부 개구부를 구비하는 보호층을 형성하는 단계;
    상기 수지 기판 내에 상기 하부 배선의 일부를 노출시키는 기판 개구부를 형성하는 단계; 및
    상기 보호층 상에 상기 본딩 패드와 전기적으로 연결된 상부 반도체 칩을 배치하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제10 항에 있어서,
    상기 수지층은 필러를 함유하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제10 항에 있어서,
    상기 수지 기판은 몰딩법을 사용하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제10 항에 있어서,
    상기 수지층은 몰딩법을 사용하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  14. 제10 항에 있어서,
    상기 수지 기판은 에폭시계 수지 기판이고, 상기 수지층은 에폭시계 수지층인 것을 특징으로 하는 반도체 패키지의 제조방법.
  15. 제10 항에 있어서,
    상기 상부 배선 패턴을 형성하기 전에, 상기 수지층 내에 상기 하부 배선 패턴의 일부를 노출시키는 비아홀을 형성하는 단계 및 상기 비아홀을 채우는 관통전 극을 형성하는 단계를 더 포함하고,
    상기 상부 배선 패턴의 일부는 상기 관통전극에 접속하여 상기 하부 배선 패턴과 전기적으로 연결된 것을 특징으로 하는 반도체 패키지의 제조방법.
  16. 제10 항에 있어서,
    상기 기판 개구부를 형성하기 전에, 상기 수지기판의 하부면을 그라인딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  17. 제10 항에 있어서,
    상기 수지층을 형성하기 전에, 상기 수지 기판의 상부면 상에 상기 하부 배선 패턴에 전기적으로 연결된 하부 반도체 칩을 배치하는 단계를 더 포함하고,
    상기 수지층은 상기 하부 반도체 칩을 덮도록 형성되는 것을 특징으로 반도체 패키지의 제조방법.
  18. 필러를 함유하는 수지 기판의 상부면 상에 배치된 하부 배선 패턴, 상기 수지 기판은 상기 하부 배선 패턴의 하부면을 노출시키는 기판 개구부를 구비하고;
    상기 하부 배선 패턴 상에 배치된 수지층;
    상기 수지층 상에 배치된 본딩 패드를 구비하는 상부 배선 패턴; 및
    상기 본딩 패드를 노출시키는 상부 개구부를 구비하는 보호층을 포함하는 것을 특징으로 하는 회로기판.
  19. 제18 항에 있어서,
    상기 수지층은 필러를 함유하는 것을 특징으로 하는 회로기판.
  20. 제18 항에 있어서,
    상기 수지 기판은 에폭시계 수지 기판이고, 상기 수지층은 에폭시계 수지층인 것을 특징으로 하는 회로기판.
  21. 제18 항에 있어서,
    상기 수지층 내에 상기 하부 배선 패턴과 상기 상부 배선 패턴을 전기적으로 연결하는 관통전극을 구비하는 것을 특징으로 하는 회로기판.
  22. 필러를 함유하는 수지 기판의 상부면 상에 배치된 하부 배선 패턴, 상기 수지 기판은 상기 하부 배선 패턴의 하부면을 노출시키는 기판 개구부를 구비하고;
    상기 하부 배선 패턴 상에 배치된 수지층;
    상기 수지층 상에 배치된 본딩 패드를 구비하는 상부 배선 패턴; 및
    상기 본딩 패드를 노출시키는 상부 개구부를 구비하는 보호층; 및
    상기 보호층 상에 상기 본딩 패드와 전기적으로 연결된 상부 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  23. 제22 항에 있어서,
    상기 수지층은 필러를 함유하는 것을 특징으로 하는 반도체 패키지.
  24. 제22 항에 있어서,
    상기 수지 기판은 에폭시계 수지 기판이고, 상기 수지층은 에폭시계 수지층인 것을 특징으로 하는 반도체 패키지.
  25. 제22 항에 있어서,
    상기 수지층 내에 상기 하부 배선 패턴과 상기 상부 배선 패턴을 전기적으로 연결하는 관통전극을 구비하는 것을 특징으로 하는 반도체 패키지.
  26. 제22 항에 있어서,
    상기 수지층과 상기 수지 기판 사이에 위치하고, 상기 하부 배선 패턴에 전기적으로 연결된 하부 반도체 칩을 더 포함하는 것을 특징으로 반도체 패키지.
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