TW201947722A - 覆晶封裝基板 - Google Patents

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Abstract

一種覆晶封裝基板，係於其線路結構之其中一側上設置強化結構，以增加該覆晶封裝基板之剛性強度，故該覆晶封裝基板作為大尺寸封裝時，該覆晶封裝基板即可具有良好的剛性，可避免電子封裝件發生彎翹。

Description

覆晶封裝基板
本發明係有關一種覆晶封裝技術，尤指一種具強化結構之覆晶封裝基板。
隨著產業應用的發展，近年來逐漸朝著如人工智慧(AI)晶片、高階晶片或堆疊晶片等大尺寸晶片之封裝規格之趨勢進行研發，如3D或2.5D IC製程，以應用於高密度線路/高疊層數/大尺寸設計之高階產品，如人工智慧(AI)晶片、GPU等。
因此，業界遂改用大尺寸版面的覆晶封裝基板，如40*40、70*70或其它厚大結構之板型，以承載如人工智慧(AI)晶片、高階晶片或堆疊晶片等大尺寸晶片。
如第1A圖所示，該電子裝置1係包括：一電路板18、一設於該電路板18上之覆晶封裝基板1a、以及一結合於該覆晶封裝基板1a上之半導體晶片19。具體地，如第1B圖所示，該覆晶封裝基板1a係包括一核心層10、設於該核心層10兩側上之線路結構11、及設於該線路結構11上之防焊層12，其中，該核心層10具有導電通孔100以電性連接該線路結構11之線路層110，且該線路結構11復 包含至少一包覆該些線路層110之介電層111，並令該防焊層12外露出該線路結構11最外側之線路層110，俾供作為接點(即I/O)112，以藉由焊錫材料13,13”結合該電路板18及該半導體晶片19。
習知核心層10之製作中，係採用玻纖配合環氧樹酯所組成之基材，如BT(Bismaleimide Triazine)、FR4或FR5等，再其上進行導通孔製程，如機械鑽孔、雷射鑽孔或雙錐狀盲孔等成孔步驟，再於孔中電鍍形成導電材及填充樹脂(plugin)。
惟，如第1A圖所示，習知電子裝置1於封裝過程中，當該覆晶封裝基板1a係應用於大尺寸時，該覆晶封裝基板1a之剛性不足，造成於封裝高溫製程時，因該覆晶封裝基板1a於各層間材料之熱膨脹係數(Coefficient of thermal expansion，簡稱CTE)不一致而會發生彎翹(warpage)，導致其與該半導體晶片19之間連接不良(如焊錫材料13’未接合)、或於焊接時，其與該電路板18之間會發生連接不良(如焊錫材料13”未接合)，更嚴重者，可能因為應力關係會造成該半導體晶片19本身之電性失效或破裂。
再者，若將該核心層10之厚度h(如第1B圖所示)增加，如從原本0.6公厘(mm)增加為1.0mm以上，以增加該覆晶封裝基板1a之剛性強度而降低該覆晶封裝基板1a之彎翹程度，但當該核心層10之厚度h增加時，卻因而產生更多的缺點，如下：
第一、加厚該核心層10之方式，不符合朝薄型化或 微小化的封裝設計之需求。具體地，為了防止該覆晶封裝基板1a發生彎翹，進而增加該核心層10的厚度，導致整個該覆晶封裝基板1a變厚，不利於基板之製作，且加工成本提高。
第二、加厚該核心層10之結果，更困難製作各該導電通孔100之間的細間距。具體地，當該核心層10之厚度h增加時，在傳統技術之下，勢必讓該導電通孔100的直徑變大，致使該導電通孔100之端面(孔徑w)無法進一步縮小，進而造成導電通孔100的間距無法有效縮小。
第三、加厚該核心層10之結果，更難製作細線路間距。具體地，當該核心層10之厚度h增加時，該導電通孔100之孔形與該其縱深比亦隨之變大，即該導電通孔100需具有夠大的孔徑w以配合深度(該厚度h)之增加(如該核心層10之厚度h原本為0.8mm而搭配0.1mm的孔徑，若該厚度h變為1.2mm時，需搭配0.2mm以上的孔徑w)，故在傳統技術之下，勢必讓該導電通孔100的直徑變大(否則機鑽或雷射鑽孔無法作業)，導致其上方線路層110之線路佈線面積縮減，進而難以製作細線路及細間距之線路層110。
第四、由於該導電通孔100之深度(該厚度h)增加，更難填塞該導電通孔100或於通孔中電鍍該導電層100a。具體地，該導電通孔100由於該核心層10之厚度h變厚，因而難以均勻填入塞孔填充材或電鍍導電材之困難度增加等。
第五、導電阻值變高，且電性變差。具體地，由於增加該核心層10的厚度h，使該覆晶封裝基板1a之整體厚度變厚，勢必導電路徑變長而使電阻值變高，導致電性變差。
第六、散熱性變差。具體地，增加核心層10的厚度，促使整個覆晶封裝基板1a變厚，勢必增加該覆晶封裝基板1a的散熱難度，導致散熱性變差而影響整體效能與壽命。
又，習知線路結構11之介電層111係用薄膜介電材，如ABF(Ajinomoto Build-up Film)之類的材料。若為了抵抗及改善翹曲問題，而改採用玻纖之預浸材(Prepreg，簡稱PP)，會產生其它缺點，例如，於該玻纖之預浸材上進行雷射盲孔加工，因該介電層111採用PP，不僅使加工成本增加，且難以製作出細盲孔。
另外，如第1C圖所示，該覆晶封裝基板1a’亦可為無核心層(coreless)形式，其電性品質雖優於該具有核心層10之覆晶封裝基板1a，且其線路之寬度與間距不受限該核心層10之導電通孔100，但該無核心層之覆晶封裝基板1a’之結構剛性更差，以於封裝高溫製程時，更容易發生彎翹之情況。
因此，如何克服習知技術中之種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明提供一種覆晶封裝基板，係包括：線路結構，係具有相對之第一側與第二側； 以及強化結構，係設於該線路結構之第一側及/或第二側上。
前述之覆晶封裝基板中，該線路結構係包含至少一介電層及設於該介電層上之線路層。例如，該線路結構係包含核心層，以令該介電層與該線路層設於該核心層上。
前述之覆晶封裝基板中，該核心層內係形成有複數電性連接該線路層之導電部。例如，該導電部係包含導電通孔、單一柱體或複數相互接觸堆疊之柱體。
前述之覆晶封裝基板中，該強化結構係包含剛性層，其為導電材或絕緣材。例如，該強化結構係包含絕緣部，其包覆該剛性層，以令該剛性層藉由該絕緣部結合於該線路結構上。進一步，該絕緣部係包含結合該線路結構之結合層及包覆該剛性層之保護層。
前述之覆晶封裝基板中，該強化結構係包含結合於該線路結構上之絕緣部。
前述之覆晶封裝基板中，復包括導電元件，係設於該線路結構上以電性連接該線路結構，且該導電元件位於該強化結構中，並令該導電元件外露於該強化結構。
前述之覆晶封裝基板中，該線路結構係為無核心層形式。
本發明亦提供一種電子封裝件，係包括：前述之覆晶封裝基板；以及電子元件，係設於該線路結構之第一側及/或第二側上。
前述之電子封裝件中，復包括封裝層，係設於該覆晶 封裝基板上以包覆結合該電子元件。
由上可知，本發明之覆晶封裝基板及電子封裝件，主要藉由將該強化結構設於該線路結構之其中一側上，以增加該覆晶封裝基板之剛性強度，故相較於習知技術而言，本發明不僅於封裝高溫製程時，該電子封裝件不會發生彎翹，且具有利於該覆晶封裝基板朝薄化設計、可使該導電通孔細間距、可增加線路密度、無需加厚核心層而容易填塞導通孔或電鍍導通孔、薄核心層提昇散熱性及降低導電阻值以提昇電性、降低核心層導通孔加工成本、及該強化結構可以提升散熱功能等功效。
再者，本發明之覆晶封裝基板應用於大封裝尺寸之電子封裝件，不會因封裝製程而產生彎翹；或者，於功能運作時可降低因熱效應而造成彎翹、性能下降或晶片失效之問題。因此，更有利於該覆晶封裝基板朝薄化設計。
1‧‧‧電子裝置
1a,1a’‧‧‧覆晶封裝基板
10,20,20’‧‧‧核心層
100‧‧‧導電通孔
11,2a,2a’‧‧‧線路結構
110,211‧‧‧線路層
111,210‧‧‧介電層
112‧‧‧接點
12‧‧‧防焊層
13,13’,13”,230,461‧‧‧焊錫材料
18‧‧‧電路板
19‧‧‧半導體晶片
2,2’,2”‧‧‧覆晶封裝基板
2b,5b,6b‧‧‧強化結構
20a‧‧‧第一側
20b‧‧‧第二側
200,200’‧‧‧導電部
200a‧‧‧導電材
200b‧‧‧填充材
200c‧‧‧柱體
21‧‧‧增層部
212‧‧‧焊墊
213‧‧‧電性接觸墊
22‧‧‧絕緣保護層
23,23’‧‧‧導電凸塊
231‧‧‧金屬柱
24,64‧‧‧剛性層
25‧‧‧絕緣部
250‧‧‧結合層
251,551‧‧‧保護層
26,46a,46b‧‧‧導電元件
3,3’,3”‧‧‧電子封裝件
30‧‧‧電子元件
31,31’‧‧‧封裝層
32‧‧‧焊球
460‧‧‧銅塊
H,h,t‧‧‧厚度
S‧‧‧端面交界處
w‧‧‧孔徑
第1A圖係為習知電子裝置之剖視示意圖；第1B圖係為習知覆晶封裝基板之剖視示意圖；第1C圖係為另一種習知覆晶封裝基板之剖視示意圖；第2A圖係為本發明之覆晶封裝基板之剖視示意圖；第2B圖係為第2A圖之另一實施例；第2C圖係為第2A圖之另一實施例；第3A圖係為本發明之電子封裝件之剖視示意圖；第3B圖係為第3A圖之另一實施例；第3C圖係為第3A圖之另一實施例； 第4A及4B圖係為本發明之覆晶封裝基板之強化結構之另一實施例的剖視示意圖；第5A至5C圖係為本發明之覆晶封裝基板之強化結構之不同實施例的剖視示意圖；以及第6A至6C圖係為本發明之覆晶封裝基板之強化結構之其它實施例的剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A圖係為本發明之覆晶封裝基板2之剖視示意圖。如第2A圖所示，所述之覆晶封裝基板2係包括：一線路結構2a以及一強化結構2b。
所述之線路結構2a係具有相對之第一側20a與第二側 20b，兩側均可用於置放電子元件(如半導體晶片、被動元件等)，且將置放半導體晶片之外接側稱為置晶側，故為了方便以下說明，係將該第一側20a作為置晶側。
於本實施例中，該線路結構2a係具有一核心層20，其內形成有複數導電部200。例如，形成該核心層20之材質係採用含玻纖及有機樹脂之基材，如BT(Bismaleimide Triazine)、FR4或FR5等，亦或採用高剛性無玻纖但含有填充材(filler)(如SiO2)之有機基材，再於其上進行導通孔製程，如機械鑽孔或雷射鑽孔等成孔步驟，並於孔中依序形成導電材200a及經由塞孔(plug hole)製程形成填充材200b。
於另一實施例中，如第2B圖所示，形成該核心層20’之材質係為有機絕緣材，該有機絕緣材可為ABF(Ajinomoto Build-up Film)、有玻纖或無玻纖之預浸材(Prepreg)、鑄模化合物(Molding Compound)，如環氧模壓樹脂(Epoxy Molding Compound，簡稱EMC)形成之核心基材，較佳者，採用高剛性及低熱膨脹係數(CTE)之EMC。再者，該導電部200’可由單一導電柱體或由複數相互接觸堆疊之導電柱體200c所組成，且至少兩該柱體200c之寬度係可不相同，使各該柱體200c的端面交界處S呈階梯狀。應可理解地，該導電部200’之柱體200c之堆疊層數或周面形式均可依需求設計。
因此，有關該導電部200,200’之製作方式可一體成形製作或疊層製作，且有關該導電部200,200’之輪廓形狀並 無特別限制。
又，該線路結構2a復包括設於該核心層20,20’上之增層部21，其具有至少一介電層210及複數結合該介電層210之線路層211，且於對應該第一側20a之該增層部21上可以無需保護層或依需求形成一絕緣保護層22，以令該絕緣保護層22外露出該第一側20a最外層之線路層211，俾供作為結合導電凸塊23之焊墊212。例如，該介電層210可為液狀環氧樹脂、膜狀ABF、預浸材、模壓樹脂(EMC)或感光型樹脂形成，且該絕緣保護層22可為防焊材，如感光型油墨、ABF或非感光型介電材(如EMC)等，而該導電凸塊23係包含焊錫材料230(如第2A及2B圖所示)及/或金屬柱231(如第2B圖所示之導電凸塊23’)。應可理解地，有關該線路層211之佈設層數可依需求設計。
所述之強化結構2b係設於該線路結構2a之第二側20b上。
於本實施例中，該強化結構2b係包含一剛性層24，且形成該剛性層24之材質係為高剛性材質。例如，該剛性層24之材質可為如鋁、鋁合金、不鏽鋼、銅、銅合金、鎳鐵合金或其它金屬材料。或者，如第6A至6C圖所示之強化結構6b，該剛性層64之材質可為如高剛性之陶瓷材(如Al2O3或AlN)、塑膠、碳纖或其它之絕緣材。因此，有關該剛性層24,64之材質可依需求設計，並不限於上述。
再者，該強化結構2b係包含一絕緣部25，其包覆該剛性層24，以令該剛性層24藉由該絕緣部25結合於該第 二側20b上。例如，該絕緣部25係包含一用以結合該第二側20b之結合層250與一用以包覆該剛性層24之保護層251，其中，該絕緣部25(或該保護層251)之材料可為有機介電材(如防焊材)或無機介電材(如絕緣氧化物)。具體地，該有機介電材之種類更包含ABF、預浸材、鑄模化合物、環氧模壓樹脂(EMC)或底層塗料。該絕緣部25用以隔絕金屬剛性層24及導電元件26兩者電性導通，而能防止短路。
例如，該結合層250之材質與該保護層251之材質可相同，如第2A、2B、4A及4B圖所示之強化結構2b；或者，如第5A至5C圖所示之強化結構5b，該結合層250之材質與該保護層551之材質可不相同。
又，該覆晶封裝基板2復包括複數埋於該強化結構2b中並外露於該強化結構2b之導電元件26，其結合及電性連接該第二側20b最外層之線路層211之電性接觸墊213。例如，該導電元件26係為柱體，其材質為銅(Cu)、鎳(Ni)或銅/鎳/金(Cu/Ni/Au)。或者，如第4A圖所示，該導電元件46a係包含金屬塊，如銅塊460與包覆該銅塊460之焊鍚材料461。亦或，如第4B圖所示之導電元件46b，其柱體構造係由金屬導電膏，如銅膏、銀膠、鍚膏或錫球等製作。
另外，有關該強化結構2b,5b,6b之製程之種類繁多。例如，可先以該絕緣部25(或結合層250)將該剛性層24,64貼合於該第二側20b上，再於該絕緣部25上形成開口以外 露出該電性接觸墊213，之後於該開口中形成(電鍍、置入或充填)該導電元件26,46a,46b以電性連接該電性接觸墊213。或者，可先形成(電鍍或置入)該導電元件26,46a,46b於該電性接觸墊213上，再以該絕緣部25(或結合層250)將該剛性層24,64貼合於該第二側20b上，使該導電元件26,46a,46b嵌埋於該強化結構2b,5b,6b(或該絕緣部25)中，之後採用微影、蝕刻或雷射(Laser)形成開孔，以外露出該導電元件26,46a,46b。應可理解地，該導電元件26,46a,46b之端面可高於、低於或齊平該強化結構2b,5b,6b之表面，以令該導電元件26,46a,46b之端面外露於該強化結構2b之表面。
另一方面，如第2C圖所示，該覆晶封裝基板2”之線路結構2a’亦可為無核心層(coreless)形式，且該強化結構2b係設於該線路結構2a’之第二側20b上，其中，該線路結構2a’包括該增層部21及該絕緣保護層22，該增層部21之線路層211的層間電性連接方式係採用導電柱方式(亦可選用導電盲孔方式)，且用以結合該導電凸塊23之焊墊212係嵌埋於介電層210中並齊平該介電層210表面(亦可略凹或略凸於該介電層210表面)，使該焊墊212外露出該介電層210，而該絕緣保護層22露出該最外層之線路層211，以令該外露之線路層211作為結合該導電元件26之電性接觸墊213。應可理解地，該絕緣保護層22亦可依需求設於或不設於該第一側上20a、或不設於該第二側20b上，故該絕緣保護層22之配置並無特別限制。
第3A及3B圖係為本發明之電子封裝件3,3’之剖視示意圖。
如第3A或3B圖所示，係於第2A或2B圖所示之覆晶封裝基板2,2’之第一側20a上設置至少一電子元件30，並形成封裝層31,31’於該第一側20a上以結合該電子元件30；或者，可於該覆晶封裝基板2,2’之強化結構2b中之導電元件26上接置焊球32以結合至一電路板(圖略)上。
於本實施例中，該電子元件30係為主動元件、被動元件或其二者組合，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該電子元件30係為半導體晶片，其藉由導電凸塊23,23’以覆晶方式電性連接該線路結構2a之線路層211。或者，該電子元件亦可藉由複數銲線(圖略)以打線方式電性連接該線路結構。然而，有關該電子元件電性連接該線路結構2a之方式不限於上述，且該電子元件亦可設於該第二側20b上或嵌埋於該增層部21中。
再者，該封裝層31可為底膠，其形成於該第一側20a與該電子元件30之間以包覆該些導電凸塊23。或者，該封裝層31’可為壓合製程用之薄膜、模壓製程用之封裝膠體或印刷製程用之膠材等以包覆該電子元件30與該些導電凸塊23’，且形成該封裝層31’之材質係為聚醯亞胺(PI)、環氧樹脂(epoxy)或模封之封裝材。應可理解地，亦可同時採用第3A及3B圖之封裝層31,31’，故有關該電子元件30之封裝方式並不限於上述。
另一方面，如第3C圖所示之電子封裝件3”，亦可於第2C圖所示之覆晶封裝基板2”之線路結構2a”之第一側20a上設置該電子元件30及其相關製程，於此不再贅述。
綜上所述，本發明之覆晶封裝基板2,2’,2”及藉此封裝完成之電子封裝件3,3’,3”，係藉由將該強化結構2b,5b,6b設於該線路結構2a,2a’之第二側20b上，以增加該覆晶封裝基板2,2’,2”之剛性強度，故相較於習知技術，當該覆晶封裝基板2,2’,2”用於大封裝尺寸時，即使薄化該覆晶封裝基板2,2’,2”，該覆晶封裝基板2,2’,2”仍具有高的剛性，因而於後續封裝高溫製程時或於產品使用時，能避免該電子封裝件3,3’,3”發生彎翹，進而能避免其與電子元件30或電路板之間發生連接不良之問題。
再者，由於該覆晶封裝基板2,2’,2”用於大封裝尺寸(如55*55、70*70、80*80mm2等)時，該線路結構2a,2a’之增層部21之層數可依需求設計，故該線路結構2a,2a’可能產生各種程度之翹曲變化，因而可藉由該強化結構2b,5b,6b之厚度t或利用該強化結構2b之及構成材質。因此，藉由調整該強化結構2b,5b,6b之厚度t及構成材質，即可控制該覆晶封裝基板2,2’,2”之剛性，因而無需增加該核心層20的厚度，甚至可降低該核心層20之厚度或無需配置該核心層20，即能避免該覆晶封裝基板2,2’,2”彎翹之問題。藉此，該導電部200,200’之端面可依需求朝微小化設計或無需配置該該導電部200,200’，因而能降低該線路層211之線路佈線限制，進而易於製作細線路及細間距之 線路層211，達到高密度封裝之功效。
又，因無需增加該核心層20的厚度，甚至能降低該核心層20之厚度，該導電部200’採用金屬導電柱可降低導電阻值，以提升電性，進而可提供良好之散熱。
另外，因該核心層20得以變薄，故該導電部200之加工難度降低，因而電子封裝件3及其覆晶封裝基板2之整體製作成本可大幅降低。
因此，茲將藉由本發明特徵所產生之功效如下：
第一、因本發明之覆晶封裝基板2,2’,2”具有高剛性強化結構2b,5b,6b的支撐作用，促使該覆晶封裝基板2,2’,2”及藉其完成之電子封裝件3,3’,3”可以進行大尺寸之封裝作業及朝薄型化設計。
第二、因本發明之核心層20能維持薄型化設計，故本發明之導電部200之端面可依需求朝微小化設計，因而達到該導電部200細間距化之目的。
第三、因本發明之導電部200能細間距化設計，甚至無需配置該該導電部200，故能降低該線路層211之線路佈線限制，進而易於製作高密度之線路層211。
第四、因本發明之核心層20能維持薄型化設計，故不會增加該導電部200之直徑與該核心層20之厚度二者間的縱深比，因而易於填塞該導電部200之導通孔或電鍍該導電部200之導電柱，因而能有效均勻填入材質。
第五、因本發明之核心層20能維持薄型化設計，故不會增加該導電部200的高度，因而能降低導電阻值，進 而提昇電性功效。
第六、因本發明之核心層20能維持薄型化設計，使該導電部200之孔形與核心層20厚度間之縱深比不會變大，故能大幅降低該核心層20內之導通孔的加工難度與成本。
第七、因本發明之強化結構2b,5b,6b的厚剛性層24及薄核心層20(甚至無該核心層20)的特徵，可有效提升該電子封裝件3,3’,3”的散熱性，因而能配合封裝過程的高溫而不會翹曲變形，亦能確保應用端於運作發熱時的效能穩定性。進一步，該強化結構2b,5b為金屬材時，更可以提供良好的電性接地功能，降低使用中之雜訊。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (14)

  1. 一種覆晶封裝基板，係包括：線路結構，係具有相對之第一側與第二側；以及強化結構，係設於該線路結構之第一側及/或第二側上。
  2. 如申請專利範圍第1項所述之覆晶封裝基板，其中，該線路結構係包含至少一介電層及設於該介電層上之線路層。
  3. 如申請專利範圍第2項所述之覆晶封裝基板，其中，該線路結構復包含核心層，以令該介電層與該線路層設於該核心層上。
  4. 如申請專利範圍第3項所述之覆晶封裝基板，其中，該核心層內係形成有複數電性連接該線路層之導電部。
  5. 如申請專利範圍第4項所述之覆晶封裝基板，其中，該導電部係包含單一柱體或複數相互接觸堆疊之柱體。
  6. 如申請專利範圍第4項所述之覆晶封裝基板，其中，該導電部係為導電通孔。
  7. 如申請專利範圍第1項所述之覆晶封裝基板，其中，該強化結構係包含剛性層，其為導電材或絕緣材。
  8. 如申請專利範圍第7項所述之覆晶封裝基板，其中，該強化結構復包含絕緣部，用以包覆該剛性層，以令該剛性層藉由該絕緣部結合於該線路結構上。
  9. 如申請專利範圍第8項所述之覆晶封裝基板，其中，該絕緣部係包含結合該線路結構之結合層及包覆該剛性 層之保護層。
  10. 如申請專利範圍第1項所述之覆晶封裝基板，其中，該強化結構係包含結合於該線路結構上之絕緣部。
  11. 如申請專利範圍第1項所述之覆晶封裝基板，復包括導電元件，係設於該線路結構上以電性連接該線路結構，且該導電元件位於該強化結構中，並令該導電元件外露於該強化結構。
  12. 如申請專利範圍第1項所述之覆晶封裝基板，其中，該線路結構係為無核心層形式。
  13. 一種電子封裝件，係包括：如申請專利範圍第1至12項之其中一者所述之覆晶封裝基板；以及電子元件，係設於該線路結構之第一側及/或第二側上。
  14. 如申請專利範圍第13項所述之電子封裝件，復包括封裝層，係設於該線路結構上以包覆結合該電子元件。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10978417B2 (en) * 2019-04-29 2021-04-13 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
JP7342621B2 (ja) 2019-10-30 2023-09-12 オムロンヘルスケア株式会社 測定装置、及び測定システム
WO2023148840A1 (ja) * 2022-02-02 2023-08-10 キオクシア株式会社 半導体装置
CN117279202A (zh) * 2022-06-15 2023-12-22 奥特斯奥地利科技与系统技术有限公司 封装件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003039219A1 (fr) * 2001-10-31 2003-05-08 Shinko Electric Industries Co., Ltd. Procede de fabrication de carte de circuits imprimes multicouches pour dispositif a semiconducteur
JP3955799B2 (ja) * 2002-06-27 2007-08-08 日本特殊陶業株式会社 配線基板の製造方法
JP4336605B2 (ja) * 2004-04-09 2009-09-30 日本特殊陶業株式会社 配線基板の製造方法
JP4003767B2 (ja) * 2004-09-02 2007-11-07 株式会社トッパンＮｅｃサーキットソリューションズ 半導体装置、及び印刷配線板の製造方法
TWI308385B (en) * 2006-08-09 2009-04-01 Unimicron Technology Corp Package substrate
JP5356876B2 (ja) * 2008-03-28 2013-12-04 日本特殊陶業株式会社 多層配線基板及びその製造方法
TW201113997A (en) * 2009-10-15 2011-04-16 Unimicron Technology Corp Package substrate and manufacture thereof, package structure and manufacture thereof
KR101752829B1 (ko) * 2010-11-26 2017-06-30 삼성전자주식회사 반도체 장치
CN103066048B (zh) * 2011-10-21 2015-11-25 欣兴电子股份有限公司 具有支撑体的封装基板、封装结构及其制法
JP2016207940A (ja) * 2015-04-27 2016-12-08 イビデン株式会社 電子部品内蔵配線板及びその製造方法
TWI573230B (zh) * 2015-06-26 2017-03-01 矽品精密工業股份有限公司 封裝件及其封裝基板
KR102329799B1 (ko) * 2017-08-11 2021-11-22 삼성전자주식회사 반도체 패키지

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