KR20220007444A - 패키지 기판 및 이를 포함하는 반도체 패키지 - Google Patents

패키지 기판 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20220007444A
KR20220007444A KR1020200085675A KR20200085675A KR20220007444A KR 20220007444 A KR20220007444 A KR 20220007444A KR 1020200085675 A KR1020200085675 A KR 1020200085675A KR 20200085675 A KR20200085675 A KR 20200085675A KR 20220007444 A KR20220007444 A KR 20220007444A
Authority
KR
South Korea
Prior art keywords
bonding
insulating layer
pad
layer
package substrate
Prior art date
Application number
KR1020200085675A
Other languages
English (en)
Inventor
박지우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200085675A priority Critical patent/KR20220007444A/ko
Priority to US17/167,518 priority patent/US11450634B2/en
Publication of KR20220007444A publication Critical patent/KR20220007444A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

본 개시의 예시적 실시예에 따른 패키지 기판은, 제1 배선 패턴; 상기 제1 배선 패턴을 감싸는 제1 절연 층; 상기 제1 절연 층 상에서 상기 제1 배선 패턴과 연결되고, 제1 본딩 면을 갖는 제1 본딩 패드; 및 상기 제1 절연 층의 일 면으로부터 부분적으로 돌출된 돌출 본딩 층으로서, 상기 제1 절연 층의 상기 일 면으로부터 돌출되고, 상기 제1 배선 패턴과 연결되는 금속 층; 상기 금속 층 상에 있고, 상기 제1 본딩 면보다 높은 레벨의 제2 본딩 면을 갖는 제2 본딩 패드; 및 상기 제2 본딩 패드의 측면을 감싸는 제2 절연 층;을 포함하는 상기 돌출 본딩 층;을 포함한다.

Description

패키지 기판 및 이를 포함하는 반도체 패키지{PACKAGE SUBSTRATE AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}
본 개시의 기술적 사상은 반도체 칩이 탑재되는 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지의 저장 용량이 고용량화됨과 동시에, 반도체 칩을 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 또한, 반도체 패키지 안에 다양한 기능의 반도체 칩들을 포함시키고, 상기 반도체 칩들을 빠르게 구동시키기 위한 연구들이 진행되는 추세이다.
이러한 추세에 대응하여, 반도체 패키지는 패키지 기판 및 상기 패키지 기판 상에 탑재되는 복수의 반도체 칩들을 포함할 수 있고, 상기 복수의 반도체 칩들은 본딩 와이어를 통해 패키지 기판과 전기적으로 연결될 수 있다. 최근에는, 본딩 와이어 및 패키지 기판 사이의 접합 신뢰성을 향상시키기 위한 연구 및 반도체 패키지의 제조 비용을 절감시키는 연구가 활발한 실정이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 본딩 와이어 및 패키지 기판 사이의 접합 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 제조 비용이 절감된 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 예시적인 실시예로 제1 배선 패턴; 상기 제1 배선 패턴을 감싸는 제1 절연 층; 상기 제1 절연 층 상에서 상기 제1 배선 패턴과 연결되고, 제1 본딩 면을 갖는 제1 본딩 패드; 및 상기 제1 절연 층의 일 면으로부터 부분적으로 돌출된 돌출 본딩 층으로서, 상기 제1 절연 층의 상기 일 면으로부터 돌출되고, 상기 제1 배선 패턴과 연결되는 금속 층; 상기 금속 층 상에 있고, 상기 제1 본딩 면보다 높은 레벨의 제2 본딩 면을 갖는 제2 본딩 패드; 및 상기 제2 본딩 패드의 측면을 감싸는 제2 절연 층;을 포함하는 상기 돌출 본딩 층;을 포함하는 패키지 기판을 제공한다.
본 개시의 예시적인 실시예로 패키지 기판으로서, 제1 배선 패턴; 상기 제1 배선 패턴을 감싸는 제1 절연 층; 상기 제1 절연 층 상에서 상기 제1 배선 패턴과 연결되고, 제1 본딩 면을 갖는 제1 본딩 패드; 상기 제1 절연 층 상에 있고, 상기 제1 배선 패턴과 연결되는 금속 층; 상기 금속 층 상에 있고, 상기 제1 본딩 면보다 높은 레벨의 제2 본딩 면을 갖는 제2 본딩 패드; 및 상기 제1 절연 층의 일 면으로부터 부분적으로 돌출되고, 상기 금속 층의 측면 및 상기 제2 본딩 패드의 측면을 감싸는 제2 절연 층;을 포함하는 상기 패키지 기판; 상기 패키지 기판 상에 탑재되는 복수의 반도체 칩들로서, 상기 패키지 기판 상에 탑재되고, 하부 칩 패드를 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 탑재되고, 제1 상부 칩 패드 및 제2 상부 칩 패드를 포함하는 제2 반도체 칩; 및 상기 복수의 반도체 칩들 및 상기 패키지 기판을 전기적으로 연결시키는 본딩 와이어로서, 상기 하부 칩 패드 및 상기 제1 본딩 패드를 연결시키는 제1 본딩 와이어; 상기 제2 상부 칩 패드 및 상기 제2 본딩 패드를 연결시키는 제2 본딩 와이어; 및 상기 하부 칩 패드 및 상기 제1 상부 칩 패드를 연결시키는 제3 본딩 와이어;를 포함하는 상기 본딩 와이어;를 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예로 패키지 기판으로서, 제1 배선 패턴; 상기 제1 배선 패턴을 감싸는 제1 절연 층; 상기 제1 절연 층 상에서 상기 제1 배선 패턴과 연결되고, 제1 본딩 면을 갖는 제1 본딩 패드; 상기 제1 절연 층의 일 면으로부터 돌출되고, 상기 제1 배선 패턴과 연결되는 금속 층; 상기 금속 층 상에 있고, 상기 제1 본딩 면보다 높은 레벨의 제2 본딩 면을 갖는 제2 본딩 패드; 및 상기 제2 본딩 패드의 측면을 감싸는 제2 절연 층;을 포함하는 상기 패키지 기판; 상기 패키지 기판 상에 탑재되고, 제1 칩 패드 및 제2 칩 패드를 갖는 반도체 칩; 및 상기 반도체 칩 및 상기 패키지 기판을 전기적으로 연결시키는 본딩 와이어로서, 상기 제1 칩 패드 및 상기 제1 본딩 패드를 연결시키는 제1 본딩 와이어; 및 상기 제2 칩 패드 및 상기 제2 본딩 패드를 연결시키는 제2 본딩 와이어;를 포함하는 상기 본딩 와이어;를 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예에 따른 패키지 기판은 절연 층의 일 면으로부터 부분적으로 돌출되고, 본딩 와이어가 연결되는 본딩 패드를 갖는 돌출 본딩 층을 포함할 수 있다. 이에 따라, 본딩 와이어 및 패키지 기판 사이의 접합 신뢰성이 향상될 수 있다.
또한, 본 개시의 예시적인 실시예에 따른 패키지 기판이 절연 층의 일 면으로부터 부분적으로 돌출된 돌출 본딩 층을 포함할 수 있어서, 반도체 칩 및 본딩 패드를 연결시키는 본딩 와이어의 길이가 짧아질 수 있다. 이에 따라, 반도체 패키지의 제조 비용이 절감될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 패키지 기판의 단면도이다.
도 2는 본 개시의 예시적 실시예에 따른 패키지 기판의 평면도이다.
도 3은 도 1의 A 영역을 확대한 도면이다.
도 4는 본 개시의 예시적인 실시예에 따른 패키지 기판의 단면도이다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지의 내부를 평면적 관점에서 보여주는 도면이다.
도 7은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지의 내부를 평면적 관점에서 보여주는 도면이다.
도 9는 본 개시의 예시적 실시예에 따른 패키지 기판의 제조 방법의 흐름을 보여주는 플로우 차트이다.
도 10 내지 도 19는 본 개시의 예시적 실시예에 따른 패키지 기판의 제조 방법의 각 단계들을 보여주는 도면들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 단면도이고, 도 2는 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 평면도이다. 또한, 도 3은 도 1의 A 영역을 확대한 도면이다.
본 개시의 예시적 실시예에 따른 패키지 기판(10)은 반도체 칩(도 5, 50)을 탑재하기 위한 기판일 수 있다. 예시적인 실시예에서, 패키지 기판(10)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 다만 전술한 바에 한정되지 않고, 패키지 기판(10)은 웨이퍼(wafer)로 제작된 기판일 수도 있다.
도 1 내지 도 3을 함께 참조할 때, 본 개시의 예시적 실시예에 따른 패키지 기판(10)은 제1 배선 패턴(110), 제1 절연 층(120), 제1 본딩 패드(130), 금속 층(210), 제2 절연 층(220), 제2 본딩 패드(230), 외부 연결 패드(140), 및 외부 연결 단자(150) 등을 포함할 수 있다.
제1 절연 층(120)은 패키지 기판(10)의 외관을 형성하고, 제1 배선 패턴(110)을 둘러싸는 층일 수 있다. 제1 절연 층(120)은 상면(120a) 및 하면(120b)을 가질 수 있다. 제1 절연 층(120)의 상면(120a)은 제1 본딩 패드(130)와 인접한 면일 수 있고, 하면(120b)은 외부 연결 패드(140)와 인접하고, 상면(120a)에 반대되는 면일 수 있다.
예시적인 실시예에서, 제1 절연 층(120)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 제1 절연 층(120)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
다만 전술한 바에 한정되지 않고, 제1 절연 층(120)은 포토 리소그래피 공정이 가능한 PID(Photo Imageable Dielectic) 소재의 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연 층(120)은 감광성 폴리이미드(photosensitive polyimide, PSPI) 및 폴리벤조비스옥사졸(polybenzobisoxazole, PBO) 중 적어도 어느 하나를 포함할 수 있다.
제1 배선 패턴(110)은 제1 절연 층(120) 내에 있고, 제1 본딩 패드(130), 제2 본딩 패드(230), 및 외부 연결 패드(140)와 전기적으로 연결되는 도전성 패턴일 수 있다.
예시적인 실시예에서, 제1 배선 패턴(110)은 제1 절연 층(120) 내에서 수평 방향으로 연장되는 배선 라인 패턴(113), 제1 절연 층(120) 내에서 수직 방향으로 연장되고, 배선 라인 패턴(113) 및 제1 본딩 패드(130)를 연결시키는 제1 배선 비아 패턴(115a), 제1 절연 층(120) 내에서 수직 방향으로 연장되고, 배선 라인 패턴(113) 및 금속 층(210)을 연결시키는 제2 배선 비아 패턴(115b), 및 제1 절연 층(120) 내에서 수직 방향으로 연장되고, 배선 라인 패턴(113) 및 외부 연결 패드(140)를 연결시키는 제3 배선 비아 패턴(115c)을 포함할 수 있다.
예시적인 실시예에서, 제1 배선 패턴(110)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다.
예시적인 실시예에서, 제1 배선 패턴(110)은 배선 라인 패턴(113) 및 제1 절연 층(120)의 사이에 개재되고, 제1 내지 제3 배선 비아 패턴(115a, 115b, 115c) 및 제1 절연 층(120)의 사이에 개재된 제1 씨드 층(미도시)을 더 포함할 수 있다.
예시적인 실시예에서, 제1 씨드 층은 물리 기상 증착 공정을 통해 형성될 수 있고, 배선 라인 패턴(113) 및 제1 내지 제3 배선 비아 패턴들(115a, 115b, 115c)은 상기 제1 씨드 층을 이용하는 도금 공정을 통해 형성될 수 있다.
예시적인 실시예에서, 상기 제1 씨드 층은 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al), 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 상기 제1 씨드 층은 티타늄 상에 구리가 적층된 Cu/Ti, 또는 티타늄 텅스텐 상에 구리가 적층된 Cu/TiW일 수 있다.
예를 들어, 배선 라인 패턴(113) 및 제1 내지 제3 배선 비아 패턴들(115a, 115b, 115c)의 물질로서 구리(Cu)가 이용되는 경우, 상기 제1 씨드 층의 적어도 일 부분은 확산 배리어 층으로서 작용할 수 있다.
제1 본딩 패드(130)는 제1 절연 층(120)의 상면(120a) 상에 있고, 제1 배선 비아 패턴(115a)에 의해 배선 라인 패턴(113)과 전기적으로 연결되는 패드일 수 있다. 제1 본딩 패드(130)의 본딩 면(130a)은 제1 절연 층(120)에 의해 덮이지 않고, 외부에 노출될 수 있다.
예시적인 실시예에서, 제1 본딩 패드(130)의 측면은 제1 절연 층(120)으로부터 노출될 수 있다. 다만 이에 한정되지 않고, 제1 본딩 패드(130)의 측면 중 적어도 일부는 제1 절연 층(120)에 의해 둘러싸일 수도 있다.
예시적인 실시예에서, 제1 본딩 패드(130)의 물질은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
제2 절연 층(220)은 제1 절연 층(120)의 상면(120a)으로부터 부분적으로 돌출된 절연 층일 수 있다. 또한, 제2 절연 층(220)을 평면적 관점에서 봤을 경우, 상기 제2 절연 층(220)은 제1 절연 층(120)의 상면(120a) 상에서 직선 방향으로 연장되는 층일 수 있다.
예를 들어, 제2 절연 층(220)은 제1 절연 층(120)의 상면(120a) 상에서 X 방향 및 Y 방향 중 적어도 어느 하나의 방향으로 연장될 수 있다. 패키지 기판(10)의 외관은 제2 절연 층(220)에 의해, 상부의 일 부분이 제1 절연 층(120)으로부터 위로 볼록하게 돌출된 형상일 수 있다.
예시적인 실시예에서, 제2 절연 층(220)의 물질은 제1 절연 층(120)의 물질과 실질적으로 동일할 수 있다. 예를 들어, 제2 절연 층(120)은 산화물 또는 질화물을 포함할 수도 있다.
또한, 제2 절연 층(220)은 포토 리소그래피 공정이 가능한 PID 소재의 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연 층(220)은 감광성 폴리이미드(PSPI) 및 폴리벤조비스옥사졸(PBO) 중 적어도 어느 하나를 포함할 수 있다.
예시적인 실시예에서, 제2 절연 층(220)은 제1 절연 층(120) 상에 있고, 제2 본딩 패드(230)의 측면을 감쌀 수 있다. 또한, 제2 본딩 패드(230)의 본딩 면(230a)은 제2 절연 층(220)에 의해 덮이지 않고, 외부에 노출될 수 있다.
예시적인 실시예에서, 제2 절연 층(220)은 제1 절연 층(120)과 맞닿고, 금속 층(210) 및 제2 본딩 패드(230)를 둘러쌀 수 있다. 예를 들어, 제2 절연 층(220)은 금속 층(210)이 노출되지 않도록, 상기 금속 층(210)의 측면 및 상면을 모두 덮을 수 있다.
또한, 제2 절연 층(220)은 금속 층(210)의 상부에서 제2 본딩 패드(230)의 측면을 둘러싸고, 제2 본딩 패드(230)의 본딩 면(230a)을 외부에 노출시킬 수 있다. 예를 들어, 제2 절연 층(220)의 상면 및 제2 본딩 패드(230)의 본딩 면(230a)은 동일 평면 상에 있을 수 있다.
금속 층(210)은 제1 절연 층(120) 상에 있고, 제1 배선 패턴(110)과 전기적으로 연결되는 층일 수 있다. 예를 들어, 금속 층(210)은 제2 배선 비아 패턴(115b)에 의해 배선 라인 패턴(113)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 금속 층(210)은 제1 절연 층(120)의 상면(120a)으로부터 부분적으로 돌출될 수 있다. 다시 말해, 금속 층(210)은 제1 절연 층(120)의 상면(120a) 중 일 부분에만 마련될 수 있다. 패키지 기판(10)은 금속 층(210)이 마련된 부분에서 상향으로 돌출된 형상을 가질 수 있다.
예시적인 실시예에서, 금속 층(210)은 제2 배선 패턴(213) 및 제2 씨드 층(215)을 포함할 수 있다. 제2 배선 패턴(213)은 제1 절연 층(120) 상에서 수평 방향으로 연장되고, 도전성 물질을 포함하는 패턴일 수 있다. 제2 배선 패턴(213)은 제2 배선 비아 패턴(115b)에 의해 제1 배선 패턴(110)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 제2 배선 패턴(213)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다.
제2 씨드 층(215)은 제2 배선 패턴(213) 및 제1 절연 층(120) 사이에 개재될 수 있다. 제2 씨드 층(215)은 물리 기상 증착 공정을 통해 형성될 수 있고, 제2 배선 패턴(213)은 도금 공정을 통해 형성될 수 있다.
예시적인 실시예에서, 제2 씨드 층(215)은 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al), 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 제2 씨드 층(215)은 티타늄 상에 구리가 적층된 Cu/Ti, 또는 티타늄 텅스텐 상에 구리가 적층된 Cu/TiW일 수 있다. 또한, 제2 배선 패턴(213)의 물질로서 구리(Cu)가 이용되는 경우, 제2 씨드 층(215)의 적어도 일 부분은 확산 배리어 층으로서 작용할 수 있다.
예시적인 실시예에서, 금속 층(210)의 제2 배선 패턴(213) 및 제2 씨드 층(215)은 제2 절연 층(220)에 의해 둘러싸일 수 있다. 이에 따라, 금속 층(210)은 외부에 노출되지 않을 수 있다.
예시적인 실시예에서, 패키지 기판(10)을 평면적 관점에서 봤을 경우, 제1 배선 패턴(110)은 패키지 기판(10)의 전 영역에서 형성될 수 있지만, 제2 배선 패턴(213)은 패키지 기판(10)의 일 영역에서만 형성될 수 있다.
예를 들어, 제1 배선 패턴(110)은 패키지 기판(10)의 중심 부분 및 가장자리 부분 모두에 형성될 수 있지만, 제2 배선 패턴(213)은 패키지 기판(10)의 가장자리 부분에만 형성될 수 있다.
제2 본딩 패드(230)는 제2 절연 층(220)을 통과하여, 금속 층(210)과 연결되는 패드일 수 있다. 제2 본딩 패드(230)의 측면은 제2 절연 층(220)에 의해 둘러싸일 수 있고, 제2 본딩 패드(230)의 본딩 면(230a)은 제2 절연 층(220)에 의해 외부에 노출될 수 있다.
예시적인 실시예에서, 제2 본딩 패드(230)는 하향으로 갈수록(즉, 금속 층(210)에 가까워질수록) 수평 방향의 단면적(즉, X-Y 평면 상의 단면적)이 작아지는 테이퍼(Tapered) 형상일 수 있다. 다만 전술한 바에 한정되지 않고, 제2 본딩 패드(230)는 수평 방향의 단면적이 일정한 형상일 수도 있다.
제2 본딩 패드(230)의 물질은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
패키지 기판(10)의 돌출 본딩 층(200)은 전술한 금속 층(210), 제2 절연 층(220), 및 제2 본딩 패드(230)를 포함할 수 있다. 돌출 본딩 층(200)은 제1 절연 층(120)의 상면(120a)으로부터 상향 돌출된 층일 수 있다. 또한, 돌출 본딩 층(200)은 패키지 기판(10) 및 반도체 칩(도 5, 50)을 연결시키는 본딩 와이어(도 5, w2)와 맞닿는 층일 수 있다.
예시적인 실시예에서, 패키지 기판(10)의 두께(즉, 패키지 기판(10)의 Z 방향의 길이)는 약 0.08 밀리미터 내지 0.13 밀리미터일 수 있다. 또한, 패키지 기판(10)의 돌출 본딩 층(200)의 두께는 약 0.02 밀리미터 내지 약 0.04 밀리미터일 수 있다. 즉, 돌출 본딩 층(200)은 제1 절연 층(120)의 상면(120a)으로부터 수직 방향(Z 방향)으로 약 0.02 밀리미터 내지 약 0.04 밀리미터 돌출될 수 있다.
예시적인 실시예에서, 패키지 기판(10)을 평면적 관점에서 봤을 경우, 돌출 본딩 층(200)은 패키지 기판(10) 상에 탑재되는 반도체 칩(도 5, 50)의 외측에 마련될 수 있다. 이에 따라, 돌출 본딩 층(200)은 패키지 기판(10)의 가장자리 부분에 위치할 수 있다.
예시적인 실시예에서, 패키지 기판(10)을 평면적 관점에서 봤을 경우, 돌출 본딩 층(200)은 제1 절연 층(120)의 상면(120a) 상에서 직선 방향으로 연장될 수 있다. 예를 들어, 돌출 본딩 층(200)은 제1 절연 층(120)의 상면(120a) 상에서 X 방향 및 Y 방향 중 적어도 어느 하나의 방향으로 연장될 수 있다.
예시적인 실시예에서, 돌출 본딩 층(200)이 연장된 방향은 제1 절연 층(120)의 측면이 연장된 방향과 평행한 방향일 수 있다. 또한, 돌출 본딩 층(200)이 연장된 방향은 패키지 기판(10) 상에 탑재되는 반도체 칩(도 5, 50)의 측면이 연장된 방향과 평행한 방향일 수 있다.
예를 들어, 반도체 칩(도 5, 50)의 측면들이 X 방향 및 Y 방향으로 연장된 경우, 돌출 본딩 층(200)은 제1 절연 층(120)의 상면(120a) 상에서 X 방향 및 Y 방향 중 적어도 어느 하나의 방향으로 연장될 수 있다.
또한, 반도체 칩(50)의 측면들이 X 방향 및 Y 방향과 어긋난 제1 방향으로 연장된 경우, 돌출 본딩 층(200)은 제1 절연 층(120)의 상면(120a) 상에서 상기 제1 방향과 평행한 방향으로 연장될 수 있다.
외부 연결 패드(140)는 외부 연결 단자(150)를 배치시키기 위한 언더 범프 메탈(Under Bump Metallurgy, UBM)로 기능하는 패드일 수 있다. 외부 연결 패드(140)는 제3 배선 비아 패턴(115c)에 의해 배선 라인 패턴(113)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 외부 연결 패드(140)의 물질은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
외부 연결 단자(150)는 외부 연결 패드(140)에 연결되고, 패키지 기판(10)을 외부 장치와 연결시키기 위한 단자일 수 있다. 외부 연결 단자(150)는 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질일 수 있다.
비교 예에 따른 패키지 기판은 반도체 칩의 전기적 연결을 위한 복수의 본딩 패드들을 포함할 수 있다. 복수의 본딩 패드들은 본딩 와이어에 의해 반도체 칩과 전기적으로 연결될 수 있다.
비교 예에 따른 패키지 기판의 경우, 상기 패키지 기판 내의 배선 패턴들이 복잡해짐에 따라, 복수의 본딩 패드들이 형성되는 위치는 제한될 수 있다. 예를 들어, 패키지 기판 내의 배선 패턴들이 복잡해짐에 따라, 복수의 본딩 패드들은 상기 패키지 기판의 최외곽 부분에 마련될 수 있다.
복수의 본딩 패드들이 패키지 기판의 최외곽 부분에 마련되고, 복수의 반도체 칩들이 패키지 기판 상에서 수직 방향으로 적층됨에 따라, 반도체 칩 및 본딩 패드를 연결시키는 본딩 와이어의 길이는 점차 길어질 수 있다.
이에 따라, 비교 예에 따른 패키지 기판을 포함하는 반도체 패키지의 경우, 본딩 와이어 및 본딩 패드의 접합 신뢰성이 취약할 수 있다. 또한, 본딩 와이어는 가격이 비싼 금속 물질(예를 들어, 금(Au), 은(Ag) 등)을 포함할 수 있어서, 상기 본딩 와이어의 길이가 길어짐에 따라, 반도체 패키지의 제조 비용이 증가될 수 있다.
본 개시의 예시적인 실시예에 따른 패키지 기판(10)은 전술한 바와 같이 제1 절연 층(120)의 상면(120a)으로부터 부분적으로 돌출된 돌출 본딩 층(200)을 포함할 수 있다.
돌출 본딩 층(200)이 제1 절연 층(120) 상에서 제1 배선 패턴(110)과 전기적으로 연결되는 금속 층(210) 및 제2 본딩 패드(230)를 포함할 수 있어서, 돌출 본딩 층(200)의 위치적 제약이 완화될 수 있다. 다시 말해, 돌출 본딩 층(200)은 제1 절연 층(120)의 가장자리 부분에 형성될 수도 있고, 중심 부분에 형성될 수 있다.
또한, 패키지 기판(10)의 제2 본딩 패드(230)의 본딩 면(230a)의 레벨은 제1 본딩 패드(130)의 본딩 면(130a)의 레벨보다 높을 수 있다. 본딩 면의 레벨은 제1 절연 층(120)의 상면(120a)으로부터 상기 본딩 면이 수직 방향(Z 방향)으로 형성하는 길이로 정의될 수 있다.
이에 따라, 반도체 칩(도 5, 50) 및 제2 본딩 패드(230)를 연결시키는 본딩 와이어(도 5, w2)의 길이가 짧아질 수 있어서, 반도체 패키지(도 5, 1)의 제조 비용이 절감될 수 있다. 또한, 본딩 와이어(w2) 및 제2 본딩 패드(230)의 접합 신뢰성이 개선될 수 있다.
도 4는 본 개시의 예시적인 실시예에 따른 패키지 기판(20)의 단면도이다.
도 4의 패키지 기판(20)은 제1 배선 패턴(110), 제1 절연 층(120), 제1 본딩 패드(130), 금속 층(210), 제2 절연 층(320), 제2 본딩 패드(230), 외부 연결 패드(140), 및 외부 연결 단자(150) 등을 포함할 수 있다.
이하에서는, 도 1의 패키지 기판(10) 및 도 4의 패키지 기판(20)의 중복된 내용은 생략하고, 차이점을 위주로 설명한다.
도 4를 참조할 때, 제2 절연 층(320)은 금속 층(210) 상에 있고, 제2 본딩 패드(230)를 둘러쌀 수 있다. 예시적인 실시예에서, 제2 절연 층(320)은 제1 절연 층(120)과 맞닿지 않을 수 있고, 상기 제2 절연 층(320)의 측면은 금속 층(210)의 측면과 동일 평면 상에 있을 수 있다. 이에 따라, 금속 층(210)의 측면은 외부에 노출될 수 있다.
예시적인 실시예에서, 제2 절연 층(320)의 상면은 제2 본딩 패드(230)의 상면과 동일 평면 상에 있을 수 있다. 다만 전술한 바에 한정되지 않고, 제2 절연 층(320)의 상면은 제2 본딩 패드(230)의 상면보다 낮은 레벨에 있을 수 있고, 상기 제2 절연 층(320)은 제2 본딩 패드(230)의 측면의 적어도 일부만을 감쌀 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 패키지(1)의 단면도이고, 도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지(1)의 내부를 평면적 관점에서 보여주는 도면이다.
도 5 및 도 6을 함께 참조할 때, 반도체 패키지(1)는 패키지 기판(10), 반도체 칩(50), 제1 본딩 와이어(w1), 제2 본딩 와이어(w2), 및 몰딩 층(60)을 포함할 수 있다.
패키지 기판(10)은 제1 배선 패턴(110), 제1 절연 층(120), 제1 본딩 패드(130), 금속 층(210), 제2 절연 층(220), 제2 본딩 패드(230), 외부 연결 패드(140), 및 외부 연결 단자(150) 등을 포함할 수 있다. 패키지 기판(10)의 기술적 사상은 도 1 내지 도 3을 참조하여 설명한 내용과 중복되므로 자세한 내용은 생략한다.
반도체 칩(50)은 패키지 기판(10) 상에 탑재될 수 있다. 반도체 칩(50)은 제1 면(500a) 및 상기 제1 면에 대향하는 제2 면(500b)을 가질 수 있다. 제1 면(500a)은 반도체 칩(50)의 상면일 수 있고, 제2 면(500b)은 반도체 칩(50)의 하면일 수 있다. 반도체 칩(50)은 제2 면(500b) 상의 접착 층(550)에 의해 패키지 기판(10)의 일 면에 고정될 수 있다.
예시적인 실시예에서, 반도체 칩(50)은 로직 반도체 칩을 포함할 수 있다. 로직 반도체 칩은 예를 들어, CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)와 같은 로직 반도체 칩을 포함할 수 있다.
또한, 반도체 칩(50)은 메모리 반도체 칩을 포함할 수 있다. 메모리 반도체 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩을 포함할 수 있고, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩을 포함할 수 있다.
예시적인 실시예에서, 반도체 칩(50)은 반도체 기판(510), 칩 패드(520), 및 패시베이션 층(530) 등을 포함할 수 있다. 반도체 기판(510)은 제1 면(500a)과 인접한 부분에서 활성 층(AL)을 가질 수 있다.
예시적인 실시예에서, 활성 층(AL)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 예를 들어, 복수의 개별 소자들은 다양한 미세 전자 소자 (microelectronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor), MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
예시적인 실시예에서, 반도체 기판(510)의 물질은 실리콘(Si, silicon)을 포함할 수 있다. 또한, 반도체 기판(510)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물을 포함할 수도 있다. 다만, 반도체 기판(510)의 물질은 전술한 바에 한정되지 않는다.
칩 패드(520)는 반도체 기판(510) 상에 있고, 활성 층(AL) 내의 복수의 개별 소자들과 전기적으로 연결되는 패드일 수 있다. 또한, 칩 패드(520)는 반도체 기판(510)의 가장자리에 마련될 수 있다.
예시적인 실시예에서, 칩 패드(520)의 물질은 니켈(Ni), 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다. 다만, 칩 패드(520)의 물질은 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 칩 패드(520)는 제1 칩 패드(523) 및 제2 칩 패드(525)를 포함할 수 있다. 제1 칩 패드(523)는 패키지 기판(10)의 제1 본딩 패드(130)와 연결되는 패드일 수 있고, 제2 칩 패드(525)는 패키지 기판(10)의 제2 본딩 패드(230)와 연결되는 패드일 수 있다.
패시베이션 층(530)은 반도체 기판(510) 상에 있고, 칩 패드(520)의 측면을 둘러쌀 수 있다. 또한, 패시베이션 층(530)은 칩 패드(520)의 본딩 면을 노출시킬 수 있다. 예시적인 실시 예에서, 패시베이션 층(117)은 절연성 폴리머와 같은 절연 물질을 포함할 수 있다.
제1 본딩 와이어(w1)는 반도체 칩(50)의 제1 칩 패드(523) 및 패키지 기판(10)의 제1 본딩 패드(130)를 연결시키도록 구성된 도전성 와이어일 수 있다. 또한, 제2 본딩 와이어(w2)는 반도체 칩(50)의 제2 칩 패드(525) 및 패키지 기판(10)의 제2 본딩 패드(230)를 연결시키도록 구성된 도전성 와이어일 수 있다.
제1 본딩 와이어(w1) 및 제2 본딩 와이어(w2)는 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 파라듐(Pd), 니켈(Ni), 코발트(Co), 크롬(Cr) 및 티타늄(Ti) 중 적어도 하나의 물질을 포함할 수 있다.
몰딩 층(60)은 패키지 기판(10) 상에 있고, 반도체 칩(50), 제1 본딩 와이어(w1), 및 제2 본딩 와이어(w2)를 감쌀 수 있다. 몰딩 층(60)은 절연성 폴리머 및 에폭시 수지 중 적어도 어느 하나를 포함하는 물질일 수 있다. 예를 들어, 몰딩 층(60)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 포함할 수 있다.
도 6에 도시된 바와 같이, 패키지 기판(10)을 평면적 관점에서 봤을 경우, 돌출 본딩 층(200)은 제1 절연 층(120)의 상면(120a)에서 직선 방향으로 연장될 수 있다. 예를 들어, 돌출 본딩 층(200)은 패키지 기판(10) 상에 탑재된 반도체 칩(50)의 일 측면이 연장된 방향과 평행한 방향으로 연장될 수 있다.
예를 들어, 반도체 칩(50)의 측면들이 X 방향 및 Y 방향으로 연장된 경우, 돌출 본딩 층(200)은 제1 절연 층(120)의 상면(120a) 상에서 X 방향 및 Y 방향 중 적어도 어느 하나의 방향으로 연장될 수 있다.
다만 전술한 바에 한정되지 않고, 반도체 칩(50)의 측면들이 X 방향 및 Y 방향과 어긋난 제1 방향으로 연장된 경우, 돌출 본딩 층(200)은 제1 절연 층(120)의 상면(120a) 상에서 상기 제1 방향과 평행한 방향으로 연장될 수 있다.
예시적인 실시예에서, 제2 칩 패드(525)는 복수 개로 마련될 수 있고, 상기 복수의 제2 칩 패드들(525)은 반도체 칩(50)의 측면이 연장된 방향과 평행한 방향으로 배열될 수 있다. 예를 들어, 반도체 칩(50)의 측면이 Y 방향으로 연장됨에 따라, 복수의 제2 칩 패드들(525)은 Y 방향으로 연장되도록 배열될 수 있다.
예시적인 실시예에서, 돌출 본딩 층(200)의 제2 본딩 패드(230)는 제2 칩 패드(525)에 대응되도록 복수 개로 마련될 수 있다. 또한, 복수의 제2 본딩 패드들(230)은 복수의 제2 칩 패드들(525)이 연장된 방향과 평행한 방향으로 배열될 수 있다. 예를 들어, 복수의 제2 칩 패드들(525)이 Y 방향으로 연장됨에 따라, 복수의 제2 본딩 패드들(230) 역시 Y 방향으로 연장되도록 배열될 수 있다.
예시적인 실시예에서, 제2 본딩 패드(230)의 중심 및 제2 칩 패드(525)의 중심을 이은 직선(L1)이 복수의 제2 칩 패드들(525)이 연장된 방향(예를 들어, Y 방향)과 수직이 되도록, 제2 본딩 패드(230)의 Y 방향의 위치가 결정될 수 있다. 다시 말해, 제2 본딩 패드(230)의 중심 및 제2 칩 패드(525)의 중심 사이의 직선 거리가 최단 거리가 되도록, 제2 본딩 패드(230)의 Y 방향의 위치가 결정될 수 있다.
예시적인 실시예에서, 제2 본딩 와이어(w2)의 연장 방향(X 방향)은 복수의 제2 칩 패드들(525)이 연장된 방향(Y 방향), 및 복수의 제2 본딩 패드들(230)이 연장된 방향(Y 방향)과 수직일 수 있다. 또한, 제2 본딩 와이어(w2)의 연장 방향(X 방향)은 제2 본딩 패드(230)의 중심 및 제2 칩 패드(525)의 중심 사이의 직선(L1)이 연장된 방향(X 방향)과 평행할 수 있다.
즉, 제2 본딩 와이어(w2)는 제2 칩 패드(525)의 중심 및 제2 본딩 패드(230)의 중심을 최단 거리로 연결할 수 있다. 이에 따라, 제2 본딩 와이어(w2)의 길이가 짧아질 수 있고, 반도체 패키지(1)의 제조 비용이 절감될 수 있다.
또한, 제2 본딩 와이어(w2)의 꼬임 현상이 억제될 수 있고, 제2 본딩 와이어(w2) 및 제2 본딩 패드(230)의 접합 신뢰성이 향상될 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 반도체 패키지(2)의 단면도이고, 도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지(2)의 내부를 평면적 관점에서 보여주는 도면이다.
도 7 및 도 8을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(2)는 패키지 기판(10), 제1 반도체 칩(50), 제2 반도체 칩(70), 제1 내지 제3 본딩 와이어(w1, w2, w3), 및 몰딩 층(60) 등을 포함할 수 있다.
이하에서는, 도 5 및 도 6의 반도체 패키지(1)와 도 7 및 도 8의 반도체 패키지(2)의 차이점을 위주로 설명한다.
제1 반도체 칩(50)은 제1 접착 층(550a)에 의해 패키지 기판(10)의 일 면에 고정될 수 있고, 제2 반도체 칩(70)은 제2 접착 층(550b)에 의해 제1 반도체 칩(50)의 일 면에 고정될 수 있다.
예시적인 실시예에서, 제2 반도체 칩(70)은 상기 제2 반도체 칩(70)의 측면과 제1 반도체 칩(50)의 측면이 동일 평면 상에 있지 않도록, 제1 반도체 칩(50) 상에 탑재될 수 있다. 이에 따라, 제1 반도체 칩(50)의 하부 칩 패드(520)가 제2 반도체 칩(70)에 덮이지 않고, 노출될 수 있다.
예시적인 실시예에서, 제1 반도체 칩(50) 및 제2 반도체 칩(70)은 이종의 반도체 칩일 수 있다. 예를 들어, 반도체 패키지(2)는 서로 다른 종류의 반도체 칩들(50, 70)이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템 인 패키지(System In Package, SIP)일 수 있다.
예를 들어, 제1 반도체 칩(50)이 메모리 반도체 칩인 경우, 제2 반도체 칩(70)은 로직 반도체 칩일 수 있다. 또한, 제1 반도체 칩(50)이 로직 반도체 칩인 경우, 제2 반도체 칩(70)은 메모리 반도체 칩일 수 있다.
예시적인 실시예에서, 제1 반도체 칩(50)은 제1 반도체 기판(510), 하부 칩 패드(520), 및 제1 패시베이션 층(530)을 포함할 수 있고, 제2 반도체 칩(70)은 제2 반도체 기판(710), 상부 칩 패드(720), 및 제2 패시베이션 층(730)을 포함할 수 있다.
예시적인 실시예에서, 제1 반도체 칩(50)의 하부 칩 패드(520)는 패키지 기판(10)의 제1 본딩 패드(130)와 연결되는 패드일 수 있다.
또한, 제2 반도체 칩(70)의 상부 칩 패드(720)는 제1 반도체 칩(50)의 하부 칩 패드(520)와 전기적으로 연결되는 제1 상부 칩 패드(723), 및 패키지 기판(10)의 제2 본딩 패드(230)와 연결되는 제2 상부 칩 패드(725)를 포함할 수 있다.
예시적인 실시예에서, 제1 반도체 칩(50)의 하부 칩 패드(520)는 제1 본딩 와이어(w1)에 의해 패키지 기판(10)의 제1 본딩 패드(130)와 전기적으로 연결될 수 있다.
또한, 제2 반도체 칩(70)의 제2 상부 칩 패드(725)는 제2 본딩 와이어(w2)에 의해 패키지 기판(10)의 제2 본딩 패드(230)와 전기적으로 연결될 수 있다. 제1 반도체 칩(50)의 하부 칩 패드(520) 및 제2 반도체 칩(70)의 제1 상부 칩 패드(723)는 제3 본딩 와이어(w3)에 의해 전기적으로 연결될 수 있다.
예시적인 실시예에서, 제2 반도체 칩(70)의 제2 상부 칩 패드(725)는 복수 개로 마련될 수 있고, 상기 복수의 제2 상부 칩 패드들(725)은 제2 반도체 칩(70)의 측면이 연장된 방향과 평행한 방향으로 배열될 수 있다. 예를 들어, 제2 반도체 칩(70)의 측면이 Y 방향으로 연장됨에 따라, 복수의 제2 상부 칩 패드들(725)은 Y 방향으로 연장되도록 배열될 수 있다.
예시적인 실시예에서, 돌출 본딩 층(200)의 제2 본딩 패드(230)는 제2 칩 패드(525)에 대응되도록 복수 개로 마련될 수 있다. 또한, 복수의 제2 본딩 패드들(230)은 복수의 제2 칩 패드들(525)이 연장된 방향과 평행한 방향으로 배열될 수 있다. 예를 들어, 복수의 제2 칩 패드들(525)이 Y 방향으로 연장됨에 따라, 복수의 제2 본딩 패드들(230) 역시 Y 방향으로 연장되도록 배열될 수 있다.
예시적인 실시예에서, 제2 본딩 패드(230)의 중심 및 제2 상부 칩 패드(725)의 중심을 이은 직선(L2)이 복수의 제2 칩 패드들(525)이 연장된 방향(예를 들어, Y 방향)과 수직이 되도록, 제2 본딩 패드(230)의 Y 방향의 위치가 결정될 수 있다. 다시 말해, 제2 본딩 패드(230)의 중심 및 제2 칩 패드(525)의 중심 사이의 직선 거리가 최단 거리가 되도록, 제2 본딩 패드(230)의 Y 방향의 위치가 결정될 수 있다.
이에 따라, 제2 본딩 와이어(w2)의 연장 방향은 복수의 제2 상부 칩 패드들(725)의 연장 방향(Y 방향), 및 복수의 제2 본딩 패드들(230)의 연장 방향(Y 방향)과 수직일 수 있다. 또한, 제2 본딩 와이어(w2)의 연장 방향(X 방향)은 제2 본딩 패드(230)의 중심 및 제2 상부 칩 패드(725)의 중심 사이의 직선(L2)이 연장된 방향(X 방향)과 평행할 수 있다.
이하에서는, 도 9 내지 도 19를 참조하여 본 개시의 예시적 실시예에 따른 패키지 기판의 제조 방법(S100)에 대하여 설명한다. 패키지 기판의 제조 방법(S100)은 도 1 및 도 2를 참조하여 설명한 패키지 기판(10)의 제조 방법(S100)일 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 제조 방법(S100)의 흐름을 보여주는 플로우 차트이다. 또한, 도 10 내지 도 19는 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 제조 방법(S100)의 각 단계들을 보여주는 도면들이다.
도 9를 참조하면, 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 제조 방법(S100)은 제1 배선 패턴(110), 제1 절연 층(120), 제1 본딩 패드(130), 및 외부 연결 패드(140)를 형성하는 단계(S1100), 제1 절연 층(120) 상에 포토 레지스트 층(PR)을 형성하는 단계(S1200), 금속 층(210)을 형성하는 단계(S1300), 포토 레지스트 층(PR)을 제거하는 단계(S1400), 제1 절연 층(120) 상에 제2 절연 층(220)을 형성하는 단계(S1500), 제2 절연 층(220)에 홀(H2)을 형성하는 단계(S1600), 제2 본딩 패드(230)를 형성하는 단계(S1700), 제2 절연 층(220)의 일부를 제거하는 단계(S1800), 및 외부 연결 단자(150)를 형성하는 단계(S1900) 등을 포함할 수 있다.
도 9 및 도 10을 함께 참조하면, 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 제조 방법(S100)은 제1 배선 패턴(110), 제1 절연 층(120), 제1 본딩 패드(130), 및 외부 연결 패드(140)를 형성하는 단계(S1100)를 포함할 수 있다.
S1100 단계는, 제1 배선 패턴(110), 제1 절연 층(120), 제1 본딩 패드(130), 및 외부 연결 패드(140)를 일반적인 포토 리소그래피 공정, 도금 공정, 식각 공정 등을 통해 형성하는 단계일 수 있다.
도 9 및 도 11을 함께 참조하면, 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 제조 방법(S100)은 제1 절연 층(120)의 상면(120a) 상에 포토 레지스트 층(PR)을 형성하는 단계(S1200)를 포함할 수 있다.
S1200 단계의 수행 전에, 제1 절연 층(120)의 하부에 지지 기판(910)을 부착하는 단계가 수행될 수 있다. 지지 기판(910)은 포토 리소그래피 공정, 식각 공정, 및 베이킹 공정 등에 대하여 안정성을 갖는 기판일 수 있다.
예시적인 실시예에서, 지지 기판(910)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우, 상기 지지 기판(910)은 투광성 기판을 포함할 수 있다. 또한, 지지 기판(910)을 가열에 의하여 분리 및 제거하고자 하는 경우, 상기 지지 기판(910)은 내열성 기판을 포함할 수 있다.
예시적인 실시예에서, 지지 기판(910)은 유리 기판일 수 있다. 다만 이에 한정되지 않고, 지지 기판(910)은 폴리이미드(polyimide, PI), 폴리에테르에테르케톤(polyetheretherketone, PEEK), 폴리에테르술폰(polyethersulfone, PES), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있지만, 이에 한정되지 않는다.
S1200 단계는, 제1 절연 층(120)의 상면(120a)에 스핀 코팅 공정을 통해 포토 레지스트 층(PR)을 도포하는 단계일 수 있다. 예를 들어, 포토 레지스트 층(PR)은 빛에 반응하는 감광성 폴리머를 포함할 수 있다.
S1200 단계에서, 포토 레지스트 층(PR)은 포토 마스크(미도시)에 의해 패터닝될 수 있다. 또한, 포토 레지스트 층(PR)은 노광 공정 및 현상 공정 등을 통해 제1 배선 패턴(110)의 제2 배선 비아 패턴(115b)을 노출시키는 제1 홀(H1)을 가질 수 있다. 또한, 포토 레지스트 층(PR)은 제1 본딩 패드(130)를 덮을 수 있고, 상기 제1 본딩 패드(130)는 외부에 노출되지 않을 수 있다.
도 9, 도 12, 및 도 13을 함께 참조하면, 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 제조 방법(S100)은 금속 층(210)을 형성하는 단계(S1300)를 포함할 수 있다.
S1300 단계는, 포토 레지스트 층(PR) 및 제1 절연 층(120) 상에 제2 씨드 층(215)을 형성하는 단계(S1330), 및 제2 씨드 층(215)을 이용하여 제2 배선 패턴(213)을 형성하는 단계(S1370)를 포함할 수 있다.
예시적인 실시예에서, 제2 씨드 층(215)을 형성하는 단계(S1330)는 포토 레지스트 층(PR) 및 제1 절연 층(120) 상에 컨포멀(conformal)하게 제2 씨드 층(215)을 형성하는 단계를 포함할 수 있다. 제2 씨드 층(215)은 물리 기상 증착 공정을 통해 형성될 수 있다. 제2 씨드 층(215)은 포토 레지스트 층(PR)의 제1 홀(H1)의 내부에서 제2 배선 비아 패턴(115b)과 맞닿을 수 있다.
예시적인 실시예에서, 제2 배선 패턴(213)을 형성하는 단계(S1370)는 포토 레지스트 층(PR)의 제1 홀(H1)을 금속 물질로 채우는 단계일 수 있다. 예를 들어, 제2 씨드 층(215)은 확산 배리어 층으로 작용할 수 있고, 제2 배선 패턴(213)은 상기 제2 씨드 층(215)을 이용한 도금 공정을 통해 형성될 수 있다.
도 9 및 도 14를 함께 참조하면, 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 제조 방법(S100)은 포토 레지스트 층(PR)을 제거하는 단계(S1400)를 포함할 수 있다.
S1400 단계는, 포토 레지스트 층(PR)을 애싱(ashing) 공정 및 스트립(strip) 공정을 통해 제거하는 단계일 수 있다. 예시적인 실시예에서, 제2 씨드 층(215) 및 제2 배선 패턴(213)은 전술한 금속 층(210)을 구성할 수 있고, 상기 금속 층(210)은 제1 절연 층(120)의 상면(120a)으로부터 돌출될 수 있다.
도 9 및 도 15를 함께 참조하면, 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 제조 방법(S100)은 제1 절연 층(120)의 상면(120a) 상에 제2 절연 층(220)을 형성하는 단계(S1500)를 포함할 수 있다.
S1500 단계는, 제1 절연 층(120) 상에 스핀 코팅 공정을 통해 제2 절연 층(220)을 도포하는 단계일 수 있다. 제2 절연 층(220)은 제1 절연 층(120) 상에서 금속 층(210)을 덮을 수 있고, 상기 금속 층(210)은 제2 절연 층(220)에 의해 외부에 노출되지 않을 수 있다.
예시적인 실시예에서, 제2 절연 층(220)의 물질은 제1 절연 층(120)의 물질과 실질적으로 동일할 수 있다. 제1 절연 층(120) 및 제2 절연 층(220)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 제1 절연 층(120) 및 제2 절연 층(220)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
도 9 및 도 16을 함께 참조하면, 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 제조 방법(S100)은 제2 절연 층(220)에 제2 홀(H2)을 형성하는 단계(S1600)를 포함할 수 있다.
S1600 단계는, 제2 절연 층(220)이 금속 층(210)의 적어도 일부를 노출시키는 제2 홀(H2)을 갖도록, 상기 제2 절연 층(220)의 일부를 식각 공정 또는 드릴링 공정 등을 통해 제거하는 단계일 수 있다. 제2 절연 층(220)의 제2 홀(H2)은 제2 본딩 패드(230)가 위치하는 공간을 제공할 수 있다.
예시적인 실시예에서, 제2 절연 층(220)의 제2 홀(H2)은 하향으로 갈수록(즉, 금속 층(210)에 가까워질수록) 수평 방향의 단면적이 작아지는 테이퍼 형상으로 형성될 수 있다. 다만 전술한 바에 한정되지 않고, 제2 절연 층(220)의 제2 홀(H2)은 수평 방향의 단면적이 일정한 형상으로 형성될 수도 있다.
도 9 및 도 17을 함께 참조하면, 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 제조 방법(S100)은 제2 본딩 패드(230)를 형성하는 단계(S1700)를 포함할 수 있다.
S1700 단계는, 제2 절연 층(220)의 제2 홀(H2)을 전도성 물질로 채워 제2 본딩 패드(230)를 형성하는 단계일 수 있다. 제2 본딩 패드(230)의 측면은 제2 절연 층(220)에 의해 둘러싸일 수 있고, 제2 본딩 패드(230)의 본딩 면(230a)은 외부에 노출될 수 있다.
예시적인 실시예에서, 금속 층(210)이 제1 절연 층(120)의 상면(120a)으로부터 돌출될 수 있어서, 제2 본딩 패드(230)의 본딩 면(230a)의 레벨은 제1 본딩 패드(130)의 본딩 면(130a)의 레벨보다 높을 수 있다.
도 9 및 도 18을 함께 참조하면, 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 제조 방법(S100)은 제2 절연 층(220)의 일부를 제거하는 단계(S1800)를 포함할 수 있다.
S1800 단계는, 제2 절연 층(220)의 일부를 제거하여 제1 본딩 패드(130)를 노출시키도록 단계를 포함할 수 있다. 또한, S1800 단계에서, 제2 본딩 패드(230)의 측면은 제2 절연 층(220)에 의해 둘러싸일 수 있다.
예시적인 실시예에서, S1800 단계에서, 제2 절연 층(220)이 제1 절연 층(120)과 맞닿고 금속 층(210)의 측면 및 제2 본딩 패드(230)의 측면을 둘러싸도록, 제2 절연 층(220)의 일부가 제거될 수 있다. 금속 층(210)의 측면 및 상면이 제2 절연 층(220)에 의해 덮일 수 있어서, 상기 금속 층(210)은 외부에 노출되지 않을 수 있다.
다만 전술한 바에 한정되지 않고, S1800 단계에서, 제2 절연 층(220)이 금속 층(210)과 맞닿고, 제2 본딩 패드(230)의 측면을 둘러싸도록 제2 절연 층(220)의 일부가 제거될 수도 있다. 또한, 제2 절연 층(220)의 측면 및 금속 층(210)의 측면이 동일 평면 상에 있도록, 제2 절연 층(220)의 일부가 제거될 수 있다. 이에 따라, 금속 층(210)의 측면은 외부에 노출될 수도 있다.
전술한 제조 단계들을 통해 생성된 금속 층(210), 제2 절연 층(220), 및 제2 본딩 패드(230)는 돌출 본딩 층(200)을 구성할 수 있다. 돌출 본딩 층(200)은 제1 절연 층(120)의 상면(120a)의 일 부분으로부터 상향 돌출된 층일 수 있다.
예시적인 실시예에서, 돌출 본딩 층(200)은 제1 절연 층(120)의 상면(120a) 상에서 하나의 층으로 형성될 수 있고, 2개 이상의 복수 개의 층으로 형성될 수도 있다.
예시적인 실시예에서, S1800 단계의 수행으로 생성된 구조물을 평면적 관점에서 봤을 경우, 돌출 본딩 층(200)은 제1 절연 층(120)의 상면(120a) 상에서 직선 방향으로 연장될 수 있다. 예를 들어, 돌출 본딩 층(200)이 연장된 방향은 상기 패키지 기판(10) 상에 탑재되는 반도체 칩(도 5, 50)의 측면이 연장된 방향과 평행한 방향일 수 있다.
예시적인 실시예에서, 돌출 본딩 층(200)이 제1 절연 층(120)으로부터 돌출되어 제1 배선 패턴(110)과 전기적으로 연결되는 금속 층(210) 및 제2 본딩 패드(230)를 포함할 수 있어서, 상기 돌출 본딩 층(200)이 생성되는 위치의 제약이 완화될 수 있다. 예를 들어, 돌출 본딩 층(200)은 제1 절연 층(120)의 가장자리 부분뿐만 아니라, 중심 부분에도 형성될 수 있다.
또한, 제2 본딩 패드(230)의 본딩 면(230a)의 레벨이 제1 본딩 패드(130)의 본딩 면(130a)의 레벨보다 높을 수 있어서, 반도체 칩(도 5, 50) 및 제2 본딩 패드(230)를 연결시키는 제2 본딩 와이어(w2)의 길이가 짧아질 수 있다. 이에 따라, 제2 본딩 와이어(w2) 및 제2 본딩 패드(230)의 접합 신뢰성이 개선될 수 있고, 상기 패키지 기판(10)을 이용한 반도체 패키지(도 5, 1)의 제조 비용이 절감될 수 있다.
도 9 및 도 19를 함께 참조하면, 본 개시의 예시적 실시예에 따른 패키지 기판(10)의 제조 방법(S100)은 외부 연결 단자(150)를 형성하는 단계(S1900)를 포함할 수 있다.
S1900 단계의 수행 전에, 제1 절연 층(120)의 하면(120b)에 부착된 지지 기판(910)이 제거될 수 있다. 예시적인 실시예에서, 지지 기판(910)은 레이저 어블레이션에 의하여 분리될 수도 있고, 가열에 의해 분리될 수도 있다.
S1900 단계는, 외부 연결 패드(140)에 외부 연결 단자(150)를 부착하는 단계일 수 있다. 예시적인 실시예에서, S1900 단계는 외부 연결 패드(140)에 금속 물질의 솔더 볼을 부착시키는 단계일 수 있다. 예를 들어, 외부 연결 단자(150)는 리플로우 공정을 통해 용융되어 외부 연결 패드(140)에 부착될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예가 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예를 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 배선 패턴;
    상기 제1 배선 패턴을 감싸는 제1 절연 층;
    상기 제1 절연 층 상에서 상기 제1 배선 패턴과 연결되고, 제1 본딩 면을 갖는 제1 본딩 패드; 및
    상기 제1 절연 층의 일 면으로부터 부분적으로 돌출된 돌출 본딩 층으로서, 상기 제1 절연 층의 상기 일 면으로부터 돌출되고, 상기 제1 배선 패턴과 연결되는 금속 층; 상기 금속 층 상에 있고, 상기 제1 본딩 면보다 높은 레벨의 제2 본딩 면을 갖는 제2 본딩 패드; 및 상기 제2 본딩 패드의 측면을 감싸는 제2 절연 층;을 포함하는 상기 돌출 본딩 층;
    을 포함하는 패키지 기판.
  2. 제1 항에 있어서,
    상기 제2 절연 층은,
    상기 제1 절연 층의 상기 일 면으로부터 부분적으로 돌출되어, 상기 금속 층의 측면 및 상기 제2 본딩 패드의 측면을 둘러싸는 것을 특징으로 하는 패키지 기판.
  3. 제1 항에 있어서,
    상기 제2 절연 층은,
    상기 금속 층과 맞닿고, 상기 제2 본딩 패드의 측면을 둘러싸고,
    상기 제2 절연 층의 측면 및 상기 금속 층의 측면은 동일 평면 상에 있는 것을 특징으로 하는 패키지 기판.
  4. 제1 항에 있어서,
    상기 제1 배선 패턴은,
    상기 제1 절연 층 내에서 수평 방향으로 연장된 배선 라인 패턴;
    상기 제1 절연 층 내에서 수직 방향으로 연장되고, 상기 배선 라인 패턴 및 상기 제1 본딩 패드를 연결시키는 제1 배선 비아 패턴; 및
    상기 제1 절연 층 내에서 수직 방향으로 연장되고, 상기 배선 라인 패턴 및 상기 금속 층을 연결시키는 제2 배선 비아 패턴;
    을 포함하는 것을 특징으로 하는 패키지 기판.
  5. 제1 항에 있어서,
    상기 패키지 기판의 두께는,
    0.08 밀리미터 내지 0.13 밀리미터이고,
    상기 돌출 본딩 층은 상기 제1 절연 층의 상기 일 면으로부터 수직 방향으로 0.02 밀리미터 내지 0.04 밀리미터 돌출된 것을 특징으로 하는 패키지 기판.
  6. 패키지 기판으로서, 제1 배선 패턴; 상기 제1 배선 패턴을 감싸는 제1 절연 층; 상기 제1 절연 층 상에서 상기 제1 배선 패턴과 연결되고, 제1 본딩 면을 갖는 제1 본딩 패드; 상기 제1 절연 층 상에 있고, 상기 제1 배선 패턴과 연결되는 금속 층; 상기 금속 층 상에 있고, 상기 제1 본딩 면보다 높은 레벨의 제2 본딩 면을 갖는 제2 본딩 패드; 및 상기 제1 절연 층의 일 면으로부터 부분적으로 돌출되고, 상기 금속 층의 측면 및 상기 제2 본딩 패드의 측면을 감싸는 제2 절연 층;을 포함하는 상기 패키지 기판;
    상기 패키지 기판 상에 탑재되는 복수의 반도체 칩들로서, 상기 패키지 기판 상에 탑재되고, 하부 칩 패드를 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 탑재되고, 제1 상부 칩 패드 및 제2 상부 칩 패드를 포함하는 제2 반도체 칩; 및
    상기 복수의 반도체 칩들 및 상기 패키지 기판을 전기적으로 연결시키는 본딩 와이어로서, 상기 하부 칩 패드 및 상기 제1 본딩 패드를 연결시키는 제1 본딩 와이어; 상기 제2 상부 칩 패드 및 상기 제2 본딩 패드를 연결시키는 제2 본딩 와이어; 및 상기 하부 칩 패드 및 상기 제1 상부 칩 패드를 연결시키는 제3 본딩 와이어;를 포함하는 상기 본딩 와이어;
    를 포함하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 제2 본딩 패드 및 상기 제2 상부 칩 패드는 복수 개로 마련되고,
    상기 반도체 패키지를 평면적 관점에서 봤을 경우,
    상기 복수의 제2 본딩 패드들은,
    상기 복수의 제2 상부 칩 패드들이 연장된 방향과 평행한 방향으로 배열되는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 반도체 패키지를 평면적 관점에서 봤을 경우,
    상기 복수의 제2 본딩 패드들의 연장 방향은,
    상기 제2 상부 칩 패드의 중심 및 상기 제2 상부 칩 패드에 대응되는 상기 제2 본딩 패드의 중심을 이은 직선이 연장된 방향과 수직인 것을 특징으로 하는 반도체 패키지.
  9. 패키지 기판으로서, 제1 배선 패턴; 상기 제1 배선 패턴을 감싸는 제1 절연 층; 상기 제1 절연 층 상에서 상기 제1 배선 패턴과 연결되고, 제1 본딩 면을 갖는 제1 본딩 패드; 상기 제1 절연 층의 일 면으로부터 돌출되고, 상기 제1 배선 패턴과 연결되는 금속 층; 상기 금속 층 상에 있고, 상기 제1 본딩 면보다 높은 레벨의 제2 본딩 면을 갖는 제2 본딩 패드; 및 상기 제2 본딩 패드의 측면을 감싸는 제2 절연 층;을 포함하는 상기 패키지 기판;
    상기 패키지 기판 상에 탑재되고, 제1 칩 패드 및 제2 칩 패드를 갖는 반도체 칩; 및
    상기 반도체 칩 및 상기 패키지 기판을 전기적으로 연결시키는 본딩 와이어로서, 상기 제1 칩 패드 및 상기 제1 본딩 패드를 연결시키는 제1 본딩 와이어; 및 상기 제2 칩 패드 및 상기 제2 본딩 패드를 연결시키는 제2 본딩 와이어;를 포함하는 상기 본딩 와이어;
    를 포함하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제2 본딩 패드 및 상기 제2 칩 패드는 복수 개로 마련되고,
    상기 반도체 패키지를 평면적 관점에서 봤을 경우,
    상기 복수의 제2 본딩 패드들의 연장 방향은,
    상기 복수의 제2 칩 패드들이 연장된 방향과 평행하고,
    상기 제2 칩 패드의 중심 및 상기 제2 칩 패드에 대응되는 상기 제2 본딩 패드의 중심을 이은 직선이 연장된 방향과 수직이고,
    상기 제2 본딩 와이어가 연장된 방향과 수직인 것을 특징으로 하는 반도체 패키지.
KR1020200085675A 2020-07-10 2020-07-10 패키지 기판 및 이를 포함하는 반도체 패키지 KR20220007444A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020200085675A KR20220007444A (ko) 2020-07-10 2020-07-10 패키지 기판 및 이를 포함하는 반도체 패키지
US17/167,518 US11450634B2 (en) 2020-07-10 2021-02-04 Package substrate and semiconductor package with elevated bonding pad, and comprising the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200085675A KR20220007444A (ko) 2020-07-10 2020-07-10 패키지 기판 및 이를 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20220007444A true KR20220007444A (ko) 2022-01-18

Family

ID=79173000

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200085675A KR20220007444A (ko) 2020-07-10 2020-07-10 패키지 기판 및 이를 포함하는 반도체 패키지

Country Status (2)

Country Link
US (1) US11450634B2 (ko)
KR (1) KR20220007444A (ko)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040067606A1 (en) 2002-10-02 2004-04-08 Fehr Gerald K. Method for stack-packaging integrated circuit die using at least one die in the package as a spacer
KR100451635B1 (ko) 2002-12-10 2004-10-08 삼성전기주식회사 섬유 블록과 파이프 블록, 및 이를 이용하여 다층인쇄회로기판의 층간 광신호를 연결하는 방법
KR20080102022A (ko) * 2007-05-17 2008-11-24 삼성전자주식회사 회로기판의 제조방법, 반도체 패키지의 제조방법, 이에의해 제조된 회로기판 및 반도체 패키지
KR20110055985A (ko) 2009-11-20 2011-05-26 주식회사 하이닉스반도체 스택 패키지
TWI396267B (zh) * 2010-08-12 2013-05-11 Ind Tech Res Inst 電子封裝、用於電子裝置的散熱結構及其製造方法
KR101737053B1 (ko) 2010-12-31 2017-05-18 삼성전자주식회사 반도체 패키지
US8883561B2 (en) * 2011-04-30 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within encapsulant with TMV for vertical interconnect in POP
TWI447873B (zh) * 2011-12-21 2014-08-01 矽品精密工業股份有限公司 封裝件結構、封裝基板結構及其製法
CN104769714B (zh) 2013-02-26 2018-10-26 晟碟信息科技（上海）有限公司 包括交替形成台阶的半导体裸芯堆叠的半导体器件
US8916422B2 (en) * 2013-03-15 2014-12-23 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
KR101311707B1 (ko) 2013-03-26 2013-09-25 주식회사 심텍 다이스택 패키지 및 제조 방법
US20140312474A1 (en) 2013-04-19 2014-10-23 Texas Instruments Incorporated Semiconductor package with wire bonding
JP6196092B2 (ja) 2013-07-30 2017-09-13 ルネサスエレクトロニクス株式会社 半導体装置
KR102379704B1 (ko) * 2015-10-30 2022-03-28 삼성전자주식회사 반도체 패키지
US20190067034A1 (en) * 2017-08-24 2019-02-28 Micron Technology, Inc. Hybrid additive structure stackable memory die using wire bond

Also Published As

Publication number Publication date
US11450634B2 (en) 2022-09-20
US20220013483A1 (en) 2022-01-13

Similar Documents

Publication Publication Date Title
JP5342154B2 (ja) 半導体装置の製造方法
US20150228594A1 (en) Via under the interconnect structures for semiconductor devices
KR20210001568A (ko) 반도체 패키지
US11764180B2 (en) Semiconductor device including base pillar, connection pad, and insulation layer disposed on a substrate
KR20220049975A (ko) 반도체 패키지
US11764182B2 (en) Semiconductor package and semiconductor device including the same
KR20210017524A (ko) 반도체 패키지 및 그의 제조 방법
US11557543B2 (en) Semiconductor package
KR102599631B1 (ko) 반도체 칩, 반도체 장치, 및 이를 포함하는 반도체 패키지
US20210125908A1 (en) Semiconductor package and method of manufacturing the same
KR20220033598A (ko) 반도체 패키지
KR102153413B1 (ko) 반도체 패키지
US11923286B2 (en) Package substrate and semiconductor package including the same
CN110071075B (zh) 半导体封装
KR20210103791A (ko) 반도체 패키지의 제조 방법
KR20220007444A (ko) 패키지 기판 및 이를 포함하는 반도체 패키지
KR20220122112A (ko) 반도체 패키지
KR20220111089A (ko) 반도체 패키지
KR20210012557A (ko) 반도체 패키지 및 이를 포함하는 반도체 모듈
US20230163092A1 (en) Semiconductor package
KR20220008168A (ko) 반도체 패키지
US20240170382A1 (en) Semiconductor package and method of manufacturing the semiconductor package
US20240162127A1 (en) Semiconductor packages having dummy posts
KR20230055286A (ko) 반도체 패키지
KR20220102900A (ko) 반도체 칩 및 이를 포함하는 반도체 패키지