KR101311707B1 - 다이스택 패키지 및 제조 방법 - Google Patents

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Abstract

절연층 상에 형성된 제1외측 회로 패턴들, 제1외측 회로 패턴들의 일부인 본딩 핑거(bonding finger) 부분 및 제어칩(controller chip)이 실장될 절연층의 일부인 제어칩 랜드(land)부 부분을 열게 이중층으로 적층된 제1 및 제3솔더 마스크(solder mask)의 적층체, 제1 및 제3솔더 마스크의 적층체에 의해 노출되는 제어칩 랜드부 상에 실장된 제어칩; 및 제1 및 제3솔더 마스크의 적층 부분에 노출되는 본딩 핑거부와 제어칩을 연결하는 본딩 와이어(bonding wire)를 포함하는 제어칩 내장형 인쇄회로기판(PCB), 이를 이용한 다이스택 패키지(die stack package) 및 이들의 제조 방법을 제시한다.

Description

다이스택 패키지 및 제조 방법{Die stack package and method for fabricating the same}
본 발명은 인쇄회로기판(PCB: Printed Circuit Board) 기술에 관한 것으로, 특히, 다이스택 패키지(die stack package) 패키지, 이를 위한 제어칩 내장형 인쇄회로기판(controller chip embedded PCB), 및 이의 제조 방법에 관한 것이다.
인쇄회로기판(PCB)은 에폭시(epoxy) 절연층에 배선 회로 패턴들을 구비하게 구성되고 있다. 대용량 메모리(memory) 소자를 구현하기 위해서 다수 개의 메모리 반도체 칩들이 적층되거나, 다양한 기능의 칩들이 하나의 패키지에 다수 개 적층되는 다이스택 패키지의 경우, 다수 개의 반도체 칩들이 적층된 칩 적층체가 하나의 PCB 상에 적층된다. 이때, 반도체 칩들의 칩 적층체 상측에 적층된 개개의 반도체 칩의 동작을 제어하는 제어칩(controller chip)이 적층되고 있다.
이러한 다이스택 패키지의 경우, 최상단에 적층된 제어칩과 PCB 간을 연결하는 본딩 와이어의 길이가 상당히 길게 되므로, 금 본딩 와이어의 긴 길이에 의해 신호 전달 패스(path)가 길어져 소자의 동작 속도의 향상이 제약될 수 있다. 또한, 본딩 와이어의 길이가 길어짐에 따라, 에폭시몰딩재(EMC: Epoxy Molding Compound)로 몰딩(molding)할 때, 본딩 와이어가 쓸려 쓰러지거나 이웃하는 다른 와이어들과 단락(short)되는 불량이 유발될 수 있다. 이러한 불량은 다이 스택 패키지의 수율을 제약하는 요소로 작용할 수 있다.
본 발명은 다수 개 적층된 반도체 칩들을 제어하는 제어칩을 내장한 인쇄회로기판(PCB) 및 제조 방법, 이에 의한 다이스택 패키지 구조를 제시하고자 한다.
본 발명의 일 관점은, 절연층 상에 제1외측 회로 패턴들을 형성하는 단계; 상기 제1외측 회로 패턴들의 일부인 본딩 핑거(bonding finger) 부분 및 제어칩(controller chip)이 실장될 상기 절연층의 일부인 제어칩 랜드(land)부 부분을 여는 제1솔더 마스크(solder mask)를 형성하는 단계; 상기 제1솔더 마스크를 덮는 제3솔더 마스크층을 형성하는 단계; 상기 제3솔더 마스크층을 노광 및 현상하여 상기 본딩 핑거부 및 상기 제어칩 랜드부를 여는 제3솔더 마스크를 패터닝하는 단계; 상기 제1 및 제3솔더 마스크의 적층 부분에 의해 노출되는 상기 제어칩 랜드부 상에 제어칩을 실장하는 단계; 및 상기 제1 및 제3솔더 마스크의 적층 부분에 노출되는 상기 본딩 핑거부와 상기 제어칩을 본딩 와이어(bonding wire)로 연결하는 단계;를 포함하는 제어칩 내장형 인쇄회로기판(PCB) 제조 방법을 제시한다.
상기 제1외측 회로 패턴들이 형성된 상기 절연층의 일면에 대향되는 반대면 상에 제2외측 회로 패턴들을 형성하는 단계; 상기 제2외측 회로 패턴들의 일부인 볼 랜드(ball land)부 부분을 여는 제2솔더 마스크를 형성하는 단계; 상기 제2솔더 마스크를 덮는 제4솔더 마스크층을 형성하는 단계; 및 상기 제4솔더 마스크층을 노광 및 현상하여 솔더 볼(solder ball)이 접속될 상기 볼 랜드부를 여는 제4솔더 마스크를 형성하는 단계;를 더 포함하는 제어칩 내장형 인쇄회로기판(PCB) 제조 방법을 제시한다.
상기 본딩 와이어의 높이가 상기 제3솔더 마스크의 표면보다 낮게 위치하게 상기 본딩 와이어가 연결될 수 있다.
본 발명의 다른 일 관점은, 절연층 상에 형성된 제1외측 회로 패턴들; 상기 제1외측 회로 패턴들의 일부인 본딩 핑거(bonding finger) 부분 및 제어칩(controller chip)이 실장될 상기 절연층의 일부인 제어칩 랜드(land)부 부분을 열게 이중층으로 적층된 제1 및 제3솔더 마스크(solder mask)의 적층체; 상기 제1 및 제3솔더 마스크의 적층체에 의해 노출되는 상기 제어칩 랜드부 상에 실장된 제어칩; 및 상기 제1 및 제3솔더 마스크의 적층 부분에 노출되는 상기 본딩 핑거부와 상기 제어칩을 연결하는 본딩 와이어(bonding wire);를 포함하는 제어칩 내장형 인쇄회로기판(PCB)을 제시한다.
상기 제1외측 회로 패턴들이 형성된 상기 절연층의 일면에 대향되는 반대면 상에 형성된 제2외측 회로 패턴들; 및 상기 제2외측 회로 패턴들의 일부로 솔더 볼(solder ball)이 접속될 볼 랜드(ball land)부 부분을 열게 이중층으로 적층된 제2 및 제4솔더 마스크들의 적층체;를 포함하는 제어칩 내장형 인쇄회로기판(PCB)을 제시한다.
본 발명의 다른 일 관점은, 절연층 상에 형성된 제1외측 회로 패턴들; 상기 제1외측 회로 패턴들의 일부인 본딩 핑거(bonding finger) 부분 및 제어칩(controller chip)이 실장될 상기 절연층의 일부인 제어칩 랜드(land)부 부분을 열게 이중층으로 적층된 제1 및 제3솔더 마스크(solder mask)의 적층체; 상기 제1 및 제3솔더 마스크의 적층체에 의해 노출되는 상기 제어칩 랜드부 상에 실장된 제어칩; 상기 제1 및 제3솔더 마스크의 적층 부분에 노출되는 상기 본딩 핑거부와 상기 제어칩을 연결하는 본딩 와이어(bonding wire); 상기 제3솔더 마스크 상에 접착층을 개재하여 실장된 다수의 반도체 칩들의 적층체; 및 상기 반도체 칩들의 적층체를 보호하고 상기 제어칩 및 상기 본딩 와이어를 보호하게 유입된 몰딩부;를 포함하는 다이스택(die stack) 패키지를 제시한다.
상기 제1외측 회로 패턴들이 형성된 상기 절연층의 일면에 대향되는 반대면 상에 형성된 제2외측 회로 패턴들; 상기 제2외측 회로 패턴들의 일부로 볼 랜드(ball land)부 부분을 열게 이중층으로 적층된 제2 및 제4솔더 마스크들의 적층체; 및 상기 볼 랜드부에 접속된 솔더 볼(solder ball);을 포함하는 다이스택(die stack) 패키지를 제시한다.
본 발명에 따르면, 다수 개 적층된 반도체 칩들을 제어하는 제어칩을 내장한 인쇄회로기판(PCB) 및 제조 방법, 이에 의한 다이스택 패키지 구조를 제시할 수 있다. 반도체 칩 또는 전자 제품에 신호 전달 작동 및 제어 동작을 하는 제어칩을 PCB 내부에 실장시킬 수 있어, 본딩 와이어의 사용을 배제하거나 또는 억제할 수 있다. 이에 따라, 제어칩과 PCB 간의 신호 전달이 직접적으로 이루어질 수 있어, 신호 패스의 길이를 유효하게 감소시킬 수 있다. 신호 전달 속도를 향상시킬 수 있어, 전체 전자 제품 또는 다이스택 패키지의 동작 속도의 향상을 구현할 수 있다. 아울러, 본딩 와이어의 긴 길이에 의해 발생될 수 있는 와이어 간의 단락과 같은 패키지 불량을 유효하게 억제할 수 있어, 반도체 소자 패키지의 수율을 향상시킬 수 있다.
도 1 내지 도 10은 본 발명의 제1실시예에 따른 제어칩 내장형 인쇄회로기판(PCB) 및 제조 방법을 보여주는 단면도들이다.
도 11은 본 발명의 제1실시예에 따른 인쇄회로기판(PCB)을 채용한 다이스택 패키지를 보여주는 단면도이다.
도 12 내지 도 17은 본 발명의 제2실시예에 따른 제어칩 내장형 인쇄회로기판(PCB) 및 제조 방법을 보여주는 단면도들이다.
도 18은 본 발명의 제2실시예에 따른 인쇄회로기판(PCB)을 채용한 다이스택 패키지를 보여주는 단면도이다.
본 발명의 실시예는 인쇄회로기판(PCB) 내부에 제어칩(controller chip)을 실장시켜, 본딩 와이어의 길이를 단축시키거나 본딩 와이어를 배제시킬 수 있다. 제어칩과 PCB 간의 신호 전달을 직접적으로 전달되게 유도하여, 신호 전달 패스를 단축시킬 수 있어, 신호 전달 속도를 향상시키고 PCB 상에 실장되는 전자 제품, 특히, 다층으로 적층된 반도체 칩들의 적층 구조체들의 동작 속도를 향상시킬 수 있다.
도 1 내지 도 10은 본 발명의 제1실시예에 따른 제어칩 내장형 인쇄회로기판(PCB) 및 제조 방법을 보여주는 단면도들이다. 도 11은 본 발명의 제1실시예에 따른 인쇄회로기판(PCB)을 채용한 다이스택 패키지를 보여주는 단면도이다. 본 발명의 제1실시예에서는 PCB 내에 제어칩을 내장 또는 매몰시킨 내장형 인쇄회로기판(embedded PCB) 구조 및 이를 이용한 다이스택(die stack) 패키지 구조를 제시한다.
도 1을 참조하면, 다수의 반도체 칩(chip)들이 다층으로 적층되어 패키지되는 다이스택 패키지 또는 다층 적층 칩 패키지(multi chip package)를 위한 인쇄회로기판(PCB)을 제조하기 위해서, 제1절연층(110)을 준비한다. 제1절연층(110)은 동박적층판(CCL)의 절연 코어(core)층이나 에폭시(epoxy) 수지층 또는 프리프레그(prepreg)층 등으로 준비될 수 있다. 회로 패턴들의 형성을 위해서, 제1절연층(110)의 양면에 제3회로층(120) 및 제4회로층(130)을 위한 동박층이 부착된 동박적층판 형태로 제1절연층(110)을 도입한다.
도 2를 참조하면, 제3 및 제4회로층(120, 130)을 패터닝하여 제1절연층(110) 상에 기준 마크(fiducial mark: 131)를 형성한다. 이때, 기준 마크(131)와 함께 도시되지는 않았지만, 내측 회로 패턴들이 제3 및 제4회로층(120, 130)으로부터 패터닝될 수도 있다. 제3 및 제4회로층(120, 130) 상에 레지스트층 형성 및 노광, 현상 후 선택적 식각 과정을 수행하여 기준 마크(131) 또는 내측 회로 패턴들을 패터닝할 수 있다.
도 3을 참조하면, 제1절연층(110) 상에 제어칩(controller chip: 200)을 실장한다. 제어칩(200)은 다이스택 패키지 또는 다층 적층 칩 패키지에 실장되는 반도체 칩들의 적층체를 이루는 개개의 반도체 칩의 동작을 제어하는 역할을 하며, 본 발명의 실시예들에서는 다이스택 패키지의 동작 속도 개선을 위해 제어칩(200)과 PCB 간의 신호 전달 속도를 개선하고자 한다.
기준 마크(131)는 제어칩(200)의 실장 시 제어칩(200)이 올려질 제1절연층(110) 상의 위치를 검출하는 기준으로 이용된다. 기준 마크(131)를 검출함으로써, 제어칩(200)이 올려질 제1절연층(110) 부분의 정확한 위치를 검출할 수 있고, 제어칩(200)은 올려질 제1절연층(110) 부분에 정확하게 실장될 수 있다.
도 4를 참조하면, 제1절연층(110) 하부에 제2절연층(310) 및 제1회로층(410)을 정렬하고, 제1절연층(110) 상에 제3절연층(330) 및 제2회로층(430)을 정렬한다. 제2 및 제3절연층(310, 330)들은 각각 프리프레그(prepreg)층과 같은 절연 수지의 시트(sheet)로 도입될 수 있다. 제1 및 제2회로층(410, 430)들은 PCB의 외측 회로 패턴들을 형성하기 위해서 도입되며, 동박층으로 도입될 수 있다.
제2회로층(430), 제3절연층(330), 제1절연층(110), 제2절연층(310) 및 제1회로층(410)을 정렬한 후 가열 가압으로 라미네이션(lamination)하여 적층한다. 이러한 적층 과정에 의해서 도 5에 제시된 바와 같이 적층된 구조가 이루어지며, 이때, 제어칩(200)은 제3절연층(330)에 함침되어 매몰되게 된다.
도 6을 참조하면, 제2회로층(430), 제3절연층(330), 제1절연층(110), 제2절연층(310) 및 제1회로층(410)을 관통하는 기준 관통홀(501)을 형성한다. 기준 관통홀(501)은 엑스레이 가이드 드릴(X-ray guide drill) 과정으로 제2회로층(430), 제3절연층(330), 제1절연층(110), 제2절연층(310) 및 제1회로층(410) 부분을 선택적으로 제거하여 형성될 수 있다. X-ray로 홀의 관통 검사를 하며 드릴링 장치를 이용하여 기준 관통홀(501)을 형성할 수 있다. 이러한 기준 관통홀(501)은 후속 과정에서의 배선 회로 패턴들 및 비아홀들의 정합을 위해 도입될 수 있다. 기준 관통홀(501)은 제어칩(200)의 위치 정보를 제공하거나, 제어칩(200)을 노출할 비아홀이나 다른 관통 비아홀 또는 회로 패턴들이 형성될 위치 정보를 제공하기 위해서 도입된다.
이러한 기준 관통홀(501)은 기준 마크(131)의 위치에 형성됨으로써, 기준 마크(131)가 제공하는 제어칩(200)의 위치에 관한 정보를 계속하여 후속 과정 중에 제공할 수 있다.
도 7을 참조하면, 기준 관통홀(601)을 기준으로 이용하여 제어칩(200)의 위치를 검출하고, 제어칩(200)에의 전기적 연결을 위한 제1비아홀(via hole)이 형성될 위치(601)를 검출하고, 이러한 제1비아홀 위치(601)에 위치하는 제2회로층(430)의 부분을 노출하는 마스크 패턴(mask pattern: 600)을 형성한다. 마스크 패턴(600)은 드라이 필름(dry film)과 같은 레지스트층을 형성하고, 이를 노광 및 현상하여 형성할 수 있다. 이후에, 마스크 패턴(600)에 의해 노출되는 제2회로층(430) 부분을 선택적으로 식각 제거한다. 제2회로층(430) 부분의 제거에 의해 노출되는 제3절연층(330) 부분을 선택적으로 제거하는 레이저 드릴링(laser drilling) 과정을 수행하여, 도 8에 제시된 바와 같이, 제어칩(200)을 노출하는 제1비아홀(602)을 형성한다. 제어칩(200)에 형성되어 있는 전기적 연결을 위한 칩 패드(chip pad: 도시되지 않음) 부분을 제1비아홀(602)이 노출한다. 이후에, 마스크 패턴(600)을 선택적으로 제거한다.
도 9를 참조하면, 제2회로층(430), 제3, 제1 및 제2절연층(330, 110, 310) 및 제1회로층(410)을 관통하는 제2비아홀(505)을 형성한다. 제2비아홀(505)은 PCB 기판을 관통하는 관통 연결 비아를 위해 형성된다. 이러한 제2비아홀(505)은 기계적 드릴(mechanical drill) 과정으로 형성된다.
도 10을 참조하면, 제1비아홀(602)을 채우는 구리 도금층을 제2회로층(430) 상에 형성하여, 제1비아홀(602)을 채워 제어칩(200)에 연결되는 제1비아(711) 및 제1비아(711)에 연결되는 제1외측 회로 패턴(713)을 형성한다. 도금층은 제2비아홀(505)을 채워 제1외측 회로 패턴(713)에 연결되는 제2비아(715)를 형성하고, 또한, 제1회로층(410) 상에 연장되게 형성되어, 제2외측 회로 패턴(717)을 형성한다.
제1비아(711), 제1외측 회로 패턴(713), 제2비아(715) 및 제2외측 회로 패턴(717)을 패터닝하는 과정은 제1 및 제2회로층(410, 430), 및 제1 및 제2비아홀(602, 505) 상에 도금 시드층(seeding layer: 도시되지 않음)을 형성하고, 도금 시드층 상에 도금층을 구리 도금으로 형성한 후, 도금층 상에 레지스트층(도시되지 않음)을 형성하고, 레지스트층을 노광 및 현상하여 이미지(image) 패턴 전사하여 레지스트 패턴을 형성하고, 이를 식각 마스크로 도금층을 선택적 식각하는 이미지 패터닝(image patterning) 과정으로 수행될 수 있다. 또는, 도금 시드층(도시되지 않음)을 형성한 후 레지스트층(도시되지 않음)을 형성하고, 레지스트층을 노광 및 현상하여 이미지(image) 패턴 전사하여 레지스트 패턴을 형성하고, 레지스트 패턴에 노출된 도금 시드층에만 선택적으로 도금층이 도금되도록 하는 패턴 도금(pattern plating) 과정으로 수행될 수도 있다.
제1비아(711) 및 제1외측 회로 패턴(713), 제2비아(715), 제2외측 회로 패턴(717)을 형성한 후, 도시되지는 않았지만, 솔더 마스크(solder mask)를 형성하고, 표면 처리(surface treatment)하고, 라우팅(routing)하여 최종 PCB를 도 11에 제시된 바와 같이 제작할 수 있다.
도 1 내지 도 10을 참조하여 설명한 바와 같이 제조된 제어칩 내장형 PCB는, 제1절연층(110) 상에 실장된 제어칩(controller chip: 200)을 포함하고, 제어칩(200)이 매몰되게 제1절연층(110) 상에 적층되고 표면에 제1외측 회로 패턴(713)을 가지는 제3절연층(330), 표면에 제2외측 회로 패턴(717)을 가지는 제2절연층(310), 제어칩(200)과 제1외측 회로 패턴(713)을 연결하게 제2절연층(310)을 관통하는 제1비아(via: 715)를 포함할 수 있다. 제1외측 회로 패턴(713)을 덮고 제2외측 회로 패턴(717)의 일부를 볼 랜드(ball land)부로 노출하는 솔더 마스크(solder mask: 800)가 솔더 레지스트로 형성될 수 있다.
제1외측 회로 패턴(713) 상측의 솔더 마스크(800) 부분 상에 접착층(도시되지 않음)을 개재하여 다수의 반도체 칩(901)들의 적층체(900)가 부착 실장된다. 반도체 칩(901)들의 적층체(900)를 보호하는 몰딩부(molding: 950)가 에폭시몰딩재(EMC)를 이용한 몰딩 과정으로 형성된다. 솔더 마스크(800)에 의해 노출된 제2외측 회로 패턴(717) 부분에 외부 접속을 위한 접속 부재로서의 솔더 볼(solder ball: 850)이 부착되어 다이스택(die stack) 패키지가 구성된다. 도 11에 제시된 바와 같은 다이스택 패키지는 PCB 내의 제3절연층(330)에 제어칩(200)이 매몰되고, 제어칩(200)이 제1비아(711), 제1외측 회로 패턴(713), 제2비아 및 제2외측 회로 패턴(717)을 통해 솔더 볼(850)을 거쳐 외부로 전기적 접속될 수 있다. 따라서, 제어칩(200)과의 신호 전달 패스가, 제어칩(200)이 반도체 칩(901)들의 적층체(900) 상측에 부착되는 경우에 비해, 상당히 유효하게 단축될 수 있다. 이에 따라, 제어칩(200)과의 본딩 와이어 없이 직접적인 신호 전달이 가능하여, 신호 전달 속도를 향상시키고 수율을 증가시킬 수 있다.
도 12 내지 도 17은 본 발명의 제2실시예에 따른 제어칩 내장형 인쇄회로기판(PCB) 및 제조 방법을 보여주는 단면도들이다. 도 18은 본 발명의 제2실시예에 따른 인쇄회로기판(PCB)을 채용한 다이스택 패키지를 보여주는 단면도이다. 본 발명의 제2실시예에서는 PCB 상에 솔더 마스크를 다층으로 형성하여, 솔더 마스크 내에 제어칩이 실장될 공간을 확보하여 PCB 내에 제어칩이 내장된 형태를 구성한 내장형 인쇄회로기판(embedded PCB) 구조 및 이를 이용한 다이스택(die stack) 패키지 구조를 제시한다. 이때, 다층의 솔더 마스크 구조는 멀티 프린트 솔더 레지스트(multi print solder resist) 방식, 즉, 솔더 레지스트층을 2번 또는 그 이상의 다수 번 형성하는 과정으로 구현될 수 있다.
도 12를 참조하면, 다수의 반도체 칩(chip)들이 다층으로 적층되어 패키지되는 다이스택 패키지 또는 다층 적층 칩 패키지(multi chip package)를 위한 인쇄회로기판(PCB)을 제조하기 위해서, 절연층(10)을 준비한다. 절연층(10)은 동박적층판(CCL)의 절연 코어(core)층이나 에폭시(epoxy) 수지층 또는 프리프레그(prepreg)층 등으로 준비될 수 있다. 회로 패턴들의 형성을 위해서, 절연층(10)의 양면에 제1시드층(seeding layer: 21) 및 제2시드층(23)을 위한 동박층이 부착된 동박적층판 형태로 절연층(10)을 도입한다.
도 13을 참조하면, 제1 및 제2시드층(21, 23) 상에 구리 도금을 수행하여 도금층을 형성하고, 이미지 패턴 전사 후, 도금층을 패터닝하여 제1외측 회로 패턴들(22) 및 제2외측 회로 패턴(24)들을 형성한다. 이미지 패턴 전사 과정은 레지스트층을 형성하고, 노광 및 현상하여 레지스트 패턴을 형성하는 과정으로 수행되고, 도금층을 패터닝하는 과정을 레지스트 패턴을 식각 마스크로 노출된 도금층 부분을 선택적으로 식각 제거하는 과정으로 수행될 수 있다. 또는 패턴 도금 과정으로 제1 및 제2외측 회로 패턴들(22, 24)이 형성될 수 있다.
제1 및 제2외측 회로 패턴들(22, 24)을 각각 덮는 제1솔더 마스크층(31) 및 제2솔더 마스크층(33)을 형성한다. 제1 및 제2솔더 마스크층(31, 33)은 대략 35㎛ 두께의 드라이 필름 솔더 레지스트(dry film solder resist)를 진공 라미네이션으로 부착하여 형성될 수 있다.
도 14를 참조하면, 제1외측 회로 패턴(22)들의 일부인 본딩 핑거(bonding finger: 25) 부분 및 제어칩(controller chip)이 실장될 절연층(10)의 일부인 제어칩 랜드(land)부(11) 부분을 여는 제1오픈부(opening: 41)를 가지는 제1솔더 마스크(solder mask: 32) 및 제2외측 회로 패턴(24)들의 일부인 볼 랜드(ball land)부(27) 부분을 여는 제2오픈부(43)를 가지는 제2솔더 마스크(34)를 패터닝한다. 제1 및 제2솔더 마스크층들(31, 33)을 제1노광 및 현상하고 큐어(cure)하여 제1 및 제2솔더 마스크들(32, 34)로 패터닝한다. 최종적인 제1 및 제2솔더 마스크들(32, 34)은 제1 및 제2외측 회로 패턴들(22, 24)들 상에 중첩되는 부분의 두께가 대략 25㎛ 정도 확보될 수 있다.
도 15를 참조하면, 제1솔더 마스크(32)를 덮고 제1오픈부(41)를 채우는 제3솔더 마스크층(35) 및 제2솔더 마스크(34)를 덮고 제2오픈부(43)를 채우는 제4솔더 마스크층(37)을 형성한다. 제3 및 제4솔더 마스크층(35, 37)은 대략 35㎛ 두께의 드라이 필름 솔더 레지스트(dry film solder resist)를 진공 라미네이션으로 부착하여 형성될 수 있다.
도 16을 참조하면, 제1외측 회로 패턴(22)들의 일부인 본딩 핑거(bonding finger: 25) 부분 및 제어칩(controller chip)이 실장될 절연층(10)의 일부인 제어칩 랜드(land)부(11) 부분을 여는 제3오픈부(opening: 45)를 가지는 제3솔더 마스크(solder mask: 36) 및 제2외측 회로 패턴(24)들의 일부인 볼 랜드(ball land)부(27) 부분을 여는 제4오픈부(47)를 가지는 제4솔더 마스크(38)를 패터닝한다. 제3 및 제4솔더 마스크층들(35, 37)을 제2노광 및 현상하고 큐어(cure)하여 제3 및 제4솔더 마스크들(36, 38)로 패터닝한다. 최종적인 제1 및 제3솔더 마스크들(32, 36)의 적층체는, 제1외측 회로 패턴들(22)들 상에 중첩되는 부분의 두께가 적어도 대략 60㎛ 정도 확보할 수 있다.
도 17을 참조하면, 제1 및 제3솔더 마스크(32, 36)의 적층 부분의 제3오픈부(45)에 의해 노출되는 제어칩 랜드부(11) 상에 제어칩(50)을 접착층(도시되지 않음)을 이용하여 부착 실장한다. 이후에, 제1 및 제3솔더 마스크(32, 36)의 적층 부분에 노출되는 본딩 핑거부(25)와 제어칩(50)을 본딩 와이어(bonding wire: 51)로 연결한다. 이때, 제어칩(50)이 실장되는 부분을 노출하는 제3오픈부(45)의 깊이는 제1외측 회로 패턴(22)의 높이인 대략 20㎛와 제1 및 제3솔더 마스크(32, 36)의 높이인 적어도 60㎛를 합한 대략 80㎛ 이상으로 확보될 수 있다.
제어칩(50)이 실장되는 제3오픈부(45)의 깊이를 충분히 확보할 수 있으므로, 제어칩(50)에 연결된 본딩 와이어(51)의 최정점의 높이가 제3솔더 마스크(36)의 표면 높이보다 낮게 유도할 수 있다. 이에 따라, 후속 반도체 칩들의 적층체가 실장될 때, 반도체 칩과 본딩 와이어(51)가 접촉되는 불량이 유효하게 억제될 수 있다. 이와 같이 본 발명의 제2실시예에서는 제어칩(50)이 실장될 제3오픈부(45)의 깊이를 깊게 확보하게, 2층 또는 그 이상의 솔더 마스크(32, 36)들을 적층하는 기술을 제시한다.
도 18을 참조하면, 본 발명의 제2실시예에 따른 다이스택 패키지는, 절연층(10) 상에 형성된 제1외측 회로 패턴(22)들, 제1외측 회로 패턴(22)들의 일부인 본딩 핑거(bonding finger: 25) 부분 및 제어칩(controller chip: 50)이 실장될 절연층(10)의 일부인 제어칩 랜드(land)부(11) 부분을 열게 이중층으로 적층된 제1 및 제3솔더 마스크(solder mask: 32, 36)의 적층체, 제어칩 랜드부(11) 상에 실장된 제어칩(50), 본딩 핑거부(25)와 제어칩(50)을 연결하는 본딩 와이어(bonding wire: 51), 접착층(63)을 개재하여 실장된 다수의 반도체 칩(61)들의 적층체(60); 및 반도체 칩(61)들의 적층체(60)를 보호하고 제어칩(50) 및 본딩 와이어(51)를 보호하게 유입된 EMC 몰딩부(70)를 포함하여 구성될 수 있다. 또한, 제2외측 회로 패턴(24)들의 일부인 볼 랜드부(27) 부분을 열게 이중층으로 적층된 제2 및 제4솔더 마스크(34, 38)들의 적층체를 포함하고, 볼 랜드부(27)에 접속된 솔더 볼(solder ball: 65)을 포함하여 다이스택 패키지가 구성될 수 있다.
이와 같이 구성된 다이스택 패키지의 제어칩(50)은 이웃하는 제1외측 회로 패턴(22)의 본딩 핑거부(25)에 직접적으로 바로 본딩 와이어(51)로 연결될 수 있어, 본딩 와이어(51)의 길이를 유효하게 단축할 수 있다. 따라서, 제어칩(50)과의 신호 전달 속도를 개선하여, 다이스택 패키지 또는 이를 포함하는 전자 부품의 동작 속도를 향상시킬 수 있다.
10, 110, 310, 330: 절연층, 22, 24, 713, 717: 회로 패턴,
25: 본딩 핑거부, 32, 34, 36, 38, 800: 솔더 마스크,
50, 200: 제어칩, 60, 900: 반도체 칩들의 적층체,
70, 950: EMC 몰딩부.

Claims (7)

  1. 절연층 상에 제1외측 회로 패턴들을 형성하는 단계;
    상기 제1외측 회로 패턴들의 일부인 본딩 핑거(bonding finger) 부분 및 제어칩(controller chip)이 실장될 상기 절연층의 일부인 제어칩 랜드(land)부 부분을 여는 제1솔더 마스크(solder mask)를 형성하는 단계;
    상기 제1솔더 마스크를 덮는 제3솔더 마스크층을 형성하는 단계;
    상기 제3솔더 마스크층을 노광 및 현상하여 상기 본딩 핑거부 및 상기 제어칩 랜드부를 여는 제3솔더 마스크를 패터닝하는 단계;
    상기 제1 및 제3솔더 마스크의 적층 부분에 의해 노출되는 상기 제어칩 랜드부 상에 제어칩을 실장하는 단계;
    상기 제1 및 제3솔더 마스크의 적층 부분에 노출되는 상기 본딩 핑거부와 상기 제어칩을 본딩 와이어(bonding wire)로 연결하는 단계;
    상기 제1외측 회로 패턴들이 형성된 상기 절연층의 일면에 대향되는 반대면 상에 제2외측 회로 패턴들을 형성하는 단계;
    상기 제2외측 회로 패턴들의 일부인 볼 랜드(ball land)부 부분을 여는 제2솔더 마스크를 형성하는 단계;
    상기 제2솔더 마스크를 덮는 제4솔더 마스크층을 형성하는 단계; 및
    상기 제4솔더 마스크층을 노광 및 현상하여 솔더 볼(solder ball)이 접속될 상기 볼 랜드부를 여는 제4솔더 마스크를 형성하는 단계;를 포함하는 제어칩 내장형 인쇄회로기판(PCB) 제조 방법.
  2. 삭제
  3. 삭제
  4. 절연층 상에 형성된 제1외측 회로 패턴들;
    상기 제1외측 회로 패턴들의 일부인 본딩 핑거(bonding finger) 부분 및 제어칩(controller chip)이 실장될 상기 절연층의 일부인 제어칩 랜드(land)부 부분을 열게 이중층으로 적층된 제1 및 제3솔더 마스크(solder mask)의 적층체;
    상기 제1 및 제3솔더 마스크의 적층체에 의해 노출되는 상기 제어칩 랜드부 상에 실장된 제어칩;
    상기 제1 및 제3솔더 마스크의 적층 부분에 노출되는 상기 본딩 핑거부와 상기 제어칩을 연결하는 본딩 와이어(bonding wire);
    상기 제1외측 회로 패턴들이 형성된 상기 절연층의 일면에 대향되는 반대면 상에 형성된 제2외측 회로 패턴들; 및
    상기 제2외측 회로 패턴들의 일부로 솔더 볼(solder ball)이 접속될 볼 랜드(ball land)부 부분을 열게 이중층으로 적층된 제2 및 제4솔더 마스크들의 적층체;를 포함하는 제어칩 내장형 인쇄회로기판(PCB).
  5. 삭제
  6. 절연층 상에 형성된 제1외측 회로 패턴들;
    상기 제1외측 회로 패턴들의 일부인 본딩 핑거(bonding finger) 부분 및 제어칩(controller chip)이 실장될 상기 절연층의 일부인 제어칩 랜드(land)부 부분을 열게 이중층으로 적층된 제1 및 제3솔더 마스크(solder mask)의 적층체;
    상기 제1 및 제3솔더 마스크의 적층체에 의해 노출되는 상기 제어칩 랜드부 상에 실장된 제어칩;
    상기 제1 및 제3솔더 마스크의 적층 부분에 노출되는 상기 본딩 핑거부와 상기 제어칩을 연결하는 본딩 와이어(bonding wire);
    상기 제3솔더 마스크 상에 접착층을 개재하여 실장된 다수의 반도체 칩들의 적층체; 및
    상기 반도체 칩들의 적층체를 보호하고 상기 제어칩 및 상기 본딩 와이어를 보호하게 유입된 몰딩부;를 포함하는 다이스택(die stack) 패키지.
  7. 제6항에 있어서,
    상기 제1외측 회로 패턴들이 형성된 상기 절연층의 일면에 대향되는 반대면 상에 형성된 제2외측 회로 패턴들;
    상기 제2외측 회로 패턴들의 일부로 볼 랜드(ball land)부 부분을 열게 이중층으로 적층된 제2 및 제4솔더 마스크들의 적층체; 및
    상기 볼 랜드부에 접속된 솔더 볼(solder ball);을 더 포함하는 다이스택(die stack) 패키지.
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