KR101212526B1 - 보드온칩 패키지, 이를 위한 인쇄회로기판 및 제조 방법 - Google Patents

보드온칩 패키지, 이를 위한 인쇄회로기판 및 제조 방법 Download PDF

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박현경
신승호
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Abstract

제1절연층 상에 내측 본딩 핑거(bonding finger)들을 형성하고, 내측 본딩 핑거들을 노출할 제1오픈(open)부가 관통하는 제2절연층을 준비하고, 제1오픈부에 정렬될 제2오픈부 및 외측 회로층을 가지는 제3절연층을 준비한 후, 상호 적층하고, 외측 회로층을 패터닝하여 외측 본딩 핑거들을 형성하고, 제1 및 제2오픈부 바닥의 제1절연층 부분을 선택적으로 제거하여 센터 슬롯(center slot)을 형성하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법 및 이에 따른 인쇄회로기판 구조, 이를 이용한 보드온칩 패키지 및 제조 방법을 제시한다.

Description

보드온칩 패키지, 이를 위한 인쇄회로기판 및 제조 방법{BOC package, PCB and method for fabricating the same}
본 발명은 인쇄회로기판(PCB: Printed Circuit Board) 기술에 관한 것으로, 특히, 보드온칩(BOC: Board On Chip) 패키지, 이를 위한 인쇄회로기판, 및 이의 제조 방법에 관한 것이다.
인쇄회로기판(PCB)은 에폭시(epoxy) 절연층에 배선 회로 패턴들을 구비하게 구성되고 있다. 보드온칩(BOC) 패키지에 채용되는 인쇄회로기판(PCB)은 기판의 일면에 본딩 핑거(bonding finger)가 한층(one layer)으로 구비되고 있다. 본딩 와이어(bonding wire)가 본딩 핑거와 반도체 칩(chip) 상의 칩 패드(chip pad)를 연결하여 BOC 패키지를 구성하고 있다. 전자 제품의 기능 다양화, 밀집화의 추세에 따라, 인쇄회로기판(PCB)의 동일 면적당 더 많은 회로 패턴들이 구비되도록 PCB가 미세 피치(fine pitch)화되고 있다.
BOC 패키지에 요구되는 PCB의 회로 패턴들 또한 미세 피치화되고 있으며, 이에 따라, 센터 슬롯(center slot) 부분에 트레이스(trace), 본딩 핑거와 같은 회로 패턴들이 밀집되고 있다. 트레이스 및 본딩 핑거와 같은 회로 패턴들이 센터 슬롯 부분과 같은 특정 부분에 밀집됨에 따라, 센터 슬롯 부분에 트레이스 및 본딩 핑거들을 모두 수용하기가 어려워져 PCB 디자인(design)에 한계가 발생되고 있다. 따라서, 본딩 핑거들을 분산시켜 밀집도를 저하시킴으로써 디자인의 한계를 극복하고자하는 방법의 개발이 요구되고 있다.
본 발명은 보드온칩(BOC) 패키지에 적용되는 인쇄회로기판(PCB)이 이층 또는 복수층으로 본딩 핑거들을 구비하게 하여, 본딩 핑거들의 배치를 분산한 인쇄회로기판 구조, 이를 채용한 보드온칩 패키지 및 이를 제조하는 방법을 제시한다.
본 발명의 일 관점은, 제1절연층 상에 내측 본딩 핑거(bonding finger)들을 형성하는 단계; 상기 내측 본딩 핑거들을 노출할 제1오픈(open)부가 관통하는 제2절연층을 준비하는 단계; 상기 제1오픈부에 정렬될 제2오픈부 및 외측 회로층을 가지는 제3절연층을 준비하는 단계; 상기 제1 및 제2오픈부들이 상호 정렬되고 상기 외측 회로층이 노출되게 상기 제1, 제2 및 제3절연층들을 적층하는 단계; 상기 외측 회로층을 패터닝하여 외측 본딩 핑거들을 형성하는 단계; 및 상기 제1 및 제2오픈부 바닥의 상기 제1절연층 부분을 선택적으로 제거하여 센터 슬롯(center slot)을 형성하는 단계를 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 제1절연층 상에 내측 본딩 핑거(bonding finger)들 및 제1내측 트레이스(trace)들을 형성하는 단계; 상기 내측 본딩 핑거들을 노출할 제1오픈(open)부가 관통하는 제2절연층을 준비하는 단계; 상기 제1오픈부에 정렬될 제2오픈부 및 외측 회로층을 가지는 제3절연층을 준비하는 단계; 상기 제1 및 제2오픈부들이 상호 정렬되고 상기 외측 회로층이 노출되게 상기 제1, 제2 및 제3절연층들을 적층하는 단계; 상기 제1 및 제2오픈부들을 채워 보호하는 제1보호층을 형성하는 단계; 상기 제1내측 트레이스에 중첩되는 상기 외측 회로층 부분을 노출하는 마스크 패턴(mask pattern)을 형성하는 단계; 상기 마스크 패턴에 의해 노출된 상기 외측 회로층 부분을 제거한 후 상기 마스크 패턴 및 상기 제1보호층을 제거하는 단계; 상기 외측 회로층 부분의 제거에 의해서 노출된 상기 제3절연층 부분 및 하부의 상기 제2절연층 부분을 드릴링(drilling)하여 상기 제1내측 트레이스들을 노출하는 비아홀(via hole)들을 형성하는 단계; 상기 제1 및 제2오픈부들을 다시 채워 보호하는 제2보호층을 형성하는 단계; 상기 비아홀들을 채우는 비아층을 형성하는 단계; 상기 비아층 및 상기 외측 회로층을 패터닝하여 비아(vial) 및 외측 본딩 핑거들을 형성하는 단계; 및 상기 제1 및 제2오픈부 바닥의 상기 제1절연층 부분을 선택적으로 제거하여 센터 슬롯(center slot)을 형성하는 단계를 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 칩 패드(chip pad)들을 가지는 반도체 칩을 준비하는 단계; 제1절연층 상에 내측 본딩 핑거(bonding finger)들을 형성하는 단계; 상기 내측 본딩 핑거들을 노출할 제1오픈(open)부가 관통하는 제2절연층을 준비하는 단계; 상기 제1오픈부에 정렬될 제2오픈부 및 외측 회로층을 가지는 제3절연층을 준비하는 단계; 상기 제1 및 제2오픈부들이 상호 정렬되고 상기 외측 회로층이 노출되게 상기 제1, 제2 및 제3절연층들을 적층하는 단계; 상기 외측 회로층을 패터닝하여 외측 본딩 핑거들을 형성하는 단계; 상기 제1 및 제2오픈부 바닥의 상기 제1절연층 부분을 선택적으로 제거하여 센터 슬롯(center slot)을 형성하는 단계; 상기 센터 슬롯에 상기 칩 패드들이 노출되게 상기 제1절연층 후면 상에 상기 반도체 칩을 실장하는 단계; 상기 칩 패드들과 상기 제1 및 제2본딩 핑거들을 각각 연결하여 서로 다른 높이를 가지는 제1 및 제2본딩 와이어(bonding wire)들을 와이어 본딩하는 단계; 상기 제1 및 제2오픈부 및 상기 센터 슬롯을 채워 상기 제1 및 제2본딩 와이어들을 격리 보호하는 제1몰드(mold)층을 제1몰드하는 단계; 및 상기 반도체 칩을 보호하는 제2몰드층을 제2몰드하는 단계를 포함하는 보드온칩(BOC) 패키지 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 칩 패드(chip pad)들을 가지는 반도체 칩을 준비하는 단계; 제1절연층 상에 내측 본딩 핑거(bonding finger)들 및 제1내측 트레이스(trace)들을 형성하는 단계; 상기 내측 본딩 핑거들을 노출할 제1오픈(open)부가 관통하는 제2절연층을 준비하는 단계; 상기 제1오픈부에 정렬될 제2오픈부 및 외측 회로층을 가지는 제3절연층을 준비하는 단계; 상기 제1 및 제2오픈부들이 상호 정렬되고 상기 외측 회로층이 노출되게 상기 제1, 제2 및 제3절연층들을 적층하는 단계; 상기 제1 및 제2오픈부들을 채워 보호하는 제1보호층을 형성하는 단계; 상기 제1내측 트레이스에 중첩되는 상기 외측 회로층 부분을 노출하는 마스크 패턴(mask pattern)을 형성하는 단계; 상기 마스크 패턴에 의해 노출된 상기 외측 회로층 부분을 제거한 후 상기 마스크 패턴 및 상기 제1보호층을 제거하는 단계; 상기 외측 회로층 부분의 제거에 의해서 노출된 상기 제3절연층 부분 및 하부의 상기 제2절연층 부분을 드릴링(drilling)하여 상기 제1내측 트레이스들을 노출하는 비아홀(via hole)들을 형성하는 단계; 상기 제1 및 제2오픈부들을 다시 채워 보호하는 제2보호층을 형성하는 단계; 상기 비아홀들을 채우는 비아층을 형성하는 단계; 상기 비아층 및 상기 외측 회로층을 패터닝하여 비아(vial) 및 외측 본딩 핑거들을 형성하는 단계; 상기 제1 및 제2오픈부 바닥의 상기 제1절연층 부분을 선택적으로 제거하여 센터 슬롯(center slot)을 형성하는 단계; 상기 센터 슬롯에 상기 칩 패드들이 노출되게 상기 제1절연층 후면 상에 상기 반도체 칩을 실장하는 단계; 상기 칩 패드들과 상기 제1 및 제2본딩 핑거들을 각각 연결하여 서로 다른 높이를 가지는 제1 및 제2본딩 와이어(bonding wire)들을 와이어 본딩하는 단계; 상기 제1 및 제2오픈부 및 상기 센터 슬롯을 채워 상기 제1 및 제2본딩 와이어들을 격리 보호하는 제1몰드(mold)층을 제1몰드하는 단계; 및 상기 반도체 칩을 보호하는 제2몰드층을 제2몰드하는 단계를 포함하는 보드온칩(BOC) 패키지 제조 방법을 제시한다.
상기 내측 본딩 핑거(bonding finger) 및 상기 제1내측 트레이스(trace)들을 형성하는 단계는 양면에 제1 및 제2회로층을 구비한 상기 제1절연층을 준비하는 단계; 및 상기 제2회로층을 선택적으로 식각하여 상기 내측 본딩 핑거들 및 상기 제1내측 트레이스들을 형성하는 단계를 포함할 수 있다.
상기 양면에 제1 및 제2회로층을 구비한 제1절연층은 동박 적층판(CCL)로 준비될 수 있다.
상기 제2절연층을 준비하는 단계는 프리프레그(prepreg)층을 도입하는 단계; 및 상기 프리프레그층에 상기 제1오픈부를 펀칭(punching) 또는 라우팅(routing)하는 단계를 포함할 수 있다.
상기 제3절연층을 준비하는 단계는 양면에 제3 및 제4회로층을 구비한 상기 제3절연층을 도입하는 단계; 상기 제4회로층을 상기 외측 회로층으로 유지하며 상기 제3회로층을 선택적으로 식각하여 제2내측 트레이스들을 형성하는 단계; 및 상기 제3절연층을 관통하는 상기 제2오픈부를 라우팅(routing)하는 단계를 포함할 수 있다.
상기 양면에 제3 및 제4회로층을 구비한 제3절연층은 동박 적층판(CCL)로 준비될 수 있다.
상기 제1, 제2 및 제3절연층들을 적층하는 단계는 상기 내측 본딩 핑거들이 상기 제2절연층에 대면되게 상기 제1절연층 상에 상기 제2절연층을 정렬하는 단계; 상기 제2내측 트레이스들이 상기 제2절연층에 대면되게 상기 제2절연층 상에 상기 제3절연층을 정렬하는 단계; 및 상기 제1, 제2 및 제3절연층들을 가압 가열하여 상기 제1 및 제2내측 트레이스들이 상기 제2절연층에 매몰되게 라미네이션(lamination)하는 단계를 포함할 수 있다.
상기 외측 본딩 핑거들은 상기 제2오픈부 양옆으로 각각 배치되게 형성될 수 있다.
상기 센터 슬롯(center slot)은 상기 내측 본딩 핑거들 사이의 상기 제1절연층 부분을 슬롯 라우팅(slot routing)으로 제거하여 형성될 수 있다.
상기 제1 및 제2보호층은 포토레지스트를 도포하여 형성될 수 있다.
본 발명의 다른 일 관점은, 실장될 반도체 칩의 칩 패드(chip pad)들을 노출할 센터 슬롯(center slot)이 관통된 제1절연층; 상기 센터 슬롯 양옆의 상기 제1절연층 상에 형성된 내측 본딩 핑거(bonding finger)들; 상기 제1절연층 상에 적층되고 상기 내측 본딩 핑거들을 노출하는 제1오픈(open)부를 가지는 제2절연층; 상기 제2절연층 상에 적층되고 상기 제1오픈부에 정렬된 제2오픈부를 가지는 제3절연층; 및 상기 제3절연층 상에 형성된 제2본딩 핑거들을 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB)을 제시한다.
본 발명의 다른 일 관점은, 칩 패드(chip pad)들을 가지는 반도체 칩; 상기 반도체 칩이 실장되고 상기 칩 패드들을 노출하는 센터 슬롯(center slot)이 관통된 제1절연층; 상기 센터 슬롯 양옆의 상기 제1절연층 상에 형성된 내측 본딩 핑거(bonding finger)들; 상기 제1절연층 상에 적층되고 상기 내측 본딩 핑거들을 노출하는 제1오픈(open)부를 가지는 제2절연층; 상기 제2절연층 상에 적층되고 상기 제1오픈부에 정렬된 제2오픈부를 가지는 제3절연층; 상기 제3절연층 상에 형성된 제2본딩 핑거들; 상기 칩 패드들과 상기 제1 및 제2본딩 핑거들을 각각 연결하여 서로 다른 높이를 가지는 제1 및 제2본딩 와이어(bonding wire)들; 상기 제1 및 제2오픈부 및 상기 센터 슬롯을 채워 상기 제1 및 제2본딩 와이어들을 격리 보호하는 제1몰드(mold)층; 및 상기 반도체 칩을 보호하는 제2몰드층을 포함하는 보드온칩(BOC) 패키지를 제시한다.
상기 내측 본딩 핑거들 옆의 상기 제1절연층 상에 형성되어 상기 제2절연층의 일면에 매몰된 제1내측 트레이스(trace)들; 및 상기 제2절연층의 다른 일면에 매몰되게 상기 제3절연층 상에 형성된 제2내측 트레이스들을 더 포함하는 보드온칩(BOC) 패키지를 제시한다.
상기 제3절연층 및 상기 제2절연층을 관통하여 상기 제1내측 트레이스들 각각에 연결되는 비아(via)들을 더 포함하는 보드온칩(BOC) 패키지를 제시한다.
본 발명에 따르면, 보드온칩 패키지에 적용되는 인쇄회로기판(PCB)이 이층 또는 복수층으로 본딩 핑거들을 구비하게 하여 본딩 핑거들의 배치를 분산한 인쇄회로기판, 이를 채용한 보드온칩 패키지 및 이를 제조하는 방법을 제시할 수 있다. 본딩 핑거들이 이층 또는 복수층으로 분산되어 배치되므로, 센터 슬롯 주위에서의 회로 패턴들의 밀집도를 유효하게 낮출 수 있어 인쇄회로기판의 회로 패턴들의 미세 피치화를 보다 유효하게 제고할 수 있다. 본딩 핑거들이 이층 또는 복수층으로 분산 배치되므로, 본딩 핑거들에 연결되는 트레이스와 같은 회로 패턴들의 디자인 여유를 보다 넓게 확보할 수 있어, 인쇄회로기판의 회로 패턴의 미세 피치화에 따른 디자인 한계를 보다 유효하게 극복할 수 있다.
도 1 내지 도 18은 본 발명의 실시예에 따른 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 및 제조 방법을 보여주는 단면도들이다.
도 19 및 도 20은 본 발명의 실시예에 따른 인쇄회로기판(PCB)을 이용한 보드온칩(BOC) 패키지 및 제조 방법을 보여주는 단면도이다.
본 발명의 실시예는 인쇄회로기판(PCB) 상에 실장되는 반도체 칩의 칩 패드들과 본딩 와이어(bonding wire)들로 연결된 본딩 핑거(bonding finger)들을 이층 또는 복수층으로 구현함으로써, 센터 칩 패드들을 노출하는 센터 슬롯 주변에서의 본딩 핑거들의 밀집 정도를 유효하게 낮출 수 있다. 이에 따라 설계 디자인(design)의 여유도를 개선하여, PCB의 회로 패턴 미세 피치화에 기인하는 디자인 한계를 보다 유효하게 극복할 수 있다.
도 1 내지 도 18을 참조하여 본 발명의 실시예에 따른 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 및 제조 방법을 설명한다.
도 1을 참조하면, 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB)을 제조하기 위해서 제1절연층(110)을 준비한다. 제1절연층(110)은 BOC 패키지에서 반도체 칩(chip)의 칩 패드(chip pad)와 와이어 본딩(wire bonding)될 내측 본딩 핑거(bonding finger)를 회로 패턴으로 형성하기 위해, 양면에 제1 및 제2회로층(210, 220)을 구비하게 마련된다. 이러한 제1절연층(110)은 대략 60㎛ 두께의 절연 코어(core)를 포함하고, 양면에 구리 동박들이 구비된 동박 적층판(CCL)으로 도입될 수 있다.
도 2를 참조하면, 제1회로층(210)인 구리층을 유지하며, 제2회로층(220)인 구리층을 선택적 식각을 포함하는 텐팅(tenting)하여 제1내측 회로 패턴(221)을 형성한다. 제1내측 회로 패턴(221)은 BOC 패키지에서 본딩 와이어가 연결될 내측 본딩 핑거(222)와 이들 내측 본딩 핑거(222)들을 외부로 연결시키는 회로로서의 제1내측 트레이스(trace: 223)로 구분될 수 있다.
도 3을 참조하면, PCB의 내층 절연층으로서 중간에 삽입될 제2절연층(300)을 준비한다. 제2절연층(300)은 대략 30㎛ 두께의 프리프레그(prepreg)층을 포함하여 도입될 수 있다.
도 4를 참조하면, 후속 과정에서 내측 본딩 핑거(도 2의 222)들을 노출할 제1오픈(open)부(301)를 제2절연층(도 3의 300)을 관통하게 형성한다. 이러한 제1오픈부(301)는 대략 700㎛ 내지 800㎛ 폭을 가지게 라우팅(routing) 또는 펀칭(punching) 과정으로 제2절연층(300)의 일부를 제거하여 형성할 수 있다.
도 5를 참조하면, 제1 및 제2절연층(도 2의 110, 도 4의 300)과 라미네이션(lamination)으로 합지될 제3절연층(130)을 준비한다. 제3절연층(130)은 BOC 패키지에서 반도체 칩(chip)의 칩 패드(chip pad)와 와이어 본딩(wire bonding)될 외측 본딩 핑거(bonding finger)를 회로 패턴으로 형성하기 위해, 양면에 제3 및 제4회로층(230, 240)을 구비하게 마련된다. 이러한 제3절연층(130)은 대략 60㎛ 두께의 절연 코어(core)를 포함하고, 양면에 구리 동박들이 구비된 동박 적층판(CCL)으로 도입될 수 있다.
도 6을 참조하면, 제4회로층(240)인 구리층을 외측 회로층으로 유지하며, 제3회로층(230)인 구리층을 선택적 식각을 포함하는 텐팅(tenting)하여, 제2내측 회로 패턴인 제2내측 트레이스(231)를 패터닝한다. 제2내측 트레이스(231)는 PCB에서 제1내측 트레이스(도 2의 223)와 내측 회로를 구성하는 배선으로 형성될 수 있다. 이러한 회로 패턴들은 대략 20㎛ 두께의 구리층으로 형성될 수 있다.
도 7을 참조하면, 제4회로층(240) 및 제3절연층(130)을 관통하고, 제1오픈부(도 4의 301)에 정렬될 제2오픈부(131)를 제3절연층(130)을 라우팅하여 형성한다.
도 8을 참조하면, 내측 본딩 핑거(222)들이 제2절연층(300)의 일면에 대면되게 제1절연층(110) 상에 제2절연층(300)을 정렬 또는 레이업(lay-up)한다. 또한, 제2내측 트레이스(231)들이 제2절연층(300)의 다른 일면에 대면되게 제2절연층(300) 상에 제3절연층(130)을 정렬한다.
도 9를 참조하면, 제1, 제2 및 제3절연층(110, 300, 130)들을 가압 가열(hot press)하여, 제1 및 제2내측 트레이스(223, 231)들이 제2절연층(300)에 매몰되게 라미네이션(lamination) 또는 합지한다. 이때, 내측 본딩 핑거(222)들은 제1 및 제2오픈부(131, 301)를 포함하여 이루어지는 오픈부(401)에 일부가 노출된다.
도 10을 참조하면, 오픈부(401)들을 채워 보호하는 제1보호층(410)을 형성한다. 제1보호층(410)은 희생층으로 후속 과정에서 용이하게 제거될 수 있도록, 포토레지스트(photoresist)를 도포(coating)하여 형성한다. 제1보호층(410)으로 오픈부(401)를 채워 차단시킨 후, 제4회로층(240)의 일부를 노출하는 마스크 패턴(mask pattern: 415)을 형성한다. 마스크 패턴(415)은 제1회로층(210)을 덮어 후속 과정에 노출되지 않게 보호할 수 있다. 마스크 패턴(415)은 포토레지스트 패턴 또는 드라이 필름(dry film)을 포함하여 형성될 수 있다. 마스크 패턴(415)은 외측 회로층인 제4회로층(240의 제1내측 트레이스(223)에 중첩되는 부분을 노출하게 형성된다.
도 11을 참조하면, 마스크 패턴(도 10의 415)에 노출된 외측 회로층인 제4회로층(240) 부분의 구리층 부분을 화학적 식각 등으로 식각 제거하고, 마스크 패턴(415) 및 제1보호층(410)을 선택적으로 제거한다. 이때, 제1보호층(410)이 PR을 포함하여 형성될 경우, 마스크 패턴(415)을 이루는 PR 또는 드라이 필름의 제거 시에 제1보호층(410)이 함께 제거될 수 있어, 공정 상 제1보호층(410)을 제거하는 별도의 단계를 도입하지 않아 유리하다.
제1회로층(240)이 일부 제거되어 노출되는 제3절연층(130) 부분에 레이저 드릴링(laser drilling)과 같은 비아홀 형성 과정을 수행하여, 제3절연층(130) 및 하부의 제2절연층(300) 부분을 관통하는 비아홀(via hole: 403)들을 형성한다. 비아홀(403)은 내측의 제1내측 트레이스(223)의 상측 표면을 노출하게 형성될 수 있다.
도 12를 참조하면, 비아홀(403)이 형성된 결과 표면에 디스미어(desmear) 과정을 수행하여 드릴링 과정에서 유발된 스미어(smear)를 표면으로부터 제거한다. 이후에, 후속 비아홀(403)을 채우는 비아를 구리 도금 과정으로 형성할 때 구리 시드층(seed layer: 도시되지 않음)을 형성하는 무전해 도금(electroless Cu plating) 과정을 수행할 수 있다.
도 13을 참조하면, 오픈부(401)를 채워 후속 도금 과정으로부터 보호하는 제2보호층(420)을 형성한다. 제2보호층(420)은 희생층으로 포토레지스트(PR)를 도포하여 형성할 수 있다.
도 14를 참조하면, 구리 전해 도금 과정(electro Cu plating)을 수행하여 비아홀(403)을 채우는 비아층(250)을 형성한다. 이때, 제2보호층(420)에 노출된 제4회로층(240) 또는 제1회로층(210) 상으로 비아층(250)이 연장되게 도금될 수도 있다.
도 15를 참조하면, 비아층(250) 및 하부의 제4회로층(240)을 선택적으로 식각하는 텐팅 과정을 수행하여, 비아(251) 및 외측 본딩 핑거(253)들을 형성한다. 외측 본딩 핑거(253)는 비아(251)에 연결된 외측 회로 패턴(254)에 연결된 형태로 형성될 수 있다. 이러한 텐팅 과정에서 제1회로층(210) 또한 제거되어 제1절연층(110)의 하면이 노출될 수 있다. 또는 도시되지 않았으나 제1회로층(210)이 패터닝되어 다른 외측 회로 패턴이 형성될 수도 있다.
도 16을 참조하면, 제2보호층(420)을 선택적으로 제거하여 내측 본딩 핑거(222)들을 노출하고, 내측 본딩 핑거(222)들 사이의 제1절연층(110) 부분을 오픈부(401)가 노출하게 한다.
도 17을 참조하면, 외측 본딩 핑거(253) 부분을 노출하는 솔더 마스크(solder mask: 430)를 형성한다. 솔더 마스크(430)는 솔더 레지스트를 도포하고 이미지(image) 전사 노광 및 현상으로 형성한다. 솔더 마스크(430)는 외측 본딩 핑거(253) 부분 이외에 솔더 볼(solder ball)과 같은 외부 접속 단자가 연결될 외측 회로 패턴(254) 부분을 볼 패드(ball pad)로 노출하게 형성될 수 있다. 또한, 반도체 칩이 실장될 제1절연층(110)의 하면을 덮어 보호하게 솔더 마스크(430)가 형성될 수 있다.
도 18을 참조하면, 오픈부(401)에 노출된 제1절연층(110) 부분 및 하부의 솔더 마스크(430) 부분을 선택적으로 제거하는 슬롯 라우팅(slot routing) 과정을 수행하여, 관통하는 센터 슬롯(center slot: 405)을 형성한다. 이러한 센터 슬롯(405)은 본딩 와이어가 지나는 통로로 이용된다.
도 19 및 도 20을 참조하여 본 발명의 실시예에 따른 인쇄회로기판(PCB)을 이용한 보드온칩(BOC) 패키지 및 제조 방법을 설명한다.
도 19를 참조하면, 중앙부(center region)에 칩 패드(501)들이 형성된 반도체 칩(500)을 준비한다. 칩 패드(501)들에 센터 슬롯(405)이 정렬되게 반도체 칩(500)을 제1절연층(110)의 하면 상의 솔더 마스크(430) 상에 실장한다. 이때, 반도체 칩(500)과 솔더 마스크(430) 사이에 접착층(510)이 필름(film) 형태로 도입되어, 실장된 반도체 칩(500)이 제1절연층(110) 상에 부착되게 한다. 센터 슬롯(405)에 노출된 칩 패드(501)들의 일부를 내측 본딩 핑거(223)들에 연결하도록 제1본딩 와이어(531)들을 연결하는 제1와이어 본딩(wire bonding) 과정을 수행한다.
센터 슬롯(405) 양옆의 제1절연층(110) 상에 위치하는 내측 본딩 핑거(223)들 각각에 제1본딩 와이어(531)들이 연결된 후, 칩 패드(501)와 외측 본딩 핑거(253)들을 연결하는 제2본딩 와이어(533)들을 연결하는 제2와이어 본딩 과정을 수행한다. 제1본딩 와이어(531)와 제2본딩 와이어(533)는 내측 본딩 핑거(223)와 외측 본딩 핑거(253)의 높이 차이만큼 그 높이가 차이 나게 된다. 제1본딩 와이어(531)와 제2본딩 와이어(533)를 포함하는 본딩 와이어(530)들은 이와 같이 두 층으로 분산된 내측 본딩 핑거(223)들 및 외측 본딩 핑거(253)들에 분산되어 연결된다. 따라서, 센터 슬롯(405) 주위의 본딩 핑거(223, 253)의 면적 당 밀집도는 상대적으로 감소될 수 있으며, 이에 따라, 전체 회로 패턴들의 피치는 보다 미세한 피치가 더 감소될 수 있다. 즉, 회로 패턴들의 미세 피치화에도 불구하고, 본딩 핑거(223, 253)의 디자인 여유는 보다 증가할 수 있다.
도 20을 참조하면, 오픈부(401) 및 센터 슬롯(405)을 채워 본딩 와이어(530)들을 격리 보호하는 제1몰드(mold)층(540)을 에폭시몰딩재(EMC: Epoxy molding compound)를 이용한 제1몰드 과정으로 형성한다. 이후에, 반도체 칩(500)을 보호하는 제2몰드층(550)을 EMC를 이용한 제2몰드 과정으로 형성하여 BOC 패키지를 구현한다. 이후에, 솔더 마스크(430)에 의해 노출된 외측 회로 패턴(254) 부분을 볼 패드(ball pad)로 이용하여, 볼 패드에 솔더 볼(570)을 외부 접속 단차로 부착한다.
이와 같이 구현되는 BOC 패키지는 본딩 와이어(530)들이 체결될 본딩 핑거(223, 253)들이 2층으로 분산 배치된 PCB를 채용하므로, 전체 패키지 크기를 보다 미세한 크기를 가지게 유도할 수 있다.
110, 130, 300: 절연층, 223: 내측 본딩 핑거,
253: 외측 본딩 핑거, 401: 오픈부,
405: 센터 슬롯, 500: 반도체 칩,
530: 본딩 와이어.

Claims (30)

  1. 제1절연층 상에 내측 본딩 핑거(bonding finger)들을 형성하는 단계;
    상기 내측 본딩 핑거들을 노출할 제1오픈(open)부가 관통하는 제2절연층을 준비하는 단계;
    상기 제1오픈부에 정렬될 제2오픈부 및 외측 회로층을 가지는 제3절연층을 준비하는 단계;
    상기 제1 및 제2오픈부들이 상호 정렬되고 상기 외측 회로층이 노출되게 상기 제1, 제2 및 제3절연층들을 적층하는 단계;
    상기 외측 회로층을 패터닝하여 외측 본딩 핑거들을 형성하는 단계; 및
    상기 제1 및 제2오픈부 바닥의 상기 제1절연층 부분을 선택적으로 제거하여 센터 슬롯(center slot)을 형성하는 단계를 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  2. 제1항에 있어서,
    상기 내측 본딩 핑거(bonding finger)들을 형성하는 단계는
    양면에 제1 및 제2회로층을 구비한 상기 제1절연층을 준비하는 단계; 및
    상기 제2회로층을 선택적으로 식각하여 상기 내측 본딩 핑거들 및 제1내측 트레이스들을 형성하는 단계를 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  3. 제2항에 있어서,
    상기 양면에 제1 및 제2회로층을 구비한 제1절연층은 동박 적층판(CCL)로 준비되는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  4. 제2항에 있어서,
    상기 제1내측 트레이스들을 노출하는 비아홀을 상기 외측 회로층, 상기 제3절연층 및 상기 제2절연층을 관통하게 형성하는 단계; 및
    상기 비아홀을 채워 상기 제1내측 트레이스 및 상기 외측 회로층을 연결하는 비아(via)를 형성하는 단계를 더 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  5. 제1항에 있어서,
    상기 제2절연층을 준비하는 단계는
    프리프레그(prepreg)층을 도입하는 단계; 및
    상기 프리프레그층에 상기 제1오픈부를 펀칭(punching) 또는 라우팅(routing)하는 단계를 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  6. 제1항에 있어서,
    상기 제3절연층을 준비하는 단계는
    양면에 제3 및 제4회로층을 구비한 상기 제3절연층을 도입하는 단계;
    상기 제4회로층을 상기 외측 회로층으로 유지하며 상기 제3회로층을 선택적으로 식각하여 제2내측 트레이스들을 형성하는 단계; 및
    상기 제3절연층을 관통하는 상기 제2오픈부를 라우팅(routing)하는 단계를 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  7. 제6항에 있어서,
    상기 양면에 제3 및 제4회로층을 구비한 제3절연층은 동박 적층판(CCL)로 준비되는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  8. 제6항에 있어서,
    상기 제1, 제2 및 제3절연층들을 적층하는 단계는
    상기 내측 본딩 핑거들이 상기 제2절연층에 대면되게 상기 제1절연층 상에 상기 제2절연층을 정렬하는 단계;
    상기 제2내측 트레이스들이 상기 제2절연층에 대면되게 상기 제2절연층 상에 상기 제3절연층을 정렬하는 단계; 및
    상기 제1, 제2 및 제3절연층들을 가압 가열하여 라미네이션(lamination)하는 단계를 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  9. 제1항에 있어서,
    상기 외측 본딩 핑거들을 형성하는 단계는
    상기 제1 및 제2오픈부들을 채워 보호하는 보호층을 형성하는 단계;
    상기 외측 회로층을 선택적으로 식각하여 상기 외측 본딩 핑거들을 형성하는 단계; 및
    상기 보호층을 선택적으로 제거하는 단계를 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  10. 제9항에 있어서,
    상기 보호층은 포토레지스트를 도포하여 형성되는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  11. 제1항에 있어서,
    상기 외측 본딩 핑거들은
    상기 제2오픈부 양옆으로 각각 배치되게 형성되는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  12. 제1항에 있어서,
    상기 센터 슬롯(center slot)은
    상기 내측 본딩 핑거들 사이의 상기 제1절연층 부분을 슬롯 라우팅(slot routing)으로 제거하여 형성되는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  13. 제1절연층 상에 내측 본딩 핑거(bonding finger)들 및 제1내측 트레이스(trace)들을 형성하는 단계;
    상기 내측 본딩 핑거들을 노출할 제1오픈(open)부가 관통하는 제2절연층을 준비하는 단계;
    상기 제1오픈부에 정렬될 제2오픈부 및 외측 회로층을 가지는 제3절연층을 준비하는 단계;
    상기 제1 및 제2오픈부들이 상호 정렬되고 상기 외측 회로층이 노출되게 상기 제1, 제2 및 제3절연층들을 적층하는 단계;
    상기 제1 및 제2오픈부들을 채워 보호하는 제1보호층을 형성하는 단계;
    상기 제1내측 트레이스에 중첩되는 상기 외측 회로층 부분을 노출하는 마스크 패턴(mask pattern)을 형성하는 단계;
    상기 마스크 패턴에 의해 노출된 상기 외측 회로층 부분을 제거한 후 상기 마스크 패턴 및 상기 제1보호층을 제거하는 단계;
    상기 외측 회로층 부분의 제거에 의해서 노출된 상기 제3절연층 부분 및 하부의 상기 제2절연층 부분을 드릴링(drilling)하여 상기 제1내측 트레이스들을 노출하는 비아홀(via hole)들을 형성하는 단계;
    상기 제1 및 제2오픈부들을 다시 채워 보호하는 제2보호층을 형성하는 단계;
    상기 비아홀들을 채우는 비아층을 형성하는 단계;
    상기 비아층 및 상기 외측 회로층을 패터닝하여 비아(vial) 및 외측 본딩 핑거들을 형성하는 단계; 및
    상기 제1 및 제2오픈부 바닥의 상기 제1절연층 부분을 선택적으로 제거하여 센터 슬롯(center slot)을 형성하는 단계를 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  14. 제13항에 있어서,
    상기 내측 본딩 핑거(bonding finger) 및 상기 제1내측 트레이스(trace)들을 형성하는 단계는
    양면에 제1 및 제2회로층을 구비한 상기 제1절연층을 준비하는 단계; 및
    상기 제2회로층을 선택적으로 식각하여 상기 내측 본딩 핑거들 및 상기 제1내측 트레이스들을 형성하는 단계를 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  15. 제14항에 있어서,
    상기 양면에 제1 및 제2회로층을 구비한 제1절연층은 동박 적층판(CCL)로 준비되는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  16. 제13항에 있어서,
    상기 제2절연층을 준비하는 단계는
    프리프레그(prepreg)층을 도입하는 단계; 및
    상기 프리프레그층에 상기 제1오픈부를 펀칭(punching) 또는 라우팅(routing)하는 단계를 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  17. 제13항에 있어서,
    상기 제3절연층을 준비하는 단계는
    양면에 제3 및 제4회로층을 구비한 상기 제3절연층을 도입하는 단계;
    상기 제4회로층을 상기 외측 회로층으로 유지하며 상기 제3회로층을 선택적으로 식각하여 제2내측 트레이스들을 형성하는 단계; 및
    상기 제3절연층을 관통하는 상기 제2오픈부를 라우팅(routing)하는 단계를 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  18. 제17항에 있어서,
    상기 양면에 제3 및 제4회로층을 구비한 제3절연층은 동박 적층판(CCL)로 준비되는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  19. 제17항에 있어서,
    상기 제1, 제2 및 제3절연층들을 적층하는 단계는
    상기 내측 본딩 핑거들이 상기 제2절연층에 대면되게 상기 제1절연층 상에 상기 제2절연층을 정렬하는 단계;
    상기 제2내측 트레이스들이 상기 제2절연층에 대면되게 상기 제2절연층 상에 상기 제3절연층을 정렬하는 단계; 및
    상기 제1, 제2 및 제3절연층들을 가압 가열하여 상기 제1 및 제2내측 트레이스들이 상기 제2절연층에 매몰되게 라미네이션(lamination)하는 단계를 포함하는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  20. 제13항에 있어서,
    상기 외측 본딩 핑거들은
    상기 제2오픈부 양옆으로 각각 배치되게 형성되는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  21. 제13항에 있어서,
    상기 센터 슬롯(center slot)은
    상기 내측 본딩 핑거들 사이의 상기 제1절연층 부분을 슬롯 라우팅(slot routing)으로 제거하여 형성되는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  22. 제13항에 있어서,
    상기 제1 및 제2보호층은 포토레지스트를 도포하여 형성되는 보드온칩(BOC) 패키지를 위한 인쇄회로기판(PCB) 제조 방법.
  23. 칩 패드(chip pad)들을 가지는 반도체 칩을 준비하는 단계;
    제1절연층 상에 내측 본딩 핑거(bonding finger)들을 형성하는 단계;
    상기 내측 본딩 핑거들을 노출할 제1오픈(open)부가 관통하는 제2절연층을 준비하는 단계;
    상기 제1오픈부에 정렬될 제2오픈부 및 외측 회로층을 가지는 제3절연층을 준비하는 단계;
    상기 제1 및 제2오픈부들이 상호 정렬되고 상기 외측 회로층이 노출되게 상기 제1, 제2 및 제3절연층들을 적층하는 단계;
    상기 외측 회로층을 패터닝하여 외측 본딩 핑거들을 형성하는 단계;
    상기 제1 및 제2오픈부 바닥의 상기 제1절연층 부분을 선택적으로 제거하여 센터 슬롯(center slot)을 형성하는 단계;
    상기 센터 슬롯에 상기 칩 패드들이 노출되게 상기 제1절연층 후면 상에 상기 반도체 칩을 실장하는 단계;
    상기 칩 패드들과 상기 제1 및 제2본딩 핑거들을 각각 연결하여 서로 다른 높이를 가지는 제1 및 제2본딩 와이어(bonding wire)들을 와이어 본딩하는 단계;
    상기 제1 및 제2오픈부 및 상기 센터 슬롯을 채워 상기 제1 및 제2본딩 와이어들을 격리 보호하는 제1몰드(mold)층을 제1몰드하는 단계; 및
    상기 반도체 칩을 보호하는 제2몰드층을 제2몰드하는 단계를 포함하는 보드온칩(BOC) 패키지 제조 방법.
  24. 칩 패드(chip pad)들을 가지는 반도체 칩을 준비하는 단계;
    제1절연층 상에 내측 본딩 핑거(bonding finger)들 및 제1내측 트레이스(trace)들을 형성하는 단계;
    상기 내측 본딩 핑거들을 노출할 제1오픈(open)부가 관통하는 제2절연층을 준비하는 단계;
    상기 제1오픈부에 정렬될 제2오픈부 및 외측 회로층을 가지는 제3절연층을 준비하는 단계;
    상기 제1 및 제2오픈부들이 상호 정렬되고 상기 외측 회로층이 노출되게 상기 제1, 제2 및 제3절연층들을 적층하는 단계;
    상기 제1 및 제2오픈부들을 채워 보호하는 제1보호층을 형성하는 단계;
    상기 제1내측 트레이스에 중첩되는 상기 외측 회로층 부분을 노출하는 마스크 패턴(mask pattern)을 형성하는 단계;
    상기 마스크 패턴에 의해 노출된 상기 외측 회로층 부분을 제거한 후 상기 마스크 패턴 및 상기 제1보호층을 제거하는 단계;
    상기 외측 회로층 부분의 제거에 의해서 노출된 상기 제3절연층 부분 및 하부의 상기 제2절연층 부분을 드릴링(drilling)하여 상기 제1내측 트레이스들을 노출하는 비아홀(via hole)들을 형성하는 단계;
    상기 제1 및 제2오픈부들을 다시 채워 보호하는 제2보호층을 형성하는 단계;
    상기 비아홀들을 채우는 비아층을 형성하는 단계;
    상기 비아층 및 상기 외측 회로층을 패터닝하여 비아(vial) 및 외측 본딩 핑거들을 형성하는 단계;
    상기 제1 및 제2오픈부 바닥의 상기 제1절연층 부분을 선택적으로 제거하여 센터 슬롯(center slot)을 형성하는 단계;
    상기 센터 슬롯에 상기 칩 패드들이 노출되게 상기 제1절연층 후면 상에 상기 반도체 칩을 실장하는 단계;
    상기 칩 패드들과 상기 제1 및 제2본딩 핑거들을 각각 연결하여 서로 다른 높이를 가지는 제1 및 제2본딩 와이어(bonding wire)들을 와이어 본딩하는 단계;
    상기 제1 및 제2오픈부 및 상기 센터 슬롯을 채워 상기 제1 및 제2본딩 와이어들을 격리 보호하는 제1몰드(mold)층을 제1몰드하는 단계; 및
    상기 반도체 칩을 보호하는 제2몰드층을 제2몰드하는 단계를 포함하는 보드온칩(BOC) 패키지 제조 방법.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 칩 패드(chip pad)들을 가지는 반도체 칩;
    상기 반도체 칩이 실장되고 상기 칩 패드들을 노출하는 센터 슬롯(center slot)이 관통된 제1절연층;
    상기 제1절연층의 상기 반도체 칩이 실장된 하측 표면에 반대되는 상측 표면 상에 형성되고 상기 센터 슬롯 양옆의 상기 제1절연층의 상측 표면 부분 상에 형성된 내측 본딩 핑거(bonding finger)들;
    상기 제1절연층 상에 적층되고 상기 내측 본딩 핑거들을 노출하는 제1오픈(open)부를 가지는 제2절연층;
    상기 제2절연층 상에 적층되고 상기 제1오픈부에 정렬된 제2오픈부를 가지는 제3절연층;
    상기 제3절연층 상에 형성된 제2본딩 핑거들;
    상기 칩 패드들과 상기 제1 및 제2본딩 핑거들을 각각 연결하여 서로 다른 높이를 가지는 제1 및 제2본딩 와이어(bonding wire)들;
    상기 제1 및 제2오픈부 및 상기 센터 슬롯을 채워 상기 제1 및 제2본딩 와이어들을 격리 보호하는 제1몰드(mold)층; 및
    상기 반도체 칩을 보호하는 제2몰드층을 포함하는 보드온칩(BOC) 패키지.
  29. 제28항에 있어서,
    상기 내측 본딩 핑거들 옆의 상기 제1절연층 상에 형성되어 상기 제2절연층의 일면에 매몰된 제1내측 트레이스(trace)들; 및
    상기 제2절연층의 다른 일면에 매몰되게 상기 제3절연층 상에 형성된 제2내측 트레이스들을 더 포함하는 보드온칩(BOC) 패키지.
  30. 제29항에 있어서,
    상기 제3절연층 및 상기 제2절연층을 관통하여 상기 제1내측 트레이스들 각각에 연결되는 비아(via)들을 더 포함하는 보드온칩(BOC) 패키지.
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