JP5607086B2 - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法 Download PDF

Info

Publication number
JP5607086B2
JP5607086B2 JP2012015077A JP2012015077A JP5607086B2 JP 5607086 B2 JP5607086 B2 JP 5607086B2 JP 2012015077 A JP2012015077 A JP 2012015077A JP 2012015077 A JP2012015077 A JP 2012015077A JP 5607086 B2 JP5607086 B2 JP 5607086B2
Authority
JP
Japan
Prior art keywords
semiconductor package
carrier substrate
layer
disposed
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012015077A
Other languages
English (en)
Other versions
JP2012080144A (ja
Inventor
アン，ジニョン
リュ，チャンスプ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2012080144A publication Critical patent/JP2012080144A/ja
Application granted granted Critical
Publication of JP5607086B2 publication Critical patent/JP5607086B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、半導体パッケージの製造方法に関するものであり、具体的には、コアレス（ｃｏｒｅｌｅｓｓ）半導体パッケージの製造方法に関するものである。
最近、電子製品は小型化、軽量化される傾向にあり、それに備えられる半導体素子部品も小型化及び薄型化される傾向にある。このような技術傾向に対応するために、半導体素子をパッケージ基板に実装する半導体パッケージの技術に対する関心が高くなっている。
このような半導体パッケージは、パッケージ基板、パッケージ基板の上面にバンプボールを介して実装された半導体チップ、半導体チップを密封するモールディング部材、および、パッケージ基板の下面に配置されて、半導体チップと外部回路部、例えばメインボード基板とを互いに電気的に連結するためのソルダボールを含むことができる。
最近では、電子機器が高性能化及び小型化されることによって、パッケージ基板に実装される半導体チップの数が増加しており、これにより、パッケージ基板の回路の複雑度及び密集度も増しており、回路の小型化に対する要求も増している。
このために、パッケージ基板としては、コア層を中心に両面に配置された多層の回路層を備えているものがある。このように、パッケージ基板が多層の回路層を備えている場合、配線密度を増加させることができる。
しかし、パッケージ基板の多層の回路層には、厚いコア層の両面にそれぞれビルドアップ方式で形成することによって、パッケージ基板の厚さが厚くなるという問題点だけでなく、これにより、半導体チップと外部回路部との間の信号伝逹速度が低下するという問題点があった。
また、多層の回路層を形成する工程でパッケージ基板の撓みのような変形が惹起されることがある。このような、パッケージ基板の撓みの問題は、半導体チップとパッケージ基板との間の接合不良、またはパッケージ基板とメインボード基板間の接合不良を引き起こすことがあり、半導体パッケージの信頼性を低下させるだけでなく、量産性を低下させる要因になることがある。
したがって、本発明は、従来の半導体パッケージで発生することがある蒸気のような問題を解決するために創案されたものであり、コアレス半導体パッケージの製造方法を提供することにその目的がある。
本発明に係る半導体パッケージの第１の製造方法は、支持層と前記支持層の両面にそれぞれ配置された離型層と該離型層上に配置された接着層を含むキャリア基板を提供する段階と、前記キャリア基板の両面に第１及び第２開口部を具備する絶縁体をそれぞれ積層する段階と、前記第１開口部に対応した前記キャリア基板の両面に配置された能動素子、前記第２開口部に対応した前記キャリア基板の両面に配置された受動素子、前記能動素子と電気的に連結される少なくとも一層以上のビルドアップ層を含む半導体パッケージ、をそれぞれ形成する段階と、前記キャリア基板から前記半導体パッケージを分離して、前記受動素子を含んだ前記半導体パッケージの下部に保護部材を形成する段階と、及び前記半導体パッケージ上に外部接続手段を形成する段階と、を含み、前記キャリア基板から前記半導体パッケージを分離して、前記受動素子を含んだ前記半導体パッケージの下部に保護部材を形成する段階は、前記離型層から分離して前記半導体パッケージの下部面に配置される前記接着層を除去する段階と、及び前記半導体パッケージの下部面に保護部材を形成する段階と、を含むことを特徴とする。
本発明に係る半導体パッケージの第２の製造方法は、支持層と前記支持層の両面にそれぞれ配置された離型層と該離型層上に配置された接着層を含むキャリア基板を提供する段階と、前記キャリア基板の両面に第１及び第２開口部を具備する絶縁体をそれぞれ積層する段階と、前記第１開口部に対応した前記キャリア基板の両面に配置された能動素子、前記第２開口部に対応した前記キャリア基板の両面に配置された受動素子、前記能動素子と電気的に連結される少なくとも一層以上のビルドアップ層を含む半導体パッケージ、をそれぞれ形成する段階と、前記キャリア基板から前記半導体パッケージを分離して、前記受動素子を含んだ前記半導体パッケージの下部に保護部材を形成する段階と、及び前記半導体パッケージ上に外部接続手段を形成する段階と、を含み、前記キャリア基板から前記半導体パッケージを分離して、前記受動素子を含んだ前記半導体パッケージの下部に保護部材を形成する段階は、前記離型層から分離して前記半導体パッケージの下部面に配置される前記接着層を残存させて、前記保護部材で利用することを特徴とする。
本発明に係る半導体パッケージの第３の製造方法は、キャリア基板を提供する段階と、 前記キャリア基板の両面に貫通部を具備する保護部材と該保護部材上に配置されて、第１及び第２開口部を含んだ絶縁体を形成する段階と、前記第１開口部に対応した前記キャリア基板の両面に配置された能動素子、前記第２開口部に対応した前記キャリア基板の両面に配置された受動素子、前記能動素子と電気的に連結される少なくとも一層以上のビルドアップ層を含む半導体パッケージ、をそれぞれ形成する段階と、前記キャリア基板から前記保護部材を含んだ前記半導体パッケージを分離する段階と、及び前記半導体パッケージ上に外部接続手段を形成する段階と、を含み、前記絶縁体と前記保護部材を形成する段階は、前記貫通部を具備した保護部材を前記キャリア基板の両面にそれぞれ形成する段階と、及び前記各保護部材上に前記貫通部に対応した前記第１開口部と前記第１開口部の周辺に配置された前記第２開口部を具備した絶縁体をそれぞれ積層する段階と、を含むことを特徴とする。
本発明に係る半導体パッケージの第４の製造方法は、支持層と前記支持層の両面にそれぞれ配置された離型層と該離型層上に配置された接着層を含むキャリア基板を提供する段階と、前記キャリア基板の両面に貫通部を具備する保護部材と該保護部材上に配置されて、第１及び第２開口部を含んだ絶縁体を形成する段階と、前記第１開口部に対応した前記キャリア基板の両面に配置された能動素子、前記第２開口部に対応した前記キャリア基板の両面に配置された受動素子、前記能動素子と電気的に連結される少なくとも一層以上のビルドアップ層を含む半導体パッケージ、をそれぞれ形成する段階と、前記キャリア基板から前記保護部材を含んだ前記半導体パッケージを分離する段階と、及び前記半導体パッケージ上に外部接続手段を形成する段階と、を含み、前記キャリア基板から前記半導体パッケージを分離する段階で、前記離型層から分離して、前記接着層は前記能動素子と接触して前記半導体パッケージの下部面に配置されて、放熱部材で使用されることを特徴とする。
本発明に係る半導体パッケージの第５の製造方法は、支持層と前記支持層の両面にそれぞれ配置された離型層と該離型層上に配置された接着層を含むキャリア基板を提供する段階と、前記キャリア基板の両面に貫通部を具備する保護部材と該保護部材上に配置されて、第１及び第２開口部を含んだ絶縁体を形成する段階と、前記第１開口部に対応した前記キャリア基板の両面に配置された能動素子、前記第２開口部に対応した前記キャリア基板の両面に配置された受動素子、前記能動素子と電気的に連結される少なくとも一層以上のビルドアップ層を含む半導体パッケージ、をそれぞれ形成する段階と、前記キャリア基板から前記保護部材を含んだ前記半導体パッケージを分離する段階と、及び前記半導体パッケージ上に外部接続手段を形成する段階と、を含み、前記キャリア基板から前記半導体パッケージを分離する段階で、前記離型層から分離して前記能動素子と接触して、前記半導体パッケージの下部面に配置される接着層を除去する段階を含むことを特徴とする。
半導体パッケージの第５の製造方法では、前記半導体パッケージを分離する段階以後に、前記貫通部によって露出した前記能動素子上に放熱部材を付着する段階をさらに含むことができる。
本発明の半導体パッケージは、コアを備えないコアレスパッケージ基板として形成することにより、パッケージ基板の厚さを減らすことができ、これと共に半導体パッケージの信号伝逹速度を向上させることができる。
また、本発明の半導体パッケージは、キャリア基板の両面でそれぞれ半導体パッケージを製造することによって、製造工程中に発生するパッケージ基板の撓みの問題を改善すると同時に生産性を向上させることができる。
また、本発明の半導体パッケージは、内部に受動素子及び能動素子を内蔵しており、それによって、半導体パッケージの剛性を向上させることができる。
また、半導体パッケージの下面に保護部材を備えて、そうでなければ外部に露出する場合がある受動素子を保護することができ、半導体パッケージの信頼性を確保することができる。
また、半導体パッケージを製造するためのキャリア基板の一部である接着層を半導体パッケージの保護部材または放熱部材として利用することもでき、それによって、工程を単純化させることができ、工程費用も減らすことができる。
本発明の第１実施例による半導体パッケージの断面図である。 本発明の第１実施例による半導体パッケージの製造方法を説明するために示した断面図である。 同じく、本発明の第１実施例による半導体パッケージの製造方法を説明するために示した断面図である。 同じく、本発明の第１実施例による半導体パッケージの製造方法を説明するために示した断面図である。 同じく、本発明の第１実施例による半導体パッケージの製造方法を説明するために示した断面図である。 同じく、本発明の第１実施例による半導体パッケージの製造方法を説明するために示した断面図である。 同じく、本発明の第１実施例による半導体パッケージの製造方法を説明するために示した断面図である。 同じく、本発明の第１実施例による半導体パッケージの製造方法を説明するために示した断面図である。 同じく、本発明の第１実施例による半導体パッケージの製造方法を説明するために示した断面図である。 本発明の第２実施例による半導体パッケージの断面図である。 本発明の第２実施例による半導体パッケージの製造工程を説明するための断面図である。 同じく、本発明の第２実施例による半導体パッケージの製造工程を説明するための断面図である。 本発明の第３実施例による半導体パッケージの断面図である。 本発明の第３実施例による半導体パッケージの製造工程を説明するための断面図である。 同じく、本発明の第３実施例による半導体パッケージの製造工程を説明するための断面図である。 同じく、本発明の第３実施例による半導体パッケージの製造工程を説明するための断面図である。 本発明の第４実施例による半導体パッケージの断面図である。 本発明の第４実施例による半導体パッケージの製造工程を説明するための断面図である。 同じく、本発明の第４実施例による半導体パッケージの製造工程を説明するための断面図である。 同じく、本発明の第４実施例による半導体パッケージの製造工程を説明するための断面図である。
以下、本発明の実施例を、半導体パッケージの図面を参照して詳細に説明する。以下に示す実施例は、当業者に本発明の思想が充分に伝達されるようにするための例として提供されるものである。よって、本発明は、以下に説明される実施例に限定されることはなく、他の形態で実現することもできる。そして、図面において、装置の大きさ及び厚さなどは便宜のために誇張して表現することがある。明細書全体にわたって同一の参照番号は同一の構成要素を示している。
図１は、本発明の第１実施例による半導体パッケージの断面図である。
図１を参照すると、本発明の第１実施例による半導体パッケージ１００は、保護部材１１０、絶縁体１２０、能動素子１４０、受動素子１３０、ビルドアップ層１５０及び外部接続手段１８０を含むことができる。
保護部材１１０は、絶縁物質で構成することができる。例えば、保護部材１１０は、ソルダレジストで構成することができる。
絶縁体１２０は、保護部材１１０上に配置されている。絶縁体１２０は、絶縁材質として、例えば、ＰＰＧ（プリプレグ；Ｐｒｅｐｒｅｇ）やＡＢＦ（Ａｊｉｎｏｍｏｔｏ ｂｕｉｌｄ−ｕｐ ｆｉｌｍ）で構成することができる。絶縁体１２０は、貫通した第１及び第２開口部１２１，１２２を備えることができる。これにより、第１開口部１２１と第２開口部１２２によって、絶縁体１２０から保護部材１１０を露出させることができる。
能動素子１４０は、第１開口部１２１によって露出された保護部材１１０上に配置することができる。すなわち、保護部材１１０は、能動素子１４０の下面を覆うように形成することができる。これによって、絶縁体１２０の下面と能動素子１４０の下面を、同一平面上に配置することができる。また、能動素子１４０は、例えば、半導体素子として、ダイオード及びトランジスターなどであってよいが、本発明はこれに限定されるものではない。これに加えて、能動素子１４０の上部に、後述するビルドアップ層１５０と電気的に接触されるコンタクトパッド１４１を配置することができる。
受動素子１３０は、第２開口部１２２によって露出された保護部材１１０上に配置することができる。すなわち、保護部材１１０は受動素子１３０の下面を覆うように形成することができ、受動素子１３０を外部環境から保護することができる。また、受動素子１３０は、例えば、ＭＬＣＣ、抵抗及びインダクター等であってよいが、本発明はこれに限定されるものではない。
これに加えて、図面には示していないが、絶縁体１２０の内部に回路が内蔵されていてもよい。ここで、この回路は受動素子１３０と電気的に連結することもできる。この時、この回路の一部が絶縁体１２０の下部に露出されていてもよい。この時、保護部材１１０は、露出された回路を覆い、回路を外部から保護することができる。
ビルドアップ層１５０は、能動素子１４０を含んだ絶縁体１２０上に配置されている。この時、ビルドアップ層１５０は、能動素子１４０と外部回路部、例えばメインボード基板とを互いに電気的に連結する役割をすることができる。
ビルドアップ層１５０は、絶縁層１５１、絶縁層１５１を貫通して層間接続をしているビア１５２及びビア１５２と電気的に連結されて、絶縁層１５１上に配置されている回路層１５３を含むことができる。ここで、ビルドアップ層１５０は少なくとも１層以上の多層に構成することができる。この時、多層のビルドアップ層１５０の層間接続のためのビア１５２は一列に積層されるように形成することができる。これによって、能動素子１４０から外部回路部であるメインボード基板間の電気的移動通路を短縮することができるだけでなく、別途の接続手段、例えばバンプを用いることなく直接的に電気的に連結することによって、能動素子１４０とメインボード基板間の信号伝逹速度を高めることができる。
これに加えて、多層のビルドアップ層１５０のうち最上層のビルドアップ層は、メインボード基板と電気的に接続するためのパッド１６０を備えることができる。
また、ビルドアップ層１５０上にパッド１６０を露出させるソルダレジスト層１７０が配置され、それによって、最外層の回路層を外部から保護して、パッド１６０と後述される外部接続手段１８０間のショート不良を防止することができる。
また、ソルダレジスト層１７０から露出されたパッド１６０と電気的に接続された外部接続手段１８０、例えば、ソルダボールが配置されている。ここで、外部接続手段１８０によって、半導体パッケージとメインボード基板を互いに電気的に連結させることができる。
本発明の実施例における半導体パッケージは、コアを備えないコアレスパッケージ基板としてパッケージ基板の厚さを減らすことができ、信号伝達速度を高めることができる。
また、この半導体パッケージでは、層間接続のためのビアを一列に積層することによって、信号伝達速度をさらに高めることができる。
また、この半導体パッケージは、受動素子及び能動素子をパッケージ基板の内部に内蔵しており、それによって、半導体パッケージの剛性を向上させることができる。
また、半導体パッケージは下部に保護部材を備えることで、そうでなければ外部に露出することがある受動素子や回路を保護することができ、半導体パッケージの信頼性を確保することができる。
以下、図２から図９を参照して、本発明の第１実施例による半導体パッケージの製造方法をさらに詳細に説明する。
図２から図９は、本発明の第１実施例による半導体パッケージの製造方法を説明するために示した断面図である。
図２を参照すると、本発明の第１実施例による半導体パッケージを製造するために、先ず、キャリア基板２００の両面にそれぞれ絶縁体１２０を配置する。
キャリア基板２００は、支持層２１０、支持層２１０の両面にそれぞれ配置された離型層２２０及び各離型層２２０上に配置された接着層２３０を含むことができる。
支持層２１０は、キャリア基板２００自身を支持することができる材質、例えばプラスチックまたは金属で構成することができる。
離型層２２０は、支持層２１０の両面にそれぞれ配置することができる。離型層２２０は接着層２３０から容易に分離することができる材料として、異形フィルムで構成することができる。ここで、離型層２２０は支持層２１０のエッジを露出させるように支持層２１０上に配置することができる。
接着層２３０は、離型層２２０を含んだ支持層２１０の両面にそれぞれ配置することができる。接着層２３０は、支持層２１０を完全に覆うように配置し、離型層２２０から露出した支持層２１０のエッジ上にも配置することができる。
接着層２３０は、絶縁フィルムまたは金属薄膜、例えば、銅薄膜で構成することができる。
接着層２３０から離型層２２０を分離するために、離型層２２０と支持層２１０との間の接着力は離型層２２０と接着層２３０との間の接着力より大きくすることができる。この時、離型層２２０は支持層２１０のエッジと接着層２３０との接着によってキャリア基板２００に固定することができる。これによって、支持層２１０のエッジを切断する際に、離型層２２０から接着層２３０を分離することができる。
絶縁体１２０は、自身を貫通する第１及び第２開口部１２１，１２２を備えることができる。ここで、絶縁体１２０の第１及び第２開口部１２１，１２２は一般的な加工、例えばパンチング加工、レーザー加工及びウォータージェット（ｗａｔｅｒ−ｊｅｔ）加工などによって形成することができる。
また、絶縁体１２０に使用する材料は、例えば、ＰＰＧ（Ｐｒｅｐｒｅｇ）やＡＢＦ（Ａｊｉｎｏｍｏｔｏ ｂｕｉｌｄ−ｕｐ ｆｉｌｍ）とすることができる。
図３を参照すると、キャリア基板２００の両面にそれぞれ絶縁体１２０を積層する。この時、絶縁パターン１２０の開口部１２１は、キャリア基板２００、特に接着層２３０を露出させることができる。
図４を参照すると、絶縁体１２０から露出された、即ち、第１開口部１２１と対応した領域でキャリア基板２００の両面にそれぞれ能動素子１４０を実装する。ここで、能動素子１４０の実装は、キャリア基板２００の両面にそれぞれ塗布された接着層によって行うことができる。この時、能動素子１４０の上面にそれぞれコンタクトパッド１４１を配置することができる。能動素子１４０は、例えば、ダイオード及びトランジスターなどとすることができるが、本発明はこれに限定されるものではない。
能動素子１４０の実装と共に第２開口部１２２と対応したキャリア基板２００の両面にそれぞれ受動素子１３０を実装する。受動素子１３０としては、例えば、ＭＬＣＣ、抵抗及びインダクターを内蔵することができるが、本発明における受動素子１３０の種類はこれに限定されるものではない。
これに加えて、絶縁体１２０の内部に回路をさらに内蔵することができる。
図５を参照すると、能動素子１４０を含んだキャリア基板２００の両面に能動素子１４０と電気的に連結される少なくとも一層以上のビルドアップ層１５０をそれぞれ形成する。
ビルドアップ層１５０を形成するために、能動素子１４０を含んだキャリア基板２００の両面にそれぞれ絶縁層１５１を形成する。ここで、絶縁層１５１を構成する材質は、例えば、エポキシ樹脂とすることができる。しかし、本発明の絶縁層１５１の材質はこれに限定されるものではない。
その後、絶縁層１５１にレーザー加工、ＣＮＣドリルまたはフォトリソグラフィ工程を利用して、能動素子１４０のコンタクトパッド１４１を露出させるビアホール（ｖｉａ ｈｏｌｅ）を形成する。
その後、ビアホールを含む各絶縁層１５１に無電解めっき及び電解めっきを施して銅箔を形成した後、銅箔をエッチングしてコンタクトパッド１４１と電気的に連結されたビア１５２と回路層１５３を形成することができる。これで、絶縁層１５１及び絶縁層１５１を貫通してコンタクトパッド１４１と電気的に接続されたビア１５２及び回路層１５３を含んだビルドアップ層１５０をキャリア基板２００の両面にそれぞれ形成することができる。
本発明の実施例では、ビア１５１は、無電解めっき及び電解めっきを形成する工程で形成するものとして説明したが、これに限定されるものではなく、ビア１５１は別にビアホール内部に導電性ペーストを充填して形成することもできる。
ここで、ビルドアップ層１５０を反復的に形成して、キャリア基板２００の両面上にそれぞれ多層のビルドアップ層１５０を形成することができる。
この時、各ビルドアップ層１５０に備えられたビア１５１は、一列に配置されるように積層させることができる。これによって、パッケージ基板内での層間接続のための電気移動路を短くすることができ、半導体パッケージの信号伝達速度を高めることができる。これは、パッケージ基板がコアレス基板であるために可能である。すなわち、従来のコアを備えたパッケージ基板は、層間接続のためには、コアを貫通するＰＴＨ（plated through hole）を備えることになり、結局、従来のパッケージ基板は、層間接続のために積層されたビア間にＰＴＨを備えることになるので、本発明のように、層間接続のためにビアのみを一列に積層させた構成とすることはできなかった。
また、キャリア基板２００の両面でそれぞれビルドアップ層１５０を形成することによって、ビルドアップ層１５０を形成するビルドアップ工程で生じる収縮がキャリア基板２００の両面で互いに相反するように作用することによって、ビルドアップ工程でパッケージ基板が撓むのを防止することができる。
これに加えて、多層のビルドアップ層１５０のうち最上層のビルドアップ層には、メインボード基板と電気的に接続するためのパッド１６０を形成することができる。
その後、パッド１６０を含む最上層のビルドアップ層１５０をそれぞれ覆うソルダレジスト層１７０を形成することができる。
これによって、キャリア基板２００の両面に能動素子１４０を含んだ絶縁体１２０と絶縁体１２０上に配置されたビルドアップ層１５０を含む半導体パッケージ１００をそれぞれ形成することができる。
図６を参照すると、キャリア基板２００のラウティング線（ＲＬ）によって、図７のようにキャリア基板２００にラウティング工程を実行する。ここで、ラウティング工程でキャリア基板２００のエッジ部分、すなわち、接着層２３０と支持層２１０が互いに接着している部分が切断されることによって、離型層２２０と接着層２３０が、自然に分離されるようにすることができる。これによって、キャリア基板２００から半導体パッケージ１００を容易に分離することができる。
図８を参照すると、キャリア基板２００から分離した半導体パッケージ１００の下部には、接着層２３０を残存させることができる。ここで、接着層２３０が絶縁フィルムによって形成されている場合、接着層２３０を残存させて保護部材１１０として利用することもできる。
しかし、接着層２３０が金属薄膜によって形成されている場合、図９におけるように、接着層２３０を除去した後、半導体パッケージ１００の下部に絶縁材質で構成された保護部材１１０を別に形成することができる。ここで、保護部材１１０は、ソルダレジストを塗布して形成することができる。
これによって、保護部材１１０は、そうでなければ外部に露出される場合がある受動素子１３０の下面や回路を保護することができる。
その後、ソルダレジスト層１７０に露光及び現像工程を施して、半導体パッケージ１００のパッド１６０を露出させる。その後、パッド１６０と電気的に連結された、外部回路部、例えばメインボード基板との接続のための外部接続手段１８０、例えば、ソルダボールを半導体パッケージ１００に形成する。
したがって、本発明の第１実施例のように、キャリア基板の各一側面上にそれぞれ半導体パッケージを形成することによって、形成工程で発生することがある半導体パッケージ基板の撓みを防止することができる。
また、一度の工程で少なくとも２個の半導体パッケージを製造することができ、それによって生産性を向上させることができる。
以下、図１０を参照して、本発明の第２実施例による半導体パッケージを説明する。ここで、第２実施例は、保護部材及び放熱部材を除いて前で説明した第１実施例による半導体パッケージと同一な構成を有することができる。したがって、第２実施例では、第１実施例と重複する説明は省略する。
図１０は、本発明の第２実施例による半導体パッケージの断面図である。
図１０を参照すると、本発明の第２実施例による半導体パッケージは、第１及び第２開口部１２１，１２２を有する絶縁体１２０、第１開口部１２１内に配置された能動素子１４０、第２開口部１２２内に配置された受動素子１３０、受動素子１３０の下部を覆い、絶縁体１２０の下部に配置された保護部材１１０、絶縁体１２０上に配置されて能動素子１４０と電気的に接続されたビルドアップ層１５０及びビルドアップ層１５０と電気的に接続された外部接続手段１８０を含むことができる。
ここで、保護部材１１０は、絶縁体１２０の第１開口部１２１と対応した貫通部１１１を備えることができる。これによって、能動素子１４０の下面を、貫通部１１１によって外部に露出させることができる。これによって、能動素子１４０から発生した熱を外部に放出させることができる。
これに加えて、貫通部１１１によって露出された能動素子１４０の下部に放熱部材３００を付着させることができる。放熱部材３００は、能動素子１４０から発生した熱をさらに効果的に外部に放出させることで、半導体パッケージの信頼性を確保することができる。
以下、図１１及び図１２を参照して、本発明の第２実施例による半導体パッケージの製造方法を説明する。ここで、第２実施例による半導体パッケージは、保護部材及び放熱部材を形成することを除いて、前に説明した第１実施例による半導体パッケージの製造方法によって製造することができるので、第１実施例による半導体パッケージの製造工程と重複する説明は省略する。
図１１及び図１２は、本発明の第２実施例による半導体パッケージの製造工程を説明するための断面図である。
図１１を参照すると、キャリア基板（図２の２００）の両面にそれぞれ半導体パッケージ１００を製造した後、キャリア基板２００から半導体パッケージ１００を分離する。
その後、半導体パッケージ１００の下部に保護部材１１０を形成する。ここで、保護部材１１０としては、キャリア基板２００から半導体パッケージ１００を分離する過程で半導体パッケージ１００の下面に残存するキャリア基板２００の接着層（図２の２３０）を利用することができる。
または、接着層２３０を除去した後、半導体パッケージ１００の下部に別に保護部材１１０を形成することもできる。
図１２を参照すると、半導体パッケージ１００上に配置されたソルダレジスト層１７０に露光及び現像工程を施して、半導体パッケージ１００のパッド１６０を露出させる。以後、パッド１６０と電気的に連結された、外部回路部、例えば、メインボード基板との接続のための外部接続手段１８０、例えばソルダボールを半導体パッケージ１００に形成する。
その後、保護部材１１０に露光及び現像工程を施して、能動素子１４０の下面を露出させる貫通部１１１を形成することができる。これによって、能動素子１４０は外部に露出されて、能動素子１４０からの熱を効果的に外部に放出することができる。
これに加えて、露出された能動素子１４０の下面に別途の放熱部材３００をさらに付着させることができる。これによって、半導体パッケージ１００は、能動素子１４０からの熱をさらに効果的に放出することができる。
以下、図１３を参照して、本発明の第３実施例による半導体パッケージを説明する。ここで、第３実施例は、保護部材を除いて前で説明した第１実施例による半導体パッケージと同一な構成を有することができる。したがって、第３実施例では、第１実施例と重複する説明は省略する。
図１３は、本発明の第３実施例による半導体パッケージの断面図である。
図１３を参照すると、本発明の第３実施例による半導体パッケージは、第１及び第２開口部１２１，１２２を有する絶縁体１２０、第１開口部１２１内に配置された能動素子１４０、第２開口部１２２内に配置された受動素子１３０、受動素子１３０の下部を覆い、絶縁体１２０の下部に配置された保護部材１１０、絶縁体１２０上に配置されて、能動素子１４０と電気的に接続されたビルドアップ層１５０及びビルドアップ層１５０と電気的に接続された外部接続手段１８０を含むことができる。
ここで、保護部材１１０は、自身を貫通する貫通部１１１を備えることができる。この時、貫通部１１１は第１開口部１２１と対応するように配置することができる。これにより、貫通部１１１によって、能動素子１４０の下部を外部に露出させることができる。
また、貫通部１１１のエッチング面１１２を、能動素子１４０の側面に向かい合うように配置することができる。これによって、保護部材１１０の下面と能動素子１４０の下面を互いに同一平面上に配置することができる。これは、製造工程において、キャリア基板の両面にそれぞれ貫通部１１１を備えた保護部材１１０と第１及び第２開口部１２１，１２２を備えた絶縁体１２０を積層させた後、能動素子を実装する後続工程が行われるからである。これについては詳細に後述する。
これに加えて、半導体パッケージ１００は、貫通部１１１によって露出された能動素子１４０と接触している接着層４３０をさらに含むことができる。ここで、接着層４３０は、能動素子１４０から発生した熱を外部に放出する放熱部材の役割をすることができる。この時、接着層４３０、すなわち、放熱部材は保護部材１１０の下面まで延長されるように配置することができる。
以下、図１４から図１６を参照して、本発明の第３実施例による半導体パッケージの製造方法を説明する。ここで、第３実施例による半導体パッケージは、保護部材を形成することを除いて前に説明した第１実施例による半導体パッケージの製造方法によって製造されるので、第１実施例による半導体パッケージの製造工程と重複する説明は省略する。
図１４から図１６は、本発明の第３実施例による半導体パッケージの製造工程を説明するための断面図である。
図１４を参照すれば、キャリア基板４００の両面にそれぞれ保護部材１１０と絶縁体１２０を形成する。ここで、キャリア基板４００は、支持層４１０、支持層４１０の両面にそれぞれ配置された離型層４２０、各離型層４２０上に配置された接着層４３０を含むことができる。
キャリア基板４００の両面に貫通部１１１を備えた保護部材１１０を形成する。ここで、保護部材１１０を形成するために、キャリア基板４００の両面に保護層を形成した後、保護層に露光及び現像工程を施して貫通部１１１を形成することができる。この時、保護層を形成する材料は、例えば、ソルダレジストとすることができる。保護部材１１０の形成の他の例として、保護部材に一般的な加工工程、例えば、パンチング加工、レーザー加工またはウォータージェット（ｗａｔｅｒ−ｊｅｔ）加工を施して貫通部を形成した後、それをキャリア基板４００の両面に積層させることもできる。
その後、各保護部材１１０上に第１及び第２開口部１２１，１２２を有する絶縁体１２０を積層する。この時、第１開口部１２１と貫通部１１１は、互いに対応するように保護部材１１０上に絶縁体１２０を積層する。これによって、第１開口部１２１と貫通部１１１によってキャリア基板４００を外部に露出させることができる。一方、第２開口部１２２によって保護部材１１０を外部に露出させることができる。
ここで、絶縁体１２０の第１及び第２開口部１２１，１２２は一般的な加工、例えばパンチング加工、レーザー加工及びウォータージェット（ｗａｔｅｒ−ｊｅｔ）加工などによって形成することができる。また、絶縁体１２０として使用する材料は、例えば、ＰＰＧ（Ｐｒｅｐｒｅｇ）やＡＢＦ（Ａｊｉｎｏｍｏｔｏ ｂｕｉｌｄ−ｕｐ ｆｉｌｍ）とすることがある。
図１５を参照すると、第１開口部１２１と貫通部１１１によって露出されたキャリア基板４００の両面にそれぞれ能動素子１４０を実装する。また、第２開口部１２１によって露出された保護部材１１０上に受動素子１３０を実装する。
その後、絶縁体１２０上に能動素子１４０と電気的に連結されたビルドアップ層１５０を形成する。
その後、ビルドアップ層１５０上にソルダレジスト層１７０を形成した後、ラウンティング線（ＲＬ）に沿ってキャリア基板４００のエッジを切断し、それによって、図１６におけるように、キャリア基板４００から半導体パッケージ１００を分離することができる。この時、半導体パッケージ１００の下面にキャリア基板４００の接着層４３０を残存させることができる。接着層４３０は、貫通部１１１によって露出された能動素子１４０と接触し、保護部材１１０の下面に配置することができる。ここで、キャリア基板４００の接着層４３０は、熱伝導率が大きい金属薄膜、例えば、Ｃｕホイルで構成することができる。これによって、半導体パッケージ１００の下部に残存した接着層４３０は、能動素子１４０から発生した熱を外部に放出するための放熱部材の役割を果たすことができる。
その後、ソルダレジスト層１７０に露光及び現像工程を施して、半導体パッケージ１００のパッド１６０を露出させた後、パッド１６０と電気的に連結された、外部回路部、例えばメインボード基板との接続のための外部接続手段１８０、例えばソルダボールを半導体パッケージ１００に形成する。
したがって、本実施例によれば、半導体パッケージを形成するためのキャリア基板の一部である接着層を半導体パッケージの放熱部材として利用することができ、工程を単純化させることができるだけでなく、工程費用を節減することができる。
以下、図１７を参照して、本発明の第４実施例による半導体パッケージを説明する。ここで、第４実施例は、保護部材を除いて前で説明した第２実施例による半導体パッケージと同一な構成を有することができる。したがって、第４実施例では、第２実施例と重複する説明は省略する。
図１７は、本発明の第４実施例による半導体パッケージの断面図である。
図１７を参照すると、本発明の第４実施例による半導体パッケージは、第１及び第２開口部１２１，１２２を有する絶縁体１２０、第１開口部１２１内に配置された能動素子１４０、第２開口部１２２内に配置された受動素子１３０、受動素子１３０の下部を覆い、絶縁体１２０の下部に配置された保護部材１１０、絶縁体１２０上に配置されて能動素子１４０と電気的に接続されたビルドアップ層１５０及びビルドアップ層１５０と電気的に接続された外部接続手段１８０を含むことができる。
ここで、保護部材１１０は、第１開口部１２１から延長されるように延びている貫通部１１１を備えることができる。この時、能動素子１４０の下面は貫通部１１１によって露出させることができ、能動素子１４０は、外部に効果的に熱を放出することができる。
これに加えて、外部に露出した能動素子１４０の下部に放熱部材３００を付着させて、能動素子１４０からの熱を外部にさらに効果的に放出することができる。
以下、図１８から図２０を参照して、本発明の第４実施例による半導体パッケージの製造方法を説明する。ここで、第４実施例による半導体パッケージは、保護部材を形成することを除いて前に説明した第２実施例による半導体パッケージの製造方法によって製造することができるので、第２実施例による半導体パッケージの製造工程と重複する説明は省略する。
図１８から図２０は、本発明の第４実施例による半導体パッケージの製造工程を説明するための断面図らである。
図１８を参照すると、キャリア基板（図１４の４００）の両面にそれぞれ半導体パッケージ１００を形成した後、キャリア基板４００から半導体パッケージ１００を分離する。
ここで、キャリア基板４００から半導体パッケージ１００を分離する過程で半導体パッケージ１００の下面にキャリア基板４００の接着層（図１４の４３０）を残存させることができる。この時、接着層４３０は絶縁フィルムまたは金属薄膜とすることができる。
図１９を参照すると、接着層４３０を半導体パッケージ１００から除去する。ここで、接着層４３０は湿式工程または乾式工程によって除去することができる。この時、接着層４３０を除去する工程で、保護部材１１０は絶縁体１２０から露出した受動素子１３０または回路を保護する役割をすることができる。
図２０を参照すると、半導体パッケージ１００に形成されたソルダレジスト層１７０に露光及び現像工程を施して、半導体パッケージ１００のパッド１６０を露出させる。その後、パッド１６０と電気的に連結された、外部回路部、例えば、メインボード基板との接続のための外部接続手段１８０、例えば、ソルダボールを半導体パッケージ１００に形成する。
その後、半導体パッケージ１００の下部、すなわち能動素子１４０の下面に放熱部材３００を付着させることで、放熱効果を有する半導体パッケージを形成することができる。
したがって、本実施例によれば、キャリア基板の両面にそれぞれ半導体パッケージを製造することで、そうでなければ半導体パッケージを形成する過程で発生する場合があるパッケージ基板が撓むという問題を改善することができる。
また、キャリア基板の両面にそれぞれ半導体パッケージを製造することによって、一度の工程で少なくとも２個の半導体パッケージを製造することができ、それによって、生産性を向上させることができる。
また、キャリア基板を利用して半導体パッケージを製造することによって、パッケージ基板は、コアを備えなくても良くなるので、半導体パッケージの厚さを減らすことができ、また半導体パッケージの信号伝逹速度を向上させることができる。
また、この半導体パッケージは、受動素子及び能動素子が内部に実装されており、それによって、半導体パッケージの剛性を高めることができる。
また、この半導体パッケージでは、その下面に保護部材を備えることによって、そうでなければ外部に露出する場合がある受動素子を保護することができ、それによって、半導体パッケージの信頼性を確保することができる。
また、半導体パッケージを製造するためのキャリア基板の一部である接着層を半導体パッケージの保護部材または放熱部材として利用することもでき、工程を単純化させることができ、工程費用を減らすことができる。
１００ 半導体パッケージ
１１０ 保護部材
１２０ 絶縁体
１３０ 受動素子
１４０ 能動素子
１５０ ビルドアップ層
１６０ パッド
１７０ ソルダレジスト層
１８０ 外部接続手段
２００、４００ キャリア基板
３００ 放熱部材

Claims (6)

  1. 支持層、該支持層の両面にそれぞれ配置された離型層及び該離型層上に配置された接着層を含むキャリア基板を提供する段階と、
    前記キャリア基板の両面に第１及び第２開口部を具備する絶縁体をそれぞれ積層する段階と、
    前記第１開口部に対応した前記キャリア基板の両面に配置された能動素子、前記第２開口部に対応した前記キャリア基板の両面に配置された受動素子、前記能動素子と電気的に連結される少なくとも一層以上のビルドアップ層、及び前記絶縁体を含む半導体パッケージをそれぞれ形成する段階と、
    前記離型層から前記接着層を分離して前記半導体パッケージの下部面に配置される前記接着層を除去して、前記キャリア基板から前記半導体パッケージを分離し、前記受動素子を含んだ前記半導体パッケージの下部に保護部材を形成する段階と、
    前記半導体パッケージ上に外部接続手段を形成する段階と、
    を含むことを特徴とする半導体パッケージの製造方法。
  2. 支持層、前記支持層の両面にそれぞれ配置された離型層及び該離型層上に配置された接着層を含むキャリア基板を提供する段階と、
    前記キャリア基板の両面に第１及び第２開口部を具備する絶縁体をそれぞれ積層する段階と、
    前記第１開口部に対応した前記キャリア基板の両面に配置された能動素子、前記第２開口部に対応した前記キャリア基板の両面に配置された受動素子、前記能動素子と電気的に連結される少なくとも一層以上のビルドアップ層及び前記絶縁体を含む半導体パッケージをそれぞれ形成する段階と、
    前記離型層から前記接着層を分離する段階と、
    前記半導体パッケージ上に外部接続手段を形成する段階と、
    を含み、
    前記接着層を残存させて、前記保護部材で利用することを特徴とする半導体パッケージの製造方法。
  3. キャリア基板を提供する段階と、
    前記キャリア基板の両面に貫通部を具備する保護部材を形成する段階と、
    前記保護部材上に、前記貫通部に対応した前記第１開口部、該第１開口部の周辺に配置された前記第２開口部を含んだ絶縁体を積層する段階と、
    前記第１開口部に対応する前記キャリア基板の両面に配置された能動素子、前記第２開口部に対応する前記キャリア基板の両面に配置された受動素子、前記能動素子と電気的に連結される少なくとも一層以上のビルドアップ層、前記保護部材及び前記絶縁体を含む半導体パッケージをそれぞれ形成する段階と、
    前記キャリア基板から前記半導体パッケージを分離する段階と、
    前記半導体パッケージ上に外部接続手段を形成する段階と、
    を含むことを特徴とする半導体パッケージの製造方法。
  4. 支持層、前記支持層の両面にそれぞれ配置された離型層及び該離型層上に配置された接着層を含むことをキャリア基板を提供する段階と、
    前記キャリア基板の両面に貫通部を具備する保護部材及び該保護部材上に配置されて、第１及び第２開口部を含んだ絶縁体を形成する段階と、
    前記第１開口部に対応した前記キャリア基板の両面に配置された能動素子、前記第２開口部に対応した前記キャリア基板の両面に配置された受動素子、前記能動素子と電気的に連結される少なくとも一層以上のビルドアップ層、前記保護部材及び前記絶縁体を含む半導体パッケージをそれぞれ形成する段階と、
    前記離型層から前記接着層を分離する段階と、
    前記半導体パッケージ上に外部接続手段を形成する段階と、
    を含むことを特徴とする半導体パッケージの製造方法。
  5. 前記接着層を除去する段階をさらに含むことを特徴とする請求項４に記載の半導体パッケージの製造方法。
  6. 前記接着層を除去する段階以後に、前記貫通部によって露出した前記能動素子上に放熱部材を付着する段階をさらに含むことを特徴とする請求項５に記載の半導体パッケージの製造方法。
JP2012015077A 2009-07-23 2012-01-27 半導体パッケージの製造方法 Expired - Fee Related JP5607086B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2009-0067512 2009-07-23
KR1020090067512A KR101058621B1 (ko) 2009-07-23 2009-07-23 반도체 패키지 및 이의 제조 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2009277816A Division JP2011029585A (ja) 2009-07-23 2009-12-07 半導体パッケージ及びこれの製造方法

Publications (2)

Publication Number Publication Date
JP2012080144A JP2012080144A (ja) 2012-04-19
JP5607086B2 true JP5607086B2 (ja) 2014-10-15

Family

ID=43496550

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2009277816A Pending JP2011029585A (ja) 2009-07-23 2009-12-07 半導体パッケージ及びこれの製造方法
JP2012015077A Expired - Fee Related JP5607086B2 (ja) 2009-07-23 2012-01-27 半導体パッケージの製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2009277816A Pending JP2011029585A (ja) 2009-07-23 2009-12-07 半導体パッケージ及びこれの製造方法

Country Status (3)

Country Link
US (1) US20110018123A1 (ja)
JP (2) JP2011029585A (ja)
KR (1) KR101058621B1 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101055473B1 (ko) * 2009-12-15 2011-08-08 삼성전기주식회사 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법
US8618654B2 (en) * 2010-07-20 2013-12-31 Marvell World Trade Ltd. Structures embedded within core material and methods of manufacturing thereof
US8618652B2 (en) * 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US8421245B2 (en) * 2010-12-22 2013-04-16 Intel Corporation Substrate with embedded stacked through-silicon via die
TWI418003B (zh) * 2011-04-28 2013-12-01 Unimicron Technology Corp 嵌埋電子元件之封裝結構及其製法
KR101283821B1 (ko) * 2011-05-03 2013-07-08 엘지이노텍 주식회사 인쇄회로기판의 제조 방법
US10096535B2 (en) 2011-12-21 2018-10-09 Intel Corporation Packaged semiconductor die and CTE-engineering die pair
JP6124513B2 (ja) * 2012-05-17 2017-05-10 新光電気工業株式会社 半導体装置及びその製造方法
JP6393619B2 (ja) * 2012-10-04 2018-09-19 Ｊｘ金属株式会社 多層プリント配線基板の製造方法及びベース基材
JP6393618B2 (ja) * 2012-10-04 2018-09-19 Ｊｘ金属株式会社 多層プリント配線基板の製造方法及びベース基材
KR102107038B1 (ko) * 2012-12-11 2020-05-07 삼성전기주식회사 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
JP2014116548A (ja) * 2012-12-12 2014-06-26 Ngk Spark Plug Co Ltd 多層配線基板およびその製造方法
US9455218B2 (en) * 2013-03-28 2016-09-27 Intel Corporation Embedded die-down package-on-package device
US9000599B2 (en) 2013-05-13 2015-04-07 Intel Corporation Multichip integration with through silicon via (TSV) die embedded in package
JP6293436B2 (ja) * 2013-08-09 2018-03-14 新光電気工業株式会社 配線基板の製造方法
TWI499364B (zh) * 2014-01-03 2015-09-01 Subtron Technology Co Ltd 核心基材與線路板的製作方法
KR102425753B1 (ko) * 2015-06-01 2022-07-28 삼성전기주식회사 인쇄회로기판, 인쇄회로기판의 제조 방법 및 이를 포함하는 반도체 패키지
US9899239B2 (en) 2015-11-06 2018-02-20 Apple Inc. Carrier ultra thin substrate
EP3206229B1 (en) 2016-02-09 2020-10-07 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Methods of manufacturing flexible electronic devices
EP3255665B1 (en) * 2016-06-08 2022-01-12 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Electronic device with component carrier and method for producing it
US11189576B2 (en) 2016-08-24 2021-11-30 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
EP3302006A1 (en) 2016-09-30 2018-04-04 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier comprising at least one heat pipe and method for producing said component carrier
KR200487645Y1 (ko) * 2016-12-07 2018-10-16 대광아이앤디(주) 테이프 커팅기
US10325868B2 (en) 2017-04-24 2019-06-18 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
CN107123604A (zh) * 2017-06-01 2017-09-01 中芯长电半导体（江阴）有限公司 一种双面成型的封装方法
EP3483921A1 (en) 2017-11-11 2019-05-15 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Embedding known-good component in known-good cavity of known-good component carrier material with pre-formed electric connection structure
US10546817B2 (en) * 2017-12-28 2020-01-28 Intel IP Corporation Face-up fan-out electronic package with passive components using a support
KR102102389B1 (ko) * 2018-09-18 2020-04-21 전자부품연구원 고전력 및 고주파수 응용을 위한 반도체 패키지 및 그 제조방법
CN111341750B (zh) 2018-12-19 2024-03-01 奥特斯奥地利科技与系统技术有限公司 包括有导电基部结构的部件承载件及制造方法
KR102128289B1 (ko) 2019-08-23 2020-06-30 주식회사 엔테로바이옴 아커만시아 뮤시니필라 eb-amdk27 균주 및 그의 용도
US11562949B2 (en) 2020-06-17 2023-01-24 Texas Instruments Incorporated Semiconductor package including undermounted die with exposed backside metal

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US20020070443A1 (en) * 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
JP4303563B2 (ja) * 2003-11-12 2009-07-29 大日本印刷株式会社 電子装置および電子装置の製造方法
TW200611385A (en) * 2004-09-29 2006-04-01 Phoenix Prec Technology Corp Carried structure of integrated semiconductor element and method for fabricating the same
TWI237885B (en) * 2004-10-22 2005-08-11 Phoenix Prec Technology Corp Semiconductor device having carrier embedded with chip and method for fabricating the same
TWI301660B (en) * 2004-11-26 2008-10-01 Phoenix Prec Technology Corp Structure of embedding chip in substrate and method for fabricating the same
TWI269423B (en) * 2005-02-02 2006-12-21 Phoenix Prec Technology Corp Substrate assembly with direct electrical connection as a semiconductor package
TWI283010B (en) * 2005-08-10 2007-06-21 Phoenix Prec Technology Corp Chip embedded package structure and fabrication method thereof
TWI290820B (en) * 2005-10-13 2007-12-01 Phoenix Prec Technology Corp Circuit board structure of integrated optoelectronic component
JP4334005B2 (ja) * 2005-12-07 2009-09-16 新光電気工業株式会社 配線基板の製造方法及び電子部品実装構造体の製造方法
US20080099910A1 (en) * 2006-08-31 2008-05-01 Ati Technologies Inc. Flip-Chip Semiconductor Package with Encapsulant Retaining Structure and Strip
JP4866268B2 (ja) * 2007-02-28 2012-02-01 新光電気工業株式会社 配線基板の製造方法及び電子部品装置の製造方法
US7759212B2 (en) * 2007-12-26 2010-07-20 Stats Chippac, Ltd. System-in-package having integrated passive devices and method therefor

Also Published As

Publication number Publication date
JP2011029585A (ja) 2011-02-10
KR20110010015A (ko) 2011-01-31
KR101058621B1 (ko) 2011-08-22
JP2012080144A (ja) 2012-04-19
US20110018123A1 (en) 2011-01-27

Similar Documents

Publication Publication Date Title
JP5607086B2 (ja) 半導体パッケージの製造方法
US9793219B2 (en) Semiconductor element built-in wiring board and method for manufacturing the same
JP5581519B2 (ja) 半導体パッケージとその製造方法
US9078384B2 (en) Wiring substrate and method of manufacturing the same
JP4171499B2 (ja) 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
US8941230B2 (en) Semiconductor package and manufacturing method
JP4298559B2 (ja) 電子部品実装構造及びその製造方法
KR101985020B1 (ko) 배선기판의 제조방법
TW201903981A (zh) 元件內埋式封裝載板及其製作方法
JP2012191204A (ja) プリント配線板の製造方法
US10674604B2 (en) Printed wiring board and method for manufacturing the same
JPWO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
KR100956688B1 (ko) 인쇄회로기판 및 그 제조방법
TWI465171B (zh) 承載電路板、承載電路板的製作方法及封裝結構
US9949372B2 (en) Printed wiring board and method for manufacturing the same
KR20100038148A (ko) 배선 기판 및 그 제조 방법
JP2016063130A (ja) プリント配線板および半導体パッケージ
JP2015211194A (ja) プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
JP2015225895A (ja) プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
JP6378616B2 (ja) 電子部品内蔵プリント配線板
KR100803960B1 (ko) 패키지 온 패키지 기판 및 그 제조방법
KR101015762B1 (ko) 반도체 패키지의 제조 방법
KR101158213B1 (ko) 전자부품 내장형 인쇄회로기판 및 이의 제조 방법
US20190013263A1 (en) Wiring board and semiconductor package
TWI733084B (zh) 電路載體及其製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130816

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131001

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131227

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140805

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140827

R150 Certificate of patent or registration of utility model

Ref document number: 5607086

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees