KR102102389B1 - 고전력 및 고주파수 응용을 위한 반도체 패키지 및 그 제조방법 - Google Patents

고전력 및 고주파수 응용을 위한 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명의 일실시예는, 상면에 전극패드가 위치하는 반도체 칩, 반도체 칩의 측면 주위에 반도체 칩에 대해 이격되도록 배치되어, 전기신호를 전달하는 적어도 하나 이상의 입출력 세그먼트, 반도체 칩과 입출력 세그먼트 사이에 충진되고 반도체 칩과 입출력 세그먼트 상에 형성되어, 반도체 칩과 입출력 세그먼트를 고정하고 절연하는 절연층, 및 절연층 상에 형성되어, 반도체 칩의 전극패드와 입출력 세그먼트를 전기적으로 연결하는 전극패턴을 포함하는, 고전력 및 고주파수 응용을 위한 반도체 패키지 및 그 제조방법을 제공한다.

Description

고전력 및 고주파수 응용을 위한 반도체 패키지 및 그 제조방법 {Semiconductor package for high power and high frequency applications and manufacturing method thereof}
본 발명은 고전력 및 고주파수 응용을 위한 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 칩 제작공정의 발전과 반도체 칩 동작주파수의 상승에 따라, 종래의 와이어-본딩(wire-bonding) 기술을 이용한 반도체 패키지는 기생성분의 발생에 의한 전기적 특성이 하락하는 문제가 존재한다. 따라서 이러한 문제점을 개선하기 위해 플립칩 실장 구조가 가능하며 전기신호의 입출력경로(I/O)의 기생 성분 최소화가 가능한 실장형 PCB(embedded PCB) 또는 몰딩(molding) 기반 웨이퍼-레벨 팬-아웃(wafer-level fan-out) 패키지 기술이 현재 고주파 IC 패키지에 적용되고있다.
그러나 이러한 기존 패키지 기술은 전기신호의 입출력경로(I/O)의 기생 성분을 줄일 수는 있으나 방열이 반도체 칩(IC)의 하면이 아닌 반도체 칩(IC)의 전면에 형성되는 솔더범프(solder bump)로만 이루어 질 수 있기 방열 문제를 해결하는데 한계가 있다.
최근 방열 및 하면 실장 구조 구현을 위해 패키지 기판에 관통 전도성 비아(through conductive via)를 형성하는 기술이 개발되고 있으나, 기판이 두꺼울 경우 비아 홀(via hole)의 직경이 커져서 전체적인 패키지 크기가 증가하거나, 비아홀 직경을 작게 형성하는 경우 금속을 충진하기 어려워 불량률이 증가하는 문제가 있다.
또한 비아 가공이 쉽도록 기판을 얇게 가공하는 경우 부수적인 박형화(thinning) 가공 공정이 발생하게 되고, 얇은 기판의 경우 다층 구조를 이루는 각각의 재질의 특성 차이로 인해 박형화(thinning) 이후 웨이퍼 휨이 발생되어 제작 공정의 어려움이 발생되거나 패키지의 불량 문제를 야기하는 원인이 되고 있다.
KR 10-2013-0140354 A
본 발명의 일실시예에 따른 목적은, 고전력 및 고주파수 응용 환경에서 동작하는 반도체 칩을 위한 반도체 패키지를 제공하기 위함이다.
또한, 본 발명의 일실시예에 따른 목적은, 휨 방지 구조가 적용되어 얇은 기판을 사용하더라도 휨(warpage) 발생이 없는 고전력 및 고주파수 응용을 위한 반도체 패키지를 제공하기 위함이다.
또한, 본 발명의 일실시예에 따른 목적은, 전기전도성을 갖는 베이스 기판의 일부를 전기신호 입출력 단자로 사용하는 하면실장방식의 고전력 및 고주파수 응용을 위한 반도체 패키지를 제공하기 위함이다.
본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지는, 상면에 전극패드가 위치하는 반도체 칩, 상기 반도체 칩의 측면 주위에 상기 반도체 칩에 대해 이격되도록 배치되어, 전기신호를 전달하는 적어도 하나 이상의 입출력 세그먼트, 상기 반도체 칩과 입출력 세그먼트 사이에 충진되고 상기 반도체 칩과 입출력 세그먼트 상에 형성되어, 상기 반도체 칩과 입출력 세그먼트를 고정하고 절연하는 절연층, 및 상기 절연층 상에 형성되어, 상기 반도체 칩의 전극패드와 상기 입출력 세그먼트를 전기적으로 연결하는 전극패턴을 포함할 수 있다.
또한, 상기 입출력 세그먼트는 상기 반도체 칩을 수용하는 베이스 기판의 일부를 이용하여 형성될 수 있다.
또한, 상기 베이스 기판은 휨방향의 반대방향으로 형성되는 스트레스를 가질 수 있다.
또한, 상기 베이스 기판은 두 개 이상의 층으로 형성되어, 상기 휨방향의 반대방향으로 스트레스가 형성될 수 있다.
또한, 상기 베이스 기판은 제1 레이어, 및 상기 제1 레이어의 일면에 형성되어, 상기 휨방향의 반대방향으로 스트레스를 형성하는 제2 레이어를 포함할 수 있다.
또한, 상기 제1 레이어는 구리(Cu) 또는 구리(Cu)를 포함하는 합금으로 형성되고, 상기 제2 레이어는 니켈(Ni), 텅스텐(W), 몰리브덴(Mo) 을 포함하는 구리(Cu)보다 낮은 열팽창계수를 갖는 금속그룹 중의 어느 하나를 포함할 수 있다.
또한, 상기 베이스 기판은 상기 제1 레이어의 타면에 형성되어, 상기 휨방향의 반대방향으로 스트레스를 형성하는 제3 레이어를 더 포함할 수 있다.
또한, 상기 반도체 칩의 측면 주위에 상기 반도체 칩과 상기 입출력 세그먼트에 대해 이격되도록 배치되고, 휨방향의 반대방향으로 형성되는 스트레스를 갖는 적어도 하나 이상의 바디 세그먼트, 및 상기 반도체 칩의 하면, 상기 입출력 세그먼트의 하면, 상기 바디 세그먼트의 하면에 형성되어, 상기 반도체 칩이 생성하는 열을 외부로 방출하는 하면방열층을 더 포함할 수 있다.
또한, 상기 반도체 칩의 측면 주위에 상기 반도체 칩과 상기 입출력 세그먼트에 대해 이격되도록 배치되고, 반도체 패키지의 일측면에서 다른 일측면으로 형성되는 적어도 하나 이상의 프레임을 더 포함하며, 상기 프레임은 휨방향의 반대방향으로 형성되는 스트레스를 가질 수 있다.
본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지 제조방법은, 전기전도성을 갖는 베이스 기판에 수용부를 형성하되, 수용부 둘레의 적어도 일부가 서펜타인 형상으로 형성되어 내측으로 상기 베이스 기판의 일부가 돌출되는 돌출부를 갖도록 형성하는 수용부형성단계, 상면에 전극패드가 위치하는 반도체 칩을 상기 수용부에 실장하는 실장단계, 상기 반도체 칩과 수용부 사이에 채워지고 상기 반도체 칩과 베이스 기판의 상면을 커버하는 절연층을 형성하고, 상기 돌출부와 상기 반도체 칩의 전극패드를 전기적으로 연결하는 전극패드를 형성하는 배선층형성단계, 및 상기 돌출부가 시작되는 지점을 기준으로 상기 베이스 기판을 절단하여, 상기 돌출부를 상기 베이스 기판의 다른 부분과 분리하여 입출력 세그먼트를 형성하는 절단단계를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지 제조방법은, 상기 수용부형성단계 이전에, 휨 방향의 반대방향으로 스트레스를 갖도록 상기 베이스 기판을 준비하는 기판준비단계를 더 포함할 수 있다.
또한, 상기 기판준비단계는 제1 레이어를 준비하는 단계, 및 상기 휨 방향의 반대방향으로 스트레스가 형성되도록 상기 제1 레이어에 제2 레이어를 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지 제조방법은, 상기 배선층형성단계 후에, 상기 베이스 기판 및 반도체 칩의 하면을 커버하는 전기전도성 재질의 하면방열층을 형성하는 하면방열층형성단계를 더 포함할 수 있다.
또한, 상기 수용부는 상기 반도체 칩이 실장되는 제1 수용부, 상기 제1 수용부를 향하도록 적어도 하나 이상의 돌출부가 형성되고, 상기 제1 수용부와 프레임의 폭만큼 이격되는 제2 수용부, 및 상기 제1 수용부와 제2 수용부에 대해 상기 프레임의 폭만큼 이격되고, 상기 베이스 기판의 일부를 바디부로 구획하는 제3 수용부를 포함하며, 상기 제1 수용부, 제2 수용부 및 제3 수용부의 둘레가 베이스 기판의 일측면에서 다른 일측면으로 향하는 프레임을 구획하도록 배치될 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일실시예에 따르면, 고전력 및 고주파수 응용 환경에서 동작하는 반도체 칩을 위한 반도체 패키지를 제조할 수 있다.
또한, 본 발명의 일실시예에 따르면, 휨 방지 구조가 적용되어 얇은 기판을 사용하더라도 휨(warpage) 발생이 없는 고전력 및 고주파수 응용을 위한 반도체 패키지를 제공할 수 있다.
또한, 본 발명의 일실시예에 따르면, 전기전도성을 갖는 베이스 기판의 일부를 전기신호 입출력 단자로 사용하여 하면실장이 가능하고, 하면방열층을 이용하여 반도체 칩의 방열면적이 확장된 고전력 및 고주파수 응용을 위한 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지의 평면도이다.
도 2는 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지의 저면도이다.
도 3은 도 1의 A-A'에 따른 단면도이다.
도 4는 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지에 영향을 미치는 휨 방향을 도시한 도면이다.
도 5는 본 발명의 일실시예에 따른 하면방열층을 더 포함하는 고전력 및 고주파수 응용을 위한 반도체 패키지의 저면도이다.
도 6은 도 5의 A-A'에 따른 단면도이다.
도 7은 도 5의 B-B'에 따른 단면도이다.
도 8은 본 발명의 일실시예에 따른 연속된 형태의 하면방열층을 더 포함하는 고전력 및 고주파수 응용을 위한 반도체 패키지의 저면도이다.
도 9는 도 8의 B-B'에 따른 단면도이다.
도 10은 본 발명의 일실시예에 따른 프레임을 더 포함하는 고전력 및 고주파수 응용을 위한 반도체 패키지의 평면도이다.
도 11은 도 10의 A-A'에 따른 단면도이다.
도 12는 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지 제조방법의 일부 단계를 나타내는 도면이다.
도 13은 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지 제조방법의 절단 단계를 나타내는 도면이다.
도 14는 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지 제조방법에서 하면방열층 형성단계 및 절단 단계를 나타내는 도면이다.
도 15는 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지 제조방법에서 수용부에 반도체 칩이 실장된 상태를 나타내는 평면도이다.
도 16은 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지 제조방법에서 하면방열층을 형성하는 단계를 나타내는 저면도이다.
도 17은 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지 제조방법에서 프레임 구조를 형성하는 수용부에 반도체 칩이 실장된 상태를 나타내는 평면도이다.
본 발명의 일실시예의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명의 일실시예를 설명함에 있어서, 본 발명의 일실시예의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여, 본 발명의 일실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)의 평면도이고, 도 2는 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)의 저면도이며, 도 3은 도 1의 A-A'에 따른 단면도이다.
도 1, 도 2 및 도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)는, 상면에 전극패드(21)가 위치하는 반도체 칩(20), 반도체 칩(20)의 측면 주위에 반도체 칩(20)에 대해 이격되도록 배치되어, 전기신호를 전달하는 적어도 하나 이상의 입출력 세그먼트(10a), 반도체 칩(20)과 입출력 세그먼트(10a) 사이에 충진되고 반도체 칩(20)과 입출력 세그먼트(10a) 상에 형성되어, 반도체 칩(20)과 입출력 세그먼트(10a)를 고정하고 절연하는 절연층(31), 및 절연층(31) 상에 형성되어, 반도체 칩(20)의 전극패드(21)와 입출력 세그먼트(10a)를 전기적으로 연결하는 전극패턴(32)을 포함할 수 있다. 그리고, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)는, 팬아웃(fan-out) 타입의 반도체 패키지일 수 있다.
반도체 칩(20)은 상면과 상면에 대향하는 하면을 갖고, 상면에 적어도 하나 이상의 전극패드(21)가 형성될 수 있다. 반도체 칩(20)은 하면에 그라운드와 연결되는 하면전극패드(22)가 형성될 수 있다. 반도체 칩(20)은 30GHz 와 같은 높은 동작주파수로 동작할 수 있다. 반도체 칩(20)은 고전력을 사용하는 전력반도체일 수 있다. 반도체 칩(20)의 하면에 형성되는 하면전극패드(21)는 외부 회로 또는 히트싱크와 연결되어 반도체 칩(20)이 생성하는 열을 효과적으로 방출할 수 있다. 하면전극패드(22)는 외부 회로의 그라운드와 연결되어, 반도체 칩(20)의 그라운드로 사용될 수 있다.
입출력 세그먼트(10a)는 반도체 칩(20)의 측면과 일정 간격 이격되어 반도체 칩(20)의 측면 주위에 적어도 하나 이상 형성될 수 있다. 입출력 세그먼트(10a)는 반도체 칩(20)의 전극패드(21)의 개수에 대응하는 개수만큼 형성될 수 있다. 입출력 세그먼트(10a)는 반도체 칩(20)을 수용하는 베이스 기판(10)의 일부를 이용하여 형성될 수 있고, 베이스 기판(10)은 전기전도성을 갖는 금속 재질로 형성될 수 있다. 예를 들어, 입출력 세그먼트(10a)는 구리(Cu), 알루미늄(Al) 등의 금속 및 이를 포함하는 합금 재질로 형성된 베이스 기판(10)의 일부를 이용하여 형성될 수 있다.
바디 세그먼트(10b)는 반도체 칩(20)의 측면과 일정 간격 이격되어 반도체 칩(20)의 측면 주위에 적어도 하나 이상 형성될 수 있다. 바디 세그먼트(10b)는 입출력 세그먼트(10a)와 이격되도록 형성된다. 바디 세그먼트(10b)는 베이스 기판(10)의 일부를 이용하여 형성될 수 있다. 바디 세그먼트(10b)는 반도체 패키지에서 반도체 칩(20)과 입출력 세그먼트(10a)가 배치되지 않은 공간에 형성되어, 반도체 패키지의 몸체로 기능할 수 있다. 바디 세그먼트(10b)는 넓은 면적의 입출력 세그먼트(10a)로 대체될 수 있다.
반도체 칩(20)과 입출력 세그먼트(10a) 상에는 전기신호를 전달하는 배선층(30)이 형성된다. 배선층(30)은 절연층(31), 전극패턴(32)을 포함할 수 있다. 배선층(30)은 보호층(33)을 더 포함할 수 있다.
절연층(31)은 반도체 칩(20), 입출력 세그먼트(10a) 및 바디 세그먼트(10b)의 사이에 채워지고, 반도체 칩(20), 입출력 세그먼트(10a) 및 바디 세그먼트(10b)의 상면을 커버하여 반도체 칩(20), 입출력 세그먼트(10a) 및 바디 세그먼트(10b)를 고정하고 지지할 수 있다. 절연층(31)은 전기절연성 물질로 형성되며, 반도체 칩(20) 및 입출력 세그먼트(10a)를 고정하고 지지할 수 있다. 절연층(31)은 반도체 칩(20), 입출력 세그먼트(10a), 전극패턴(32)을 전기적으로 절연한다. 절연층(31)에는 홀(hole) 형상의 오프닝이 형성될 수 있다. 제1 오프닝(31a)은 반도체 칩(20)의 전극패드(21) 상의 절연층(31)에 형성되어, 전극패턴(32)이 전극패드(21)에 연결될 수 있는 경로를 제공한다. 제2 오프닝(31b)은 입출력 세그먼트(10a) 상의 절연층(31)에 형성되어, 전극패턴(32)이 입출력 세그먼트(10a)와 연결될 수 있는 경로를 제공한다. 제1 오프닝(31a)은 반도체 칩(20)의 전극패드(21)의 개수만큼 형성될 수 있다. 제2 오프닝(31b)은 입출력 세그먼트(10a)의 개수만큼 형성될 수 있다. 도 1 및 도 3에 도시된 바와 같이, 반도체 칩(20)의 전극패드(21)가 위치하는 부분의 절연층(31)에 제1 오프닝(31a)이 형성되고, 입출력 세그먼트(10a)가 위치하는 부분의 절연층(31)에 제2 오프닝(31b)이 형성된다.
전극패턴(32)은 반도체 칩(20)의 전극패드(21)와 입출력 세그먼트(10a)를 전기적으로 연결하도록 절연층(31) 상에 형성될 수 있다. 전극패턴(32)은 전극패드(21)와 대응하는 입출력 세그먼트(10a)마다 하나씩 형성될 수 있다. 전극패턴(32)은 필요한 경우 하나의 전극패드(21)와 복수의 입출력 세그먼트(10a)를 연결하도록 형성될 수도 있으며, 복수의 전극패드(21)와 하나의 입출력 세그먼트(10a)를 연결하도록 형성될 수도 있다. 반도체 칩(20)의 전극패드(21)에서 출력되는 전기신호는전극패턴(32)을 통해 입출력 세그먼트(10a)로 전달되고, 상기 전기신호는 입출력 세그먼트(10a)의 상면부터 하면으로 전달되어, 입출력 세그먼트(10a)의 하면과 연결된 외부 회로로 전달될 수 있다.
보호층(33)은 절연층(31)과 같은 절연물질로 형성될 수 있다. 보호층(33)은 전극패턴(32)을 덮어 보호하도록 절연층(31) 상에 형성될 수 있다.
반도체 칩(20)을 임베디드(embedded) 방식으로 실장하는 반도체 패키지에 있어서, 전기신호의 전달 또는 열방출을 위하여 반도체 패키지의 기판에 관통 전도성 비아(through conductive via)를 형성하는 경우, 비아홀(via hole)의 직경이 커져서 전체적인 패키지 크기가 증가하거나, 비아홀의 직경을 작게 형성하는 경우 금속을 충진하기 어려워 불량률이 증가하는 문제가 있다.
이에 비하여, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)는, 금속 재질의 베이스 기판(10)의 일부를 이용하여 형성되는 입출력 세그먼트(10a)를 반도체 패키지의 상면에서 하면으로 이어지는 전기신호 전달경로로 사용할 수 있다. 따라서, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)는 반도체 패키지에 관통 전도성 비아를 형성할 필요가 없으므로, 반도체 패키지를 소형화할 수 있고 비아홀 형성 과정에서 발생할 수 있는 불량이 존재하지 않는 이점이 있다. 또한, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)는 와이어 본딩을 사용하지 않으므로 고주파수에서 동작하더라도 기생성분에 의한 영향이 감소된다.
또한, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)는, 반도체 칩(20)의 하면의 하면전극패드(22)와 입출력 세그먼트(10a)의 하면이 외부 회로나 히트싱크에 직접 접촉하는 하면실장방식으로 실장될 수 있다. 따라서, 반도체 칩(20)이 생성하는 열이 곧바로 외부로 전달되어 반도체 패키지의 방열성능이 향상된다. 그러므로, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)는 전력반도체와 같은 고열이 발생하는 고전력 반도체 칩(20)의 패키징용으로 사용될 수 있다.
도 4는 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)에 영향을 미치는 휨 방향을 도시한 도면이다.
일반적인 반도체 패키지는 내부 구조, 내부 구성의 재질 차이, 제조공정에서 온도 등의 환경변화, 그 외의 다양한 원인에 의하여, 도 4에 도시된 휨방향(W1)을 따라 휨(warpage)이 발생할 수 있다. 도 4에 도시된 휨방향(W1)은, 상부의 배선층(30)이 하부의 베이스 기판(10) 및 반도체 칩(20)에 대하여 상대적으로 압축(compressive)되고, 하부의 베이스 기판(10) 및 반도체 칩(20)이 상부의 배선층(30)에 대하여 상대적으로 인장(tensile)되는 경우를 예시적으로 나타내었다. 반도체 패키지에 따라, 도 4에 도시된 휨방향(W1)의 반대방향(W2)으로 휨이 발생할 수도 있다. 이러한 반도체 패키지에서 발생하는 휨은 제조공정에서 구성들의 불일치를 야기하고, 반도체 패키지의 불량률을 증가시키며, 반도체 칩(20)에 물리적인 손상을 야기할 수 있다.
다시 도 3을 참조하면, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)는 반도체 패키지의 상부에 절연층(31), 전극패턴(32), 보호층(33)을 포함하는 배선층(30)이 위치하고, 반도체 패키지의 하부에는 입출력 세그먼트(10a)와 반도체 칩(20)이 위치한다. 따라서, 반도체 패키지의 상부와 하부가 비대칭 구조를 형성하게 된다. 이러한 비대칭 구조는 온도가 변화하는 환경에서, 배선층(30)을 구성하는 재질의 열팽창계수(CTE, Coefficient of Thermal Expansion)과 반도체 칩(20) 및 입출력 세그먼트(10a)의 열팽창계수 차이에 의하여 휨방향(W1)으로 휨이 발생할 수 있다. 또는 이러한 비대칭 구조는 온도 변화 이외의 다른 원인에 의하여, 열팽창계수 차이 이외의 다른 물리적 특성 차이에 의하여 휨방향(W1)으로 휨이 발생할 수도 있다.
본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)의 입출력 세그먼트(10a) 또는 바디 세그먼트(10b)는 도 4에 도시된 바와 같이 휨방향(W1)의 반대방향(W2)으로 스트레스를 갖는다. 즉, 반도체 패키지의 상부가 오목하도록(W1) 휨이 생성되는 경우, 입출력 세그먼트(10a) 또는 바디 세그먼트(10b)는 반도체 패키지의 상부가 볼록하도록(W2) 스트레스를 가질 수 있다. 반대로, 반도체 패키지의 휨방향이 상부가 볼록하게 형성되는 경우(W2) 입출력 세그먼트(10a) 또는 바디 세그먼트(10b)의 스트레스는 반도체 패키지의 상부가 오목하도록(W1) 형성될 수 있다.
입출력 세그먼트(10a) 또는 바디 세그먼트(10b)가 갖는 스트레스는 반도체 패키지에서 발생하는 휨방향(W1)과 반대방향(W2)으로 작용하여, 도 4에 도시된 바와 같이 반도체 패키지의 휨을 방지하여 평평한(W3) 반도체 패키지를 제공할 수 있다. 즉, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)는, 반도체 패키지의 상부와 하부 구성을 물리적으로 대칭으로 형성하지 않더라도, 스트레스를 갖는 베이스 기판(10), 입출력 세그먼트(10a) 또는 바디 세그먼트(10b)가 휨방향(W1)으로 가해지는 휨(warpage)에 대항하여 휨을 방지할 수 있다.
입출력 세그먼트(10a) 또는 바디 세그먼트(10b)는 베이스 기판(10)의 일부를 이용하여 형성되는 것이므로, 휨방향(W1)의 반대방향(W2)으로 스트레스가 형성된 베이스 기판(10)을 이용함으로써 스트레스를 갖는 입출력 세그먼트(10a) 또는 바디 세그먼트(10b)를 형성할 수 있다.
본 명세서에서, 베이스 기판(10), 입출력 세그먼트(10a) 또는 바디 세그먼트(10b)가 스트레스를 갖는다는 표현은, 베이스 기판(10)이 특정 방향으로 휘어지려는 힘을 갖는 상태를 의미하거나, 반도체 패키지가 휨방향(W1)으로 휘어지려는 힘에 대하여 반대방향(W2)으로 대항하는 상태를 의미하거나, 온도 변화에 의하여 특정 방향으로 휘어질 수 있는 구조를 포함하는 것을 의미할 수 있다.
베이스 기판(10)은 단일 층으로 형성될 수 있다. 예를 들어, 베이스 기판(10)은 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al) 등의 단일 금속 또는 금속의 합금(alloy)을 사용 할 수 있다. 베이스 기판(10)이 단일 층으로 형성되더라도, 반도체 패키지의 휨방향(W1)의 반대방향(W2)으로 스트레스를 갖도록 제조할 수 있다.
베이스 기판(10)은 두 층 이상으로 형성될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 베이스 기판(10)은 제1 레이어(11), 및 제1 레이어(11)의 일면에 형성되어, 휨방향(W1)의 반대방향(W2)으로 스트레스를 형성하는 제2 레이어(12)를 포함할 수 있다. 제2 레이어(12)는 휨방향(W1)의 반대방향(W2)으로 스트레스를 형성하기 위하여 제1 레이어(11)의 하면 또는 상면에 형성될 수 있다. 제1 레이어(11)와 제2 레이어(12)는 동일한 재질로 형성될 수도 있고, 다른 재질로 형성될 수도 있다. 제1 레이어(11)를 구리(Cu) 재질로 형성하고 제1 레이어(11)의 일면에 제2 레이어(12)를 제1 레이어(11)와 동일한 구리(Cu) 재질로 형성하는 과정에서 베이스 기판(10)이 휨방향의 반대방향(W2)으로 스트레스를 갖도록 할 수 있다.
또는 제1 레이어(11)는 구리(Cu) 또는 구리(Cu)를 포함하는 합금으로 형성될 수 있고, 제1 레이어(11)의 일면에 형성되는 제2 레이어(12)는 니켈(Ni), 텅스텐(W), 몰리브덴(Mo) 등을 포함하는 구리(Cu)보다 낮은 열팽창계수를 갖는 금속그룹 중의 어느 하나를 포함하는 재질의 박막으로 형성하여 베이스 기판(10)이 휨방향의 반대방향(W2)으로 스트레스를 갖도록 할 수도 있다. 제2 레이어(12)의 두께를 조절하여 베이스 기판(10)이 갖는 스트레스의 방향 또는 정도를 조절할 수 있다. 또한, 베이스 기판(10)은 복수의 재질을 이용하여 복수의 층으로 형성될 수 있다.
베이스 기판(10)은 세 층 이상으로 형성될 수 있다. 예를 들어, 도 3의 확대도에 도시된 바와 같이, 제1 레이어(11)의 일면에 제2 레이어(12)가 형성되고, 제2 레이어(12)와 대향하는 제1 레이어(11)의 타면에 제3 레이어(12-1)가 형성될 수 있다. 제1 레이어(11)는 구리(Cu)로 이루어지고, 제2 레이어(12) 및 제3 레이어(12-1)는 니켈(Ni), 텅스텐(W), 몰리브덴(Mo) 등의 재질로 형성될 수 있다. 제2 레이어(12)와 제3 레이어(12)는 모두 텅스텐(W) 재질로 형성될 수 있고, 또는 제2 레이어(12)는 텅스텐(W)으로 형성되고 제3 레이어(12-1)는 몰리브덴(Mo)으로 형성될 수 있다. 제2 레이어(12)와 제3 레이어(12-1)의 두께를 다르게 조절하여 베이스 기판(10)이 갖는 스트레스의 방향 또는 정도를 조절할 수 있다.
본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)는 휨방향과 반대방향의 스트레스를 갖는 입출력 세그먼트(10a) 또는 바디 세그먼트(10b)를 내부에 포함하므로, 반도체 패키지의 상부구조와 하부구조의 불균형 등의 원인으로 인한 휨(warpage)를 방지할 수 있다. 따라서 반도체 패키지의 불량률이 감소한다. 또한, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)는 반도체 패키지의 상부구조와 하부구조를 물리적으로 대칭으로 형성하지 않고도 휨을 방지할 수 있으므로, 휨 방지를 위해 반도체 패키지를 대칭으로 설계할 필요가 없으므로 설계 자유도가 높다.
도 5는 본 발명의 일실시예에 따른 하면방열층(40)을 더 포함하는 고전력 및 고주파수 응용을 위한 반도체 패키지(1)의 저면도이며, 도 6은 도 5의 A-A'에 따른 단면도이고, 도 7은 도 5의 B-B'에 따른 단면도이다. 도 5에서 하면방열층(40)에 가려서 보이지 않는 반도체 칩(20), 입출력 세그먼트(10a), 바디 세그먼트(10b)를 1점 쇄선으로 일부만 표시하였다.
본 발명의 일실시예에 다른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)는, 반도체 칩(20)의 하면, 입출력 세그먼트(10a)의 하면 및 바디 세그먼트(10b)의 하면에 형성되어, 반도체 칩(20)이 생성하는 열을 외부로 방출하는 하면방열층(40)을 더 포함할 수 있다.
도 5, 도 6 및 도 7에 도시된 바와 같이, 하면방열층(40)은 반도체 칩(20), 입출력 세그먼트(10a), 바디 세그먼트(10b) 사이에 형성되는 절연층(31)의 하면에는 형성되지 않는다. 따라서, 입출력 세그먼트(10a)를 통하여 전달되는 전기신호가 하면방열층(40)을 통하여 반도체 칩(20)의 하면전극패드(22)나 바디 세그먼트(10b)로 전달되지 않는다. 또한, 입출력 세그먼트(10a)에 흐르는 전기신호들이 하면방열층(40)을 통하여 혼합되지 않는다.
하면방열층(40)은 전기전도도와 열전도도가 높은 금속재질로 형성될 수 있다. 예를 들어, 하면방열층(40)은 구리(Cu), 알루미늄(Al) 등의 금속 또는 금속을 포함하는 합금(alloy)으로 형성될 수 있다. 전기전도성을 갖는 하면방열층(40)을 통하여, 입출력 세그먼트(10a)의 하면이 외부 회로와 전기적으로 접속될 수 있다.
반도체 칩(20)의 하면에 하면전극패드(22)가 있는 경우(도 3 참조)에는 하면방열층(40)을 형성하지 않더라도 외부 기판 또는 히트싱크에하면실장 또는 솔더링(soldering) 등이 가능하다.
그러나, 반도체 칩(20)의 하면에 금속재질의 하면전극패드(22)가 없는 경우(도 6 및 도 7) 반도체 패키지를 실장할 때 반도체 칩(20)의 하면이 외부 회로 또는 히트싱크에 직접 접촉하게 된다. 반도체 칩(20)의 하면과 외부 회로 기판 사이에 직접 솔더링(soldering)을 형성하는 것은 반도체 칩(20)의 전기적 안정성을 떨어뜨리게 된다. 또한 반도체 칩(20)의 하면에 솔더링을 하지 않는다면 반도체 칩(20)의 하면과 외부 회로 기판 사이에 공극이 존재하여 방열특성이 하락한다.
상기 문제를 해결하기 위하여 반도체 칩(20)의 하면에 하면전극패드(22)가 없는 경우에는 반도체 칩(20)의 하면을 커버하도록 하면방열층(40)을 추가로 형성할 수 있다. 하면방열층(40)은 반도체 칩(20)의 하면, 입출력 세그먼트(10a)의 하면, 바디 세그먼트(10b)의 하면에 형성되어, 표면실장 또는 솔더링 등의 공정 수행에 도움을 준다. 또한, 하면방열층(40)은 반도체 칩(20)의 하면과 외부 기판 또는 히트싱크와의 밀착성을 증가시켜 방열에 도움을 준다.
도 8은 본 발명의 일실시예에 따른 연속된 형태의 하면방열층(40)을 더 포함하는 고전력 및 고주파수 응용을 위한 반도체 패키지(1)의 저면도이며, 도 9는 도 8의 B-B'에 따른 단면도이다. 도 8에서 하면방열층(40)에 가려서 보이지 않는 반도체 칩(20), 입출력 세그먼트(10a), 바디 세그먼트(10b)를 1점 쇄선으로 일부만 표시하였다.
도 8 및 도 9에 도시된 바와 같이, 본 발명의 일실시예에 다른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)의 하면방열층(40)은 반도체 칩(20)의 하면과 바디 세그먼트(10b)의 하면에 연속적으로 일체로 형성될 수 있다. 여기에서, 반도체 칩(20)과 바디 세그먼트(10b)의 하면에 형성되는 하면방열층(40)과 입출력 세그먼트(10a)의 하면에 형성되는 하면방열층(40)은 도 6에 도시된 바와 같이 이격되도록 형성된다.
반도체 칩(20) 하면에 형성된 하면방열층(40)은 반도체 칩(20)에서 생성되는 열을 전달받고, 바디 세그먼트(10b)의 하면에 형성된 하면방열층(40)으로 열을 전달할 수 있으므로, 열을 방출하는 면적을 증가시킬 수 있다. 입출력 세그먼트(10a)의 면적을 줄이고 바디 세그먼트(10b)의 면적을 늘리는 경우, 반도체 칩(20)의 하면에 형성되는 하면방열층(40)과 일체로 형성되는 하면방열층(40)의 면적이 넓어지므로 방열면적을 확장할 수 있다.
도 8 및 도 9는 하면전극패드(22)가 없는 반도체 칩(20)을 예시적으로 도시하였으나, 반도체 칩(20)의 하면에 하면전극패드(22)가 존재하는 경우라도(도 3 참조), 하면방열층(40)을 반도체 칩(20)의 하면(즉, 하면전극패드(22)의 하면)과 바디 세그먼트(10b)의 하면에 일체로 형성하는 것은 방열면적이 증가되는 효과가 있다.
도 10은 본 발명의 일실시예에 따른 프레임(Fr)을 더 포함하는 고전력 및 고주파수 응용을 위한 반도체 패키지(1)의 평면도이며, 도 11은 도 10의 A-A'에 따른 단면도이다.
본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1)는, 반도체 칩(20)의 측면 주위에 반도체 칩(20)과 입출력 세그먼트(10a)에 대해 이격되도록 배치되고, 제1 방향으로 반도체 패키지의 일측면에서 다른 일측면으로 형성되는 적어도 하나 이상의 프레임(Fr)을 더 포함하며, 프레임(Fr)은 휨방향의 반대방향으로 형성되는 스트레스를 가질 수 있다.
예를 들어, 고전력 및 고주파수 응용을 위한 반도체 패키지(1)가 제1 내지 제4 측면(Side 1~4)을 갖는다고 할 때, 제1 프레임(Fr1)은 제1 측면(Side 1)에서 제3 측면(Side 3)으로 곧게 형성될 수 있다. 또는, 제1 프레임(Fr1)은 제1 측면(Side 1)에서 제2 측면(Side 2)으로 형성될 수도 있다. 프레임(Fr)은 곧게 형성되지 않고, 곡선이나 메쉬 등의 특정 패턴으로 형성될 수도 있다.
프레임(Fr)은 반도체 패키지의 일측면에서 다른 측면까지 단절되지 않고 일체로 형성되므로, 프레임(Fr)이 갖는 스트레스는 프레임(Fr)이 형성된 부분을 중심으로 반도체 패키지의 전체에 영향을 미친다. 따라서, 반도체 패키지의 휨을 방지함에 있어서, 입출력 세그먼트(10a)나 바디 세그먼트(10b)보다 프레임(Fr)의 휨 방지 효과가 크다.
프레임(Fr)은 적어도 하나 이상 형성될 수 있다. 예를 들어, 제1 프레임(Fr1)이 제1 측면(Side 1)에서 제3 측면(Side 3)을 향해 형성되고, 제1 프레임(Fr1)에 평행하게 제2 프레임(Fr2)이 형성될 수 있다. 또는, 제1 프레임(Fr1)에 대하여 일정 각도만큼 기울어지도록 다른 프레임(Fr)이 형성될 수 있다(미도시). 또는 제1 측면(Side 1)에서 제3 측면(Side 3)을 향해 형성되는 제1 프레임(Fr1)에 대하여 직교하도록 제3 프레임(Fr3)이 제2 측면(Side 2)에서 제4 측면(Side 4)을 향해 형성될 수도 있다.
도 10에 도시된 바와 같이, 교차하는 프레임(Fr1, Fr2, Fr3, Fr4)들은 일체로 형성될 수 있다. 예를 들어, 제1 측면(Side 1)에서 제3 측면(Side 3)으로 형성되는 제1 프레임(Fr1) 및 제2 프레임(Fr2)과, 제1 프레임(Fr1)에 직교하도록 제2 측면(Side 2)에서 제4 측면(Side 4)으로 형성되는 제3 프레임(Fr3) 및 제4 프레임(Fr4)이 일체로 형성되어, 전체적으로 "#" 형태 또는 메쉬 형태를 형성할 수 있다. 여기에서, 프레임(Fr)은 반도체 칩(20)을 둘러싸도록 형성되고 반도체 칩(20)을 중심으로 반도체 패키지의 측면까지 이어지므로, 반도체 패키지 전체에 스트레스를 균일하게 가할 수 있다. 따라서 프레임(Fr)은 반도체 패키지의 휨을 효과적으로 방지할 수 있다.
프레임(Fr)에 전극패턴(32)을 연결하는 경우 프레임(Fr)을 입출력 세그먼트(10a)로 이용할 수도 있다.
한편, 도 11에 도시된 바와 같이, 프레임(Fr)의 하면에는 하면방열층(40)이 형성될 수 있다. 프레임(Fr)의 하면에 형성되는 하면방열층(40)은 반도체 칩(20)의 하면에 형성되는 하면방열층(40)과 일체로 형성되어, 방열면적의 확대에 따라 방열성능을 향상시킬 수 있다.
도 12는 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1) 제조방법의 일부 단계를 나타내는 도면이다. 도 12의 좌측에는 고전력 및 고주파수 응용을 위한 반도체 패키지(1) 제조방법의 단계가 도시되고, 우측에는 각 단계에서 휨의 방향이 도시된다.
본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1) 제조방법은, 전기전도성을 갖는 베이스 기판(10)에 수용부(13)를 형성하되, 수용부 둘레(14)의 적어도 일부가 서펜타인 형상으로 형성되어 내측으로 베이스 기판(10)의 일부가 돌출되는 돌출부(14a)를 갖도록 형성하는 수용부형성단계(S20), 상면에 전극패드(21)가 위치하는 반도체 칩(20)을 상기 수용부(13)에 실장하는실장단계(S30), 반도체 칩(20)과 수용부(13) 사이에 채워지고 반도체 칩(20)과 베이스 기판(10)의 상면을 커버하는 절연층(31)을 형성하고, 돌출부(14a)와 반도체 칩(20)의 전극패드(21)를 전기적으로 연결하는 전극패드(21)를 형성하는 배선층형성단계(S40), 및 돌출부(14a)가 시작되는 지점을 기준으로 베이스 기판(10)을 절단하여, 돌출부(14a)를 베이스 기판(10)의 다른 부분과 분리하여 입출력 세그먼트(10a)를 형성하는 절단단계(S60)를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1) 제조방법은, 상기 수용부(13) 형성단계 이전에, 휨 방향의 반대방향으로 스트레스를 갖도록 상기 베이스 기판(10)을 준비하는 기판준비단계를 더 포함할 수 있다.
먼저 스트레스를 갖지 않는 베이스 기판(10)을 이용하여 반도체 패키지를 제조하여 반도체 패키지의 휨을 측정할 수 있다(미도시). 예를 들어, 임의의 반도체 패키지를 제조하였을 때, 도 2의 휨방향(W1)에 따라 휨이 발생한 것을 측정할 수 있다. 설계 과정에서 반도체 패키지의 휨방향(W1)과 휨정도를 예상할 수 있는 경우에는 실제로 반도체 패키지를 제조하여 휨을 측정하는 단계를 생략할 수 있다.
도 12에 도시된 바와 같이, 먼저 기판준비단계(S10)에서, 반도체 패키지의 휨방향(도 2의 W1 참조)의 반대방향(W2)으로 스트레스를 갖도록 베이스 기판(10)을 준비한다. 베이스 기판(10)은 단일 재료를 이용하여 베이스 기판(10)을 생성하는 과정에서 스트레스를 갖도록 형성되거나, 둘 이상의 층(제1 레이어(11) 및 제2 레이어(12))을 포함하는 베이스 기판(10)을 생성하는 과정에서 스트레스를 갖도록 형성할 수 있다. 여기에서, 베이스 기판(10)이 갖는 스트레스는 휨방향(도 2의 W1 참조)에 대한 반대방향(W2)으로 형성되며, 베이스 기판(10)이 갖는 스트레스는 반도체 패키지의 휨 정도와 동등한 크기로 형성된다.
베이스 기판(10)은 제1 레이어(11) 및 제1 레이어(11)의 일면에 형성되는 제2 레이어(12)로 형성될 수 있다. 이러한 경우, 베이스 기판(10)을 준비하는 기판준비단계(S10)는 제1 레이어(11)를 준비하는 단계, 및 상기 휨방향의 반대방향(W2)의 스트레스를 갖도록 상기 제1 레이어(11)에 제2 레이어(12)를 형성하는 단계를 포함할 수 있다. 제1 레이어(11)가 구리(Cu) 재질인 경우 제2 레이어(12)는 니켈(Ni) 재질일 수 있다. 제2 레이어(12)는 제1 레이어(11)의 일면에 전기도금 또는 스퍼터링(sputtering) 등을 이용하여 형성될 수 있다.
또한, 베이스 기판(10)은 세 개 이상의 층으로 형성될 수 있다. 예를 들어, 도 1의 확대도에 도시된 바와 같이, 제1 레이어(11)의 일면에 제2 레이어(12)가 형성되고, 제1 레이어(11)의 타면에 제3 레이어(12-1)가 형성될 수 있다. 제2 레이어(12)와 제3 레이어(12-1)의 두께를 조절하여, 베이스 기판(10)의 휨의 방향 또는 휨의 정도를 조절할 수 있다. 제2 레이어(12) 및 제3 레이어(12-1)는 니켈(Ni), 텅스텐(W), 몰리브덴(Mo) 등의 재질로 형성될 수 있다.
다음으로, 베이스 기판(10)에 수용부(13)를 형성한다(S20). 수용부(13)는 스트레스를 갖는 베이스 기판(10)을 평평하게 고정한 상태에서 형성될 수 있다. 수용부(13)를 형성하는 단계에서는 베이스 기판(10)의 스트레스(W2)만이 존재한다.
수용부(13)는 베이스 기판(10)에 레이저 드릴링, 포토리소그래피, 식각 등의 방법을 이용하여 형성될 수 있다. 수용부(13)는 베이스 기판(10)의 상면과 하면을 관통하는 홀(hole)로 형성될 수 있다. 수용부(13)는 베이스 기판(10)에 적어도 하나 이상 형성될 수 있으며, 베이스 기판(10)에 복수의 수용부(13)를 형성하여 복수의 반도체 패키지를 동시에 제조할 수 있다.
도 15는 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1) 제조방법에서 수용부(13)에 반도체 칩(20)이 실장된 상태를 나타내는 평면도이며, 수용부 둘레(14)의 형상을 나타낸다.
도 15에 도시된 바와 같이, 수용부(13)는 반도체 칩(20)의 크기에 대응하여, 내부에 반도체 칩(20)을 수용할 수 있는 크기로 형성될 수 있다. 수용부 둘레(14)는 패턴을 갖도록 형성될 수 있다. 수용부 둘레(14)는 수용부(13)의 내측 방향으로 베이스 기판(10)의 일부가 돌출되는 돌출부(14a)가 형성되는 서펜타인(serpentine) 형상을 가질 수 있다. 다시 말하면, 수용부 둘레(14)는 베이스 기판(10)의 일부인 돌출부(14a)가 수용부(13)의 내측 방향으로 돌출되도록 형성될 수 있다.
베이스 기판(10)에 수용부 둘레(14)가 서펜타인 형상인 수용부(13)를 형성하면, 베이스 기판(10)의 일부분은 돌출부(14a), 바디부(14b), 고정부(14c)로 분리하여 지칭할 수 있다.
돌출부(14a)는 절단단계(S60)가 수행됨에 따라 입출력 세그먼트(10a)(도 1의 10a)가 되는 부분이다. 수용부(13)가 형성된 상태에서, 돌출부(14a)는 베이스 기판(10)의 일부이며, 돌출부(14a)는 베이스 기판(10)의 일부인 고정부(14c)에 일단이 연결된다. 돌출부(14a)는 반도체 칩(20)의 전극패드(21)의 개수에 대응하는 개수만큼 형성될 수 있다. 돌출부(14a)는 반도체 칩(20)의 전극패드(21)를 향하도록 형성될 수 있다. 복수의 돌출부(14a)는 서로 일정간격이격되도록 형성될 수 있다.
바디부(14b)는 절단단계(S60)가 수행됨에 따라 바디 세그먼트(10b)(도 1의 10b)가 되는 부분이다. 바디부(14b)는 입출력 세그먼트(10a)로 사용되지 않는 베이스 기판(10)의 일부이다.
베이스 기판(10)에 수용부(13)를 형성하면 베이스 기판(10)의 둘레 부분을 고정부(14c)라고 부를 수 있다. 고정부(14c)는 도 15에서 절단선에 의해 구획되도록 나타내었다. 베이스 기판(10)에 복수의 수용부(13)가 형성되어 복수의 반도체 패키지를 동시에 제조하는 경우, 베이스 기판(10)에서 수용부(13)들 사이의 부분을 고정부(14c)로 부를 수 있다. 베이스 기판(10)의 일부인 고정부(14c)는 수용부 둘레(14)에 의해 형성되는 돌출부(14a) 및 바디부(14b)가 연결되고, 돌출부(14a) 및 바디부(14b)를 지지한다.
수용부 둘레(14)의 구체적인 패턴, 예를 들어 돌출부(14a)의 개수, 길이 또는 폭 등은 반도체 칩(20) 또는 반도체 패키지의 설계에 따라 변경될 수 있다. 수용부 둘레(14)의 패턴이 베이스 기판(10)의 일부를 수용부(13) 내측으로 돌출되는 형상을 갖고, 돌출된 부분이 절단단계를 거쳐 입출력 세그먼트(10a)로 사용되는 경우라면 본 실시예에서 말하는 수용부 둘레(14)에 포함된다.
다시 도 9로 돌아가서, 수용부형성단계(S20)의 다음으로, 베이스 기판(10)의 하면에 캐리어시트(200)를 부착하고, 수용부(13)에 반도체 칩(20)을 실장하는실장단계(S30)를 수행한다. 반도체 칩(20)은 전극패드(21)가 위치하는 상면이 베이스 기판(10)의 상면을 향하도록 페이스-업(face-up)방식으로 실장될 수 있다.
다음으로, 반도체 칩(20)과 베이스 기판(10) 상에 전기신호를 전달하는 배선층(30)을 형성하는 배선층형성단계(S40)를 수행한다. 배선층형성단계(S40)는 반도체 칩(20)과 베이스 기판(10)의 수용부(13)의 내측면 사이에 충진되고, 반도체 칩(20)과 베이스 기판(10)의 상면을 커버하도록 절연층(31)을 형성하는 단계, 및 반도체 칩(20)의 전극패드(21)와 베이스기판의 돌출부(14a)를 전기적으로 연결하도록 전극패턴(32)을 형성하는 단계를 포함할 수 있다.
절연층(31)은 반도체 칩(20)과 베이스 기판(10)의 수용부(13) 사이에 충진되어, 반도체 칩(20), 돌출부(14a), 바디부(14b)를 물리적으로 결합하여 지지하고 전기적으로 절연한다. 절연층(31)을 형성하는 과정에서, 또는 절연층(31)을 형성한 다음에, 돌출부(14a)와 반도체 칩(20)의 전극패드(21)를 덮는 절연층(31)의 일부에 오프닝이 형성된다(도 1 참조). 반도체 칩(20)의 전극패드(21)를 덮는 절연층(31)의 일부에 제1 오프닝(31a)을 형성하고, 돌출부(14a)를 덮는 절연층(31)의 일부에 제2 오프닝(31b)을 형성할 수 있다. 오프닝은 절연층(31) 상에 형성되는 전극패턴(32)이 반도체 칩(20)의 전극패드(21) 또는 돌출부(14a)와 연결될 수 있는 공간이 된다.
다음으로, 절연층(31) 상에 반도체 칩(20)의 전극패드(21)와 베이스 기판(10)의 돌출부(14a)를 전기적으로 연결하는 전극패턴(32)을 적어도 하나 이상 형성한다. 전극패턴(32)은 반도체 칩(20)의 전극패드(21) 개수에 대응하는 개수만큼 형성할 수 있다. 전극패턴(32)은 패턴도금, 전기도금, 식각 등의 알려진 방법으로 형성될 수 있다. 전극패턴(32)은 반도체 칩(20)의 전극패드(21)와 입출력 세그먼트(10a)가 되는 베이스 기판(10)의 돌출부(14a)를 전기적으로 연결하여, 베이스 기판(10)의 일부가 전기신호의 전달경로로 사용되게 할 수 있다.
다음으로, 전극패턴(32)을 덮도록 절연층(31) 상에 보호층(33)을 형성할 수 있다. 보호층(33)은 외부와 반도체 패키지를 절연하고 물리적으로 보호하도록 필요한 재질 및 두께로 형성될 수 있다.
배선층(30)을 형성하면, 반도체 패키지의 상부에 위치하는 배선층(30)과 반도체 패키지의 하부에 위치하는 베이스 기판(10) 및 반도체 칩(20)의 구조적 비대칭 및 기타 원인에 의하여 휨방향(W1)으로 휨이 발생한다. 따라서, 배선층(30)을 형성한 단계에서 반도체 패키지에는 휨방향(W1)으로 휨을 생성하려는 힘과 휨방향(W1)의 반대방향(W2)인 베이스 기판(10)의 스트레스가 공존한다.
도 13은 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1) 제조방법의 절단단계(S60)를 나타내는 도면이다.
배선층(30)을 형성한 다음에, 캐리어기판(200)을 제거하고, 돌출부(14a)와 베이스 기판(10)의 고정부(14c)가 연결되는 부분을 기준으로 절단하여, 베이스 기판(10)과 전기적으로 절연되는 입출력 세그먼트(10a)를 형성하는 절단단계(S60)를 수행한다.
베이스 기판(10)의 돌출부(14a)와 고정부(14c)가 연결되는 부분을 도 13 및 도 15에 도시된 바와 같은 절단선(D)을 따라 절단하면, 돌출부(14a)가 고정부(14c)와 분리되어 돌출부(14a)가 입출력 세그먼트(10a)가 된다(도 1 및 도 3 참조). 서로 이격된 상태로 형성된 복수의 돌출부(14a)들을 연결하던 고정부(14c)가 절단으로 인하여 분리되므로, 복수의 돌출부(14a)는 복수의 서로 이격된 입출력 세그먼트(10a)가 된다. 절단선(D)을 따라 바디부(14b)와 고정부(14c)도 분리되어, 바디부(14b)는 바디 세그먼트(10b)가 된다. 절단단계를 수행하면 돌출부(14a)들이 서로 물리적, 전기적으로 분리된 입출력 세그먼트(10a)가 되므로, 입출력 세그먼트(10a)를 전기신호의 전달경로로 사용할 수 있게 된다.
상술한 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1) 제조방법은, 베이스 기판(10)에 고정부(14c)에 돌출부(14a)와 바디부(14b)가 연결되는 패턴의 수용부(13)를 형성하고 반도체 칩(20) 실장과 배선층(30) 형성 이후에 절단단계를 수행함으로써 베이스 기판(10)의 일부인 돌출부(14a)가 분리된다. 따라서, 절단단계를 수행하기 전까지는 돌출부(14a) 및 바디부(14b)가 고정부(14c)에 결합된 베이스 기판(10)의 일부이기 때문에, 제조공정에서 베이스 기판(10) 단위로 제어가 가능하므로 취급이 편리하다. 이에 비하여, 반도체 칩(20)의 주위에 부품을 하나씩 이동시켜 배치하는 기존의 취급방법으로 입출력 세그먼트(10a)를 배치하는 경우에는 올바른 위치에 구성을 배치하기 어렵고 불량률이 높은 문제가 있다.
도 16은 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1) 제조방법에서 하면방열층(40)을 형성하는 단계를 나타내는 저면도이다. 하면방열층(40)에 의해 가려지는 반도체 칩(20)을 1점 쇄선으로 나타내었다.
본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1) 제조방법은, 상기 배선층형성단계(S40) 후에, 베이스 기판(10) 및 반도체 칩(20)의 하면을 커버하는 전기전도성 재질의 하면방열층(40)을 형성하는 하면방열층(40) 형성단계(S50)를 더 포함할 수 있다. 절단단계(S60)는 하면방열층(40) 형성단계(S50) 이후에 수행될 수 있다.
하면방열층(40) 형성단계(S50)는 배선층형성단계(S40) 이후에 캐리어기판(200)을 제거하고 수행될 수 있다. 또는, 하면방열층(40) 형성단계(S50)는 절연층(31)을 형성한 후에 캐리어기판(200)을 제거하고, 전극패턴(32)을 형성하는 단계와 함께 수행될 수도 있다. 동일한 재질을 이용하여 전극패턴(32)과 하면방열층(40)을 동시에 형성하면, 공정을 간소화할 수 있다. 하면방열층(40)은 패턴도금, 전기도금 등 알려진 방식으로 형성될 수 있다.
도 16의 (a)에 도시된 바와 같이, 하면방열층(40)은 베이스 기판(10)의 하면, 즉 돌출부(14a), 바디부(14b) 및 고정부(14c)의 하면에 연속되어 형성되며, 반도체 칩(20)의 하면에 형성될 수 있다. 또는, 도 16의 (b)에 도시된 바와 같이, 하면방열층(40)은 베이스 기판(10)의 하면, 즉 돌출부(14a), 바디부(14b) 및 고정부(14c)의 하면에 연속되어 형성되며, 반도체 칩(20)의 하면과 바디부(14b)의 하면에 연속되도록 일체로 형성될 수 있다.
하면방열층(40)을 형성한 다음에, 돌출부(14a)와 베이스 기판(10)의 고정부(14c)가 연결되는 부분을 기준으로 절단하여, 베이스 기판(10)과 전기적으로 절연되는 입출력 세그먼트(10a)를 형성하는 절단단계(S50)를 수행한다.
베이스 기판(10)의 돌출부(14a)와 고정부(14c)가 연결되는 부분을 절단선(D)을 따라 절단하면, 돌출부(14a)와 바디부(14b)가 고정부(14c)와 분리됨에 따라 서로 연결된 하면방열층(40)이 분리된다. 즉, 베이스 기판(10)의 하면을 따라 연결되어 있던 하면방열층(40)이 복수의 입출력 세그먼트(10a) 하면에 형성된 하면방열층(40), 반도체 칩(20)의 하면에 형성된 하면방열층(40), 바디 세그먼트(10b) 하면에 형성된 하면방열층(40)으로 분리된다(도 16의 (a) 및 도 5 참조). 반도체 칩(20)의 하면과 바디 세그먼트(10b) 하면에 하면방열층(40)이 일체로 형성된 경우, 입출력 세그먼트(10a) 하면의 하면방열층(40)과 반도체 칩(20)의 하면과 바디 세그먼트(10b)의 하면에 형성된 하면방열층(40)이 서로 분리된다((도 16의 (b) 및 도 8 참조).
이하에서, 본 발명의 일실시예에 따른 수용부형성단계(S20)에서 수용부(13)가 프레임(Fr) 구조를 형성하는 방식을 설명한다.
도 17은 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1) 제조방법에서 프레임(Fr) 구조를 형성하는 수용부(13)에 반도체 칩(20)이 실장된 상태를 나타내는 평면도이다.
도 17에 도시된 바와 같이, 본 발명의 일실시예에 따른 고전력 및 고주파수 응용을 위한 반도체 패키지(1) 제조방법에서, 수용부(13)는 반도체 칩(20)이 실장되는 제1 수용부(13a), 제1 수용부(13a)를 향하도록 적어도 하나 이상의 돌출부(14a)가 형성되고, 상기 제1 수용부(13a)와 프레임(Fr)의 폭만큼 이격되는 제2 수용부(13b), 및 제1 수용부(13a)와 제2 수용부(13b)에 대해 상기 프레임(Fr)의 폭만큼 이격되고, 상기 베이스 기판(10)의 일부를 바디부(14b)로 구획하는 제3 수용부(13c)를 포함할 수 있고, 상기 제1 수용부(13a), 제2 수용부(13b) 및 제3 수용부(13c)의 둘레가 베이스 기판(10)의 일측면에서 다른 일측면으로 향하는 프레임(Fr)을 구획하도록 배치될 수 있다.
제1 수용부(13a)는 반도체 칩(20)을 수용하기 위하여 반도체 칩(20)의 형상에 대응하도록 형상될 수 있다. 제2 수용부(13b)는 내측으로 베이스 기판(10)의 일부가 돌출되는 돌출부(14a)를 갖도록 형성될 수 있으며, 돌출부(14a)가 반도체 칩(20)을 향하도록 배치될 수 있고, 제1 수용부(13a)와 프레임(Fr)의 폭만큼 이격된 위치에 형성된다. 제2 수용부(13b)는 "ㄷ"자 형태 또는 "E"자 형태와 같이 형성될 수 있다. 제3 수용부(13c)는 프레임부(14Fr)와 바디부(14b)를 분리하기 위하여 "ㄱ" 자 형태로 형성될 수 있다.
제1 수용부(13a)를 중심으로, 제1 내지 제4 측면(Side 1~4)마다 제2 수용부(13b)가 하나씩 형성되고, 제2 수용부(13b) 사이에 제3 수용부(13c)가 형성되어, 제1 수용부(13a)의 둘레, 제2 수용부(13b)들의 둘레, 제3 수용부(13c)들의 둘레 사이에 "#"형상의 프레임부(14Fr)가 형성될 수 있다.
예를 들어, 도 17에 도시된 바와 같이, 제1 수용부(13a), 제2 수용부(13b) 및 제3 수용부(13c)의 둘레에 의해, 제1 측면(Side 1)에서 제3 측면(Side 3)으로 형성되는 제1 및 제2 프레임부(14Fr1, 14Fr2), 제1 프레임부(14Fr1)에 직교하도록 제2 측면(Side 2)에서 제4 측면(Side 4)으로 형성되는 제3 및 제4 프레임부(14Fr3, 14Fr4)가 일체로 형성될 수 있다.
프레임부(14Fr)는 베이스 기판(10)의 일부로 형성된다. 프레임부(14Fr), 돌출부(14a), 바디부(14b)가 베이스 기판(10)의 고정부(14c)에 고정되어 제조공정에서 베이스 기판(10) 단위로 취급할 수 있기 위하여, 복수의 수용부(13)들로 베이스 기판(10)의 일부를 프레임부(14Fr)로 규정하는 것이다.
도 17에서, 제1 수용부(13)에만 반도체 칩(20)이 실장된 것을 도시하였으나, 이에 한정되지 않는다. 하나의 반도체 패키지에 복수의 반도체 칩(20)이 실장되기 위하여 제1 수용부(13)가 복수개 형성되거나, 제2 수용부(13)를 넓게 형성하고 제2 수용부(13)에 반도체 칩(20)이 실장될 수 있다.
이상으로 설명한 본 발명의 일실시예에 따르면, 고전력 및 고주파수 응용 환경에서 동작하는 반도체 칩(20)을 위한 반도체 패키지(1)를 제조할 수 있다.
또한, 본 발명의 일실시예에 따르면, 반도체 패키지를 관통하는 전도성 비아를 사용하지 않고, 베이스 기판(10)의 일부를 이용하여 형성되는 입출력 세그먼트(10a)를 이용하여 반도체 패키지의 상면에서 하면으로 전기신호를 전달할 수 있다. 전도성 비아를 형성하지 않으므로 공정이 간소화되고 비용이 절감되며 불량률이 낮아진다.
또한, 본 발명의 일실시예에 따르면, 휨 방지 구조가 적용되어 얇은 기판을 사용하더라도 휨(warpage) 발생이 없는 고전력 및 고주파수 응용을 위한 반도체 패키지(1)를 제공할 수 있다.
또한, 본 발명의 일실시예에 따르면, 고전력 환경에서 반도체 칩(20) 동작시 생성되는 열을 원활히 배출할 수 있고, 높은 동작주파수의 반도체 칩(20)에서 외부로 송수신되는 전기신호를 왜곡 없이 전달할 수 있는 반도체 패키지를 제공할 수 있다.
또한, 본 발명의 일실시예에 따르면, 전기전도성을 갖는 베이스 기판(10)의 일부를 전기신호 입출력 단자로 사용하여 하면실장이 가능하고, 하면방열층(40)을 이용하여 반도체 칩(20)의 방열면적이 확장된 고전력 및 고주파수 응용을 위한 반도체 패키지(1)를 제공할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
1: 고전력 및 고주파수 응용을 위한 반도체 패키지
10: 베이스 기판
10a: 입출력 세그먼트
10b: 바디 세그먼트
Fr: 프레임
11: 제1 레이어
12: 제2 레이어
13: 수용부
14: 수용부 둘레
14a: 돌출부
14b: 바디부
14c: 고정부
14Fr: 프레임부
20: 반도체 칩
21: 전극패드
22: 하면전극패드
30: 배선층
31: 절연층
31a: 제1 오프닝
31b: 제2 오프닝
32: 전극패턴
33: 보호층
40: 하면방열층
200: 캐리어시트

Claims (14)

  1. 상면에 전극패드가 위치하는 반도체 칩;
    상기 반도체 칩의 측면 주위에 상기 반도체 칩에 대해 이격되도록 배치되어, 전기신호를 전달하는 적어도 하나 이상의 입출력 세그먼트;
    상기 반도체 칩과 입출력 세그먼트 사이에 충진되고 상기 반도체 칩과 입출력 세그먼트 상에 형성되어, 상기 반도체 칩과 입출력 세그먼트를 고정하고 절연하는 절연층; 및
    상기 절연층 상에 형성되어, 상기 반도체 칩의 전극패드와 상기 입출력 세그먼트를 전기적으로 연결하는 전극패턴을 포함하고,
    상기 입출력 세그먼트는
    상기 반도체 칩을 수용하는 베이스 기판의 일부를 이용하여 형성되며,
    상기 베이스 기판은
    두 개 이상의 층으로 형성되어, 상기 반도체 칩, 입출력 세그먼트, 절연층, 전극패턴을 포함하는 패키지에서 발생하는 휨방향의 반대방향으로 스트레스가 형성된 것인, 고전력 및 고주파수 응용을 위한 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서,
    상기 베이스 기판은
    제1 레이어; 및
    상기 제1 레이어의 일면에 형성되어, 상기 휨방향의 반대방향으로 스트레스를 형성하는 제2 레이어를 포함하는, 고전력 및 고주파수 응용을 위한 반도체 패키지.
  6. 청구항 5에 있어서,
    상기 제1 레이어는 구리(Cu) 또는 구리(Cu)를 포함하는 합금으로 형성되고,
    상기 제2 레이어는 니켈(Ni), 텅스텐(W), 몰리브덴(Mo) 을 포함하는 구리(Cu)보다 낮은 열팽창계수를 갖는 금속그룹 중의 어느 하나를 포함하는, 고전력 및 고주파수 응용을 위한 반도체 패키지.
  7. 청구항 5에 있어서,
    상기 베이스 기판은
    상기 제1 레이어의 타면에 형성되어, 상기 휨방향의 반대방향으로 스트레스를 형성하는 제3 레이어를 더 포함하는, 고전력 및 고주파수 응용을 위한 반도체 패키지.
  8. 청구항 1에 있어서,
    상기 반도체 칩의 측면 주위에 상기 반도체 칩과 상기 입출력 세그먼트에 대해 이격되도록 배치되고, 상기 휨방향의 반대방향으로 형성되는 스트레스를 갖는 적어도 하나 이상의 바디 세그먼트; 및
    상기 반도체 칩의 하면, 상기 입출력 세그먼트의 하면, 상기 바디 세그먼트의 하면에 형성되어, 상기 반도체 칩이 생성하는 열을 외부로 방출하는 하면방열층을 더 포함하는, 고전력 및 고주파수 응용을 위한 반도체 패키지.
  9. 청구항 1에 있어서,
    상기 반도체 칩의 측면 주위에 상기 반도체 칩과 상기 입출력 세그먼트에 대해 이격되도록 배치되고, 상기 반도체 패키지의 일측면에서 다른 일측면으로 형성되는 적어도 하나 이상의 프레임을 더 포함하며,
    상기 프레임은
    상기 반도체 칩을 수용하는 베이스 기판의 일부를 이용하여 형성되고, 상기 휨방향의 반대방향으로 형성되는 스트레스를 갖는, 고전력 및 고주파수 응용을 위한 반도체 패키지.
  10. 휨방향의 반대방향으로 스트레스를 갖는 베이스 기판을 준비하는 기판준비단계;
    전기전도성을 갖는 베이스 기판에 수용부를 형성하되, 수용부 둘레의 적어도 일부가 서펜타인 형상으로 형성되어 내측으로 상기 베이스 기판의 일부가 돌출되는 돌출부를 갖도록 형성하는 수용부형성단계;
    상면에 전극패드가 위치하는 반도체 칩을 상기 수용부에 실장하는 실장단계;
    상기 반도체 칩과 수용부 사이에 채워지고 상기 반도체 칩과 베이스 기판의 상면을 커버하는 절연층을 형성하고, 상기 돌출부와 상기 반도체 칩의 전극패드를 전기적으로 연결하는 전극패턴을 형성하는 배선층형성단계; 및
    상기 돌출부가 시작되는 지점을 기준으로 상기 베이스 기판을 절단하여, 상기 돌출부를 상기 베이스 기판의 다른 부분과 분리하여 입출력 세그먼트를 형성하는 절단단계를 포함하고,
    상기 휨방향은
    상기 반도체 칩, 입출력 세그먼트, 절연층, 및 전극패턴을 포함하는 패키지에서 발생하는 휨방향인, 고전력 및 고주파수 응용을 위한 반도체 패키지 제조방법.
  11. 삭제
  12. 청구항 10에 있어서,
    상기 기판준비단계는
    제1 레이어를 준비하는 단계; 및
    상기 휨 방향의 반대방향으로 스트레스가 형성되도록 상기 제1 레이어에 제2 레이어를 형성하는 단계를 포함하는, 고전력 및 고주파수 응용을 위한 반도체 패키지 제조방법.
  13. 청구항 10에 있어서,
    상기 배선층형성단계 후에, 상기 베이스 기판 및 반도체 칩의 하면을 커버하는 전기전도성 재질의 하면방열층을 형성하는 하면방열층형성단계를 더 포함하는, 고전력 및 고주파수 응용을 위한 반도체 패키지 제조방법.
  14. 청구항 10에 있어서,
    상기 수용부는
    상기 반도체 칩이 실장되는 제1 수용부;
    상기 제1 수용부를 향하도록 적어도 하나 이상의 돌출부가 형성되고, 상기 제1 수용부와 프레임의 폭만큼 이격되는 제2 수용부; 및
    상기 제1 수용부와 제2 수용부에 대해 상기 프레임의 폭만큼 이격되고, 상기 베이스 기판의 일부를 바디부로 구획하는 제3 수용부를 포함하며,
    상기 제1 수용부, 제2 수용부 및 제3 수용부의 둘레가 베이스 기판의 일측면에서 다른 일측면으로 향하는 프레임을 구획하도록 배치되는, 고전력 및 고주파수 응용을 위한 반도체 패키지 제조방법.
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