KR20130140354A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지에 있어서, 상면에 메쉬 패턴이 형성된 상부 금속층, 하면에 형성된 하부 금속층 및 상기 메쉬 패턴의 상부 금속층과 상기 하부 금속층을 연결하는 방열 비어홀이 형성된 기판과; 상기 메쉬 패턴이 형성된 상부 금속층 상에 실장되며, 상기 기판과 전기적으로 연결된 반도체 칩과; 상기 상부 금속층 및 상기 하부 금속층의 일 영역이 노출되도록 형성된 솔더 레지스트층과; 상기 결과물이 형성된 기판의 상면을 봉지하는 수지층을 포함하는 점에 그 특징이 있다.
본 발명에 따르면, 기판의 상면에 형성된 상부 금속층인 방열 패드를 메쉬 패턴으로 형성하여 열로 인해 발생되는 상부 금속층의 휨 현상을 감소시킬 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and the method}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 기판의 상면 에 형성되는 방열 부재를 메쉬 패턴으로 형성하여 열에 의해 발생되는 기판의 들뜸 현상을 해소시켜 방열 효과를 높일 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
일반적으로 반도체 칩들은 특정한 온도 범위 내에서 동작하도록 설계된다. 이러한 반도체 칩은 고성능이 될수록 더 많은 전력을 소비하고 더 많은 열을 발생시키기 때문에 동작 온도 범위 내에 유지하기 위해서 방열이 필요하다.
종래부터 반도체 IC 등을 1 개 또는 복수개를 내장하는 QFP, PGA, BGA 등의 싱글칩 패키지, 또는 하이브리드 IC, MCM 등의 멀티칩의 IC 부품을 실장하는 반도체 패키지에 있어서, 이들 IC 부품을 프린터 기판상에 실장함과 동시에, 프린터 기판과 반대면에 방열용의 히트싱크를 설치하였다. 이러한, 방열용의 히트싱크를 반도체 IC 등의 패키지에 설치함으로써, 이들 반도체 칩에 발생ㆍ축열되는 열을 효율적으로 방열시키고, 반도체 IC 등의 발열에 의한 오작동을 방지함과 동시에, 반도체의 열화를 억제시켜 수명이 길어지게 한다.
도 1은 일반적인 반도체 칩 패키지의 구조를 도시한 도면이다. 도 1에 도시된 바와 같이, 반도체 칩(140)이 접착제(170)를 통하여 인쇄회로기판(110) 위에 실장되어 있으며, 반도체 칩(140)의 본딩패드가 와이어(141)를 통해 인쇄회로기판(110)과 연결되고, 봉지재(160)가 반도체 칩(140)과 와이어(141) 등을 봉지하여 외부환경으로부터 보호하고 있다. 이에 더하여 인쇄회로기판(110)의 하부에서 솔더볼들(미도시)이 형성되어 외부 접속 단자로 이용된다.
이러한 상기 반도체 칩이 고집적화 고속도화하면서 보다 높은 전원을 이용하게 되고 그에 따라 반도체 칩에서 발생되는 열을 외부로 빠르게 방출시켜야 하는 필요성이 제기되었다.
따라서, 반도체 칩에서 열을 방산하기 위하여 열은 상기 기판의 상부면 및 하부면에 형성된 방열 부재(111,120,130)를 통하여 열 싱크에 전달되어 외부 환경으로 방열하게 된다.
도 2는 상기 도 1의 기판의 상부면에 형성된 방열 부재의 들뜸 현상을 보여주는 도면이다. 도 2에 도시된 바와 같이, 기판의 상부면에 형성된 금속 기판층은 상기 반도체 칩에서 발생되는 열에 의해 금속층이 들뜨게 되어 휘어지는 현상이 나타나게 된다. 이러한, 현상으로 인해 반도체에서 발생한 열을 외부로 방출하기 위한 방열 효과가 떨어지는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 기판의 상면 에 형성되는 방열 부재를 메쉬 패턴으로 형성하여 열에 의해 발생되는 기판의 들뜸 현상을 해소시켜 방열 효과를 높일 수 있는 반도체 패키지 및 그 제조방법을 제공하는 것이다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 따른 반도체 패키지에 있어서, 상면에 메쉬 패턴이 형성된 상부 금속층, 하면에 형성된 하부 금속층 및 상기 메쉬 패턴의 상부 금속층과 상기 하부 금속층을 연결하는 방열 비어홀이 형성된 기판과; 상기 메쉬 패턴이 형성된 상부 금속층 상에 실장되며, 상기 기판과 전기적으로 연결된 반도체 칩과; 상기 상부 금속층 및 상기 하부 금속층의 일 영역이 노출되도록 형성된 솔더 레지스트층과; 상기 결과물이 형성된 기판의 상면을 봉지하는 수지층을 포함하는 점에 그 특징이 있다.
여기서, 특히 상기 상부 금속층, 하부 금속층 및 방열홀은 Cu 로 형성되는 점에 그 특징이 있다.
여기서, 특히 상기 상부 금속층은 매쉬 패턴의 방열 패드, 상기 반도체 칩과 전기적으로 연결하는 전극 패드 및 외부와 전기적으로 연결하는 금속 배선을 포함하는 점에 그 특징이 있다.
여기서, 특히 상기 전극 패드와 상기 반도체 칩을 전기적으로 연결하는 도전성 와이어를 더 포함하는 점에 그 특징이 있다.
여기서, 특히 상기 기판의 하부면에는 복수의 솔더 볼이 더 형성되어 상기 금속배선과 연결되는 점에 그 특징이 있다.
또한, 본 발명에 따른 반도체 패키지의 제조방법에 있어서, 상면에 메쉬 패턴의 상부 금속층 및 하면에 하부 금속층의 기판을 형성하는 단계와; 상기 상부 금속층 및 상기 하부 금속층의 일 영역이 노출되도록 솔더 레지스트층을 형성하는 단계와; 상기 노출된 상부 금속층의 메쉬 패턴상에 반도체 칩을 실장하는 단계와; 상기 결과물상에 수지 물질을 도포하여 경화한 후 수지층을 형성하는 단계를 포함하는 점에 그 특징이 있다.
여기서, 특히 상기 상부 금속층은 메쉬 패턴의 방열 패드, 상기 반도체 칩과 전기적으로 연결하는 전극 패드 및 외부와 전기적으로 연결하는 금속 배선을 포함하여 형성되는 점에 그 특징이 있다.
여기서, 특히 상기 상부 금속층 및 상기 하부 금속층을 형성하기 전에 상기 상부 금속층의 메쉬 패턴이 형성될 영역에 상기 기판을 관통하는 방열 비어홀을 형성하는 단계를 더 포함하는 점에 그 특징이 있다.
이상의 본 발명에 따르면, 기판의 상면에 형성된 상부 금속층인 방열 패드를 메쉬 패턴으로 형성하여 열로 인해 발생되는 상부 금속층의 휨 현상을 감소시킬 수 있다.
도 1은 일반적인 반도체 칩 패키지의 구조를 도시한 도면.
도 2는 상기 도 1의 기판의 상부면에 형성된 방열 부재의 들뜸 현상을 보여주는 도면.
도 3은 본 발명의 일 실시 예에 따른 반도체 패키지의 구조를 개략적으로 도시한 도면.
도 4는 상기 도 3의 상부 금속층의 메쉬 패턴을 보여주는 평면도.
도 5는 본 발명의 반도체 패키지의 금속층의 들뜸 현상을 감소한 비교 결과를 나타내는 도면.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하 본 발명의 일 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 일 실시 예에 따른 반도체 패키지의 구조를 개략적으로 도시한 도면이고, 도 4는 상기 도 3의 상부 금속층의 메쉬 패턴을 보여주는 평면도이다. 도 3 및 도 4에 도시된 바와 같이, 본 발명에 따른 반도체 패키지에 있어서, 상면에 메쉬 패턴이 형성된 상부 금속층(320), 하면에 형성된 하부 금속층(330) 및 상기 메쉬 패턴의 상부 금속층(320)과 상기 하부 금속층(330)을 연결하는 방열 비어홀(311)이 형성된 기판(310)과; 상기 메쉬 패턴이 형성된 상부 금속층(320) 상에 실장되며, 상기 기판(310)과 전기적으로 연결된 반도체 칩(340)과; 상기 상부 금속층(320) 및 상기 하부 금속층(330)의 일 영역이 노출되도록 형성된 솔더 레지스트층(350a,350b)과; 상기 결과물이 형성된 기판의 상면을 봉지하는 수지층(360)을 포함하여 구성된다.
상기 기판(310)은 인쇄회로기판으로 상부 금속층(320) 및 하부 금속층(330)이 형성되고, 상기 상부 금속층(320)의 상기 반도체 칩(340)이 실장되는 영역에는 메쉬 패턴이 형성되어 있고, 상기 상부 금속층(320)의 각 메쉬 패턴과 대응하는 하부 금속층(330)과 연결되도록 방열 비어홀(311)이 형성된다. 이때, 상기 반도체 칩이 실장되는 영역에는 상기 상부 금속층(320)은 메쉬 패턴의 방열 패드가 형성되고, 상기 반도체 칩(340)의 본딩 패드에 대응하여 복수의 전극 패드(361)가 형성되어 있다.
또한, 금속배선(320,362)들이 형성되어 상/하면이 전기적으로 연결되고, 인쇄회로기판의 중앙부에 반도체 칩(340)이 실장되어 연결된다. 여기서, 상기 금속배선(320,362)들은 상/하면에서 보호층으로 코팅되어 외부로부터 보호된다. 이때, 상기 기판(310)의 상면에 형성된 복수의 전극 패드(361)는 상기 반도체 칩(340)의 본딩패드와 각각 금과 같은 도전성 와이어(341)를 통해 전기적으로 연결된다.
한편, 상기 기판의 상면 및 하면에 형성된 상기 상부 금속층, 하부 금속층 및 방열홀은 Cu 로 형성되는 것이 바람직하다.
그리고, 상기 기판의 하부면에는 복수의 솔더 볼이 더 형성되어 상기 금속배선들과 연결된다.
상기 반도체 칩(340)은 상기 상부 금속층(320)의 메쉬 패턴 상에 열 접착제(370)에 의해 실장될 수 있다.
상기 반도체 칩(340)을 포함하는 패키지 구조는 BGA(Ball Grid Array)를 일 예로 도시하고 있으나 DIP(dual in-line package) 패키징, PGA(pin grid array) 패키징, LCC(leadless chip carrier) 패키징, SOIC(small-outline integrated circuit) 패키징, PLCC(plastic leaded chip carrier) 패키징, PQFP(plastic quad flat pack) 패키징 및 TQFP(thin quad flat pack) 패키징, TSOP(thin small-outline packages) 패키징, LGA(land grid array) 패키징 및 QFN(Quad-Flat No-lead) 패키징 등 다양한 형태의 구조에서 선택적으로 적용하는 것이 바람직하다.
상기 기판(310)의 하부 금속층(330)에서는 솔더볼(미도시)이 형성되어 상기 금속배선을 통해 전극패드와 전기적으로 연결된다.
상기 솔더 레지스트층(350a,350b)은 상기 기판(310)상에 노출된 일 영역을 제외하고 형성된다. 여기서, 상기 솔더 레지스트층(350a,350b)은 배선패턴을 덮어 부품 및 칩 등의 실장시에 이루어지는 솔더링에 의해 원하지 않은 접속이 일어나지 않도록 하는 피막을 말한다. 솔더 레지스트는 기판의 회로를 보호하는 보호재로서의 역할도 담당하며 일반적으로 도료 형태로 되어 있다.
상기 열 접착제(370)는 상기 상부 금속층(320)의 메쉬 패턴(322) 상에 형성하여 열적으로 연결한다. 상기 열 접착제(370)는 열 접착제 에폭시(필름 또는 페이스트)일 수 있다. 더 구체적으로 열 접착제(370)는 전형적으로 디스펜싱(dispensing) 또는 스텐실 프린팅(stencil printing)으로 적용되거나, 또는 필름으로서 적용되는 입자가 실린(particle-laden) 1-컴포넌트 또는 2-컴포넌트 재료일 수 있다.
다르게는, 열 접착제(370)는 상 변화 재료(phase change material; PCM)일 수 있다. PCM들은 열을 가하는 것에 의해 고체로부터 반고체(semi-solid) 상태로의 전이를 겪는다.
상기 상부 금속층(320)의 메쉬 패턴(322)은 상기 기판(210)의 일 영역상에 형성되며, 전형적으로 종종 구리(Cu)인 금속으로 형성된다. 따라서, 상기 반도체 칩(340)에서 발생한 열을 빠르게 전도받아 상기 기판(310)의 하부 금속층(330)으로 전달하게 된다.
보다 구체적으로, 도 4에 도시된 바와 같이, 상기 상부 금속층(320)을 반도체 칩(340)이 실장되는 영역에 메쉬 패턴(322)으로 형성함으로써 상기 반도체 칩에서 발생되는 열로 인해 금속층의 들뜸 현상을 극복하여 방열 효과를 높이게 된다.
이러한, 상기 메쉬 패턴(322)의 각각의 패턴들은 상기 하부 금속층(330)과 방열 비어홀(311)을 통해 연결되어 있다.
도 5는 본 발명의 반도체 패키지의 금속층의 들뜸 현상을 감소한 비교 결과를 나타내는 도면이다. 도 5에 도시된 바와 같이, (a)는 들뜸 현상으로 인해 발생되는 열로 인한 결과를 나타내는 것이고, (b)는 본 발명의 상부 금속층을 메쉬 패턴으로 형성하여 들뜸 현상이 해소되어 방열 효과를 나타내고 있다.
상기 수지층(360)은 반도체 칩(340)과 와이어(341) 등을 포함하는 영역에 에폭시 몰드 컴파운드(EMC ; Epoxy Mold Compound)와 같은 액상의 봉지재가 도포된 후 경화됨으로써 형성된다.
한편, 본 발명에 따른 반도체 패키지의 제조방법에 있어서, 먼저, 상기 상부 금속층(320) 및 상기 하부 금속층(330)을 형성하기 전에 상기 상부 금속층(320)의 메쉬 패턴(322)이 형성될 영역에 상기 기판(310)을 관통하는 방열 비어홀(311)을 형성하게 된다.
그리고, 상기 기판(310)의 상면에 상부 금속층(320) 및 하면에 하부 금속층(330)을 형성하게 된다. 보다 구체적으로, 상기 기판(310)은 인쇄회로기판으로 상부 금속층(320) 및 하부 금속층(330)이 형성되고, 상기 상부 금속층(320)의 일 영역이 노출되고, 상기 상부 금속층(320)과 하부 금속층(330)이 전기적으로 연결되도록 금속배선이 형성된다. 이때, 상기 기판(310)의 상면 및 하면에 형성된 상기 상부 금속층(320), 하부 금속층(330) 및 방열 비어홀(311)은 Cu 로 형성되는 것이 바람직하다.
그리고, 상기 상부 금속층(320)은 방열 패드의 메쉬 패턴(322), 상기 반도체 칩(340)과 전기적으로 연결하는 전극 패드(361) 및 외부와 전기적으로 연결하는 금속 배선을 포함하여 형성된다.
그 다음으로, 상기 상부 금속층(320) 및 상기 하부 금속층(330)의 일 영역이 노출되도록 솔더 레지스트층(350a,350b)을 형성하게 된다. 여기서, 상기 솔더 레지스트층(350a,350b)이 형성된 기판의 상부 금속층(320) 및 하부 금속층(330)의 일 영역이 노출되도록 패터닝하게 된다. 여기서, 상기 솔더 레지스트층(350a,350b)은 배선패턴을 덮어 부품 및 반도체 칩 등의 실장시에 이루어지는 솔더링에 의해 원하지 않은 접속이 일어나지 않도록 하는 피막을 말한다. 솔더 레지스트는 기판의 회로를 보호하는 보호재로서의 역할도 담당하며 일반적으로 도료 형태로 되어 있다.
이어서, 상기 노출된 상부 금속층(320)의 메쉬 패턴(322)상에 반도체 칩(340)을 실장하게 된다. 이때, 상기 메쉬 패턴(322)상에 상기 열 접착제(370)를 형성하여 상기 반도체 칩(340)을 실장하게 된다. 여기서, 상기 열 접착제(370)는 열 접착제 에폭시(필름 또는 페이스트)일 수 있다. 한편, 상기 반도체 칩(340)을 실장한 후, 상기 기판(310)의 상면에 형성된 복수의 전극 패드(361)는 상기 반도체 칩(340)의 본딩패드와 각각 금과 같은 도전성 와이어(341)를 통해 전기적으로 연결한다. 또한, 상기 기판(310)의 하부 금속층(330)에서는 솔더볼이 형성되어 상기 금속배선을 통해 전극패드와 전기적으로 연결된다.
그 다음, 상기 결과물상에 수지 물질을 도포하여 경화한 후 수지층(360)을 형성하게 된다. 즉, 반도체 칩(340)과 도전성 와이어(341) 등을 포함하는 영역에 에폭시 몰드 컴파운드(EMC ; Epoxy Mold Compound)와 같은 액상의 봉지재가 도포된 후 경화됨으로써 형성된다.
이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다.
310 --- 기판 320 --- 상부 금속층
322 --- 메쉬 패턴 330 --- 하부 금속층
340 --- 반도체 칩 350 --- 솔더 레지스트층
360 --- 수지층 370 --- 열 접착제

Claims (8)

  1. 상면에 메쉬 패턴이 형성된 상부 금속층, 하면에 형성된 하부 금속층 및 상기 메쉬 패턴의 상부 금속층과 상기 하부 금속층을 연결하는 방열 비어홀이 형성된 기판과;
    상기 메쉬 패턴이 형성된 상부 금속층 상에 실장되며, 상기 기판과 전기적으로 연결된 반도체 칩과;
    상기 상부 금속층 및 상기 하부 금속층의 일 영역이 노출되도록 형성된 솔더 레지스트층과;
    상기 결과물이 형성된 기판의 상면을 봉지하는 수지층을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 상부 금속층, 하부 금속층 및 방열홀은 Cu 로 형성되는 것을 특징으로 하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 상부 금속층은 매쉬 패턴의 방열 패드, 상기 반도체 칩과 전기적으로 연결하는 전극 패드 및 외부와 전기적으로 연결하는 금속 배선을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 전극 패드와 상기 반도체 칩을 전기적으로 연결하는 도전성 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 기판의 하부면에는 복수의 솔더 볼이 더 형성되어 상기 금속배선과 연결되는 것을 특징으로 하는 반도체 패키지.
  6. 상면에 메쉬 패턴의 상부 금속층 및 하면에 하부 금속층의 기판을 형성하는 단계와;
    상기 상부 금속층 및 상기 하부 금속층의 일 영역이 노출되도록 솔더 레지스트층을 형성하는 단계와;
    상기 노출된 상부 금속층의 메쉬 패턴상에 반도체 칩을 실장하는 단계와;
    상기 결과물상에 수지 물질을 도포하여 경화한 후 수지층을 형성하는 단계를 포함하는 반도체 패키지의 제조방법.
  7. 제 6항에 있어서,
    상기 상부 금속층은 메쉬 패턴의 방열 패드, 상기 반도체 칩과 전기적으로 연결하는 전극 패드 및 외부와 전기적으로 연결하는 금속 배선을 포함하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제 6항에 있어서,
    상기 상부 금속층 및 상기 하부 금속층을 형성하기 전에 상기 상부 금속층의 메쉬 패턴이 형성될 영역에 상기 기판을 관통하는 방열 비어홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170133886A (ko) 2016-05-27 2017-12-06 전자부품연구원 반도체 패키지 및 그 제조방법
KR20180023529A (ko) 2016-08-26 2018-03-07 전자부품연구원 반도체 패키지의 제조방법
US9984950B2 (en) 2016-04-20 2018-05-29 Korea Electronics Technology Institute Semiconductor package and method for manufacturing the same
US20180166393A1 (en) * 2016-12-09 2018-06-14 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof
KR102036825B1 (ko) 2018-04-20 2019-10-24 전자부품연구원 반도체 패키지 및 그 제조방법
KR20200032462A (ko) 2018-09-18 2020-03-26 전자부품연구원 고전력 및 고주파수 응용을 위한 반도체 패키지 및 그 제조방법
CN114916122A (zh) * 2021-02-10 2022-08-16 奥特斯奥地利科技与系统技术有限公司 部件承载件以及制造部件承载件的方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9984950B2 (en) 2016-04-20 2018-05-29 Korea Electronics Technology Institute Semiconductor package and method for manufacturing the same
KR20170133886A (ko) 2016-05-27 2017-12-06 전자부품연구원 반도체 패키지 및 그 제조방법
KR20180023529A (ko) 2016-08-26 2018-03-07 전자부품연구원 반도체 패키지의 제조방법
US20180166393A1 (en) * 2016-12-09 2018-06-14 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof
US10141270B2 (en) * 2016-12-09 2018-11-27 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof
KR102036825B1 (ko) 2018-04-20 2019-10-24 전자부품연구원 반도체 패키지 및 그 제조방법
KR20200032462A (ko) 2018-09-18 2020-03-26 전자부품연구원 고전력 및 고주파수 응용을 위한 반도체 패키지 및 그 제조방법
CN114916122A (zh) * 2021-02-10 2022-08-16 奥特斯奥地利科技与系统技术有限公司 部件承载件以及制造部件承载件的方法
EP4044221A1 (en) * 2021-02-10 2022-08-17 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Heat removal architecture for stack-type component carrier with embedded component

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