KR20170133886A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 적어도 하나 이상의 수용홀을 포함하며, 금속재질로 형성되는 베이스 기판, 상기 수용홀에 실장되는 적어도 하나 이상의 반도체 칩, 상기 반도체 칩의 각 측면과 후면, 상기 수용홀의 내측면, 상기 베이스 기판의 후면에 형성되는 중간층 및 상기 중간층 상에, 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 충진되고, 상기 반도체 칩의 후면 및 상기 베이스 기판의 후면을 커버하도록, 솔더 재질로 형성되고, 후면이 균일하게 평탄화된 방열부재를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 반도체 패키지의 제조방법에 관한 것이다.
반도체 칩의 동작시, 전류경로를 따라 전하가 이동하고, 전류경로의 저항에 따른 발열이 발생한다. 이러한 발열은 반도체 칩의 성능을 저하시키고, 수명을 감소시키는 원인이다. 특히, 고전압, 고전류로 동작하는 전력반도체의 경우, 전력반도체의 동작시의 발열은 전력반도체 자체의 성능을 저하시킬 뿐만 아니라, 열폭주 등의 문제를 일으켜 소자가 파괴되는 원인이 된다.
따라서, 반도체 칩의 발열을 감소와, 방열에 관한 기술은 지속적으로 연구, 개발되는 분야이다. 반도체 칩의 방열 방법으로, 반도체 칩의 뒷면에 히트싱크를 부착하는 방법이 연구되고 있으며, 히트싱크의 형태를 다양화하고, 히트싱크와 반도체 칩을 부착하는 물질의 열 전도도를 향상시키는 방법이 개발되고 있다.
KR10-2013-0140354 A
본 발명은 도전성을 갖고 열전도율이 높은 금속 재질로 형성된 베이스 기판에 반도체 칩을 실장하고, 베이스 기판과 반도체 칩 사이의 이격공간에 도전성을 갖고 열전도율이 높은 금속 재질의 방열부재를 형성함으로써, 방열효율을 높일 수 있는 반도체 패키지를 제공한다.
그리고, 본 발명은 솔더재질의 방열부재를 이용함으로써, 리플로우 공정시 반도체 패키지 후면이 균일하게 평탄화되므로, 별도의 화학기계적 연마공정(CMP)이 불필요한 반도체 패키지를 제공한다.
본 발명의 일실시예에 따른 반도체 패키지는 적어도 하나 이상의 수용홀을 포함하며, 금속재질로 형성되는 베이스 기판, 상기 수용홀에 실장되는 적어도 하나 이상의 반도체 칩, 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 충진되고, 상기 반도체 칩의 후면 및 상기 베이스 기판의 후면을 커버하도록 형성되며, 후면이 균일하게 평탄화된 방열부재 및 상기 반도체 칩과 상기 방열부재의 사이, 상기 베이스 기판과 상기 방열부재의 사이에 형성되어, 상기 방열부재의 확산을 방지하는 중간층을 포함하며, 상기 방열부재는 450℃ 이하의 용융점을 갖는 재질로 형성된다.
또한, 상기 중간층은 Ti, Ti-N, Ti-W, Ni, Cr 중 어느 하나로 이루어지는 솔더 디퓨전 배리어를 포함한다.
또한, 상기 베이스 기판과 상기 반도체 칩의 상면에 형성되는 절연층, 상기 절연층 상면에 형성되며, 상기 반도체 칩의 전극패드에 전기적으로 연결되도록 형성되는 적어도 하나 이상의 전극패턴을 더 포함하며, 상기 방열부재는 솔더 재질로 형성된다.
본 발명의 일실시예에 따른 반도체 패키지 제조방법은 금속재질로 형성된 베이스 기판에 적어도 하나 이상의 수용홀을 형성하는 기판성형단계, 상기 수용홀에 반도체 칩을 실장하는 반도체 칩 실장단계, 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 충진되고, 반도체 칩의 하면, 및 베이스 기판의 하면을 커버하도록 방열부재를 형성하는 방열부재 형성단계 및 상기 방열부재의 후면이 평탄화되도록, 상기 방열부재에, 상기 방열부재의 용융점 이상의 온도를 가하는 리플로우 단계를 포함한다.
또한, 상기 리플로우 단계는 상기 방열부재에, 상기 방열부재의 용융점 이상의 열을 가하면서 히트싱크에 가압하여 결합함으로써, 상기 방열부재의 후면을 평탄화한다.
또한, 상기 리플로우 단계는 상기 방열부재 형성단계 후에, 상기 방열부재에, 상기 방열부재의 용융점 이상의 열을 가함으로써, 용융된 방열부재의 표면장력을 이용하여 상기 방열부재의 후면을 평탄화한다.
또한, 상기 방열부재 형성단계 이전에, 상기 베이스기판의 하면, 상기 수용홀의 내측면, 상기 반도체 칩의 각 측면과 하면에 중간층을 형성하는 중간층 형성단계를 더 포함한다.
또한, 상기 리플로우 단계는 반도체 패키지와 히트싱크를 최종 결합하는 단계에서 수행되는 리플로우 공정과 함께 수행된다.
또한, 상기 방열부재 형성단계와 상기 리플로우 단계 사이에, 상기 반도체 칩의 상면과 상기 베이스 기판의 상면에 절연층을 형성하고, 상기 절연층 상에 상기 반도체 칩의 전극패턴에 전기적으로 연결되는 전극패턴을 형성하는 단계를 더 포함한다.
본 발명은 도전성을 갖고 열전도율이 높은 금속 재질로 형성된 베이스 기판에 반도체 칩을 실장하고, 베이스 기판과 반도체 칩 사이의 이격공간에 방열부재를 형성한 반도체 패키지를 제공함으로써, 반도체 칩의 하면 뿐만 아니라 측면으로도 열을 방출할 수 있어, 반도체 패키지의 방열효율을 향상시킨다.
또한, 본 발명은 솔더재질의 방열부재를 이용함으로써, 리플로우 공정시 반도체 패키지 후면이 균일하게 평탄화되므로, 별도의 화학기계적 연마공정(CMP)이 불필요한 반도체 패키지를 제공한다.
또한, 반도체 칩과 베이스 기판을 전극패턴으로 연결함으로써, 와이어 본딩공정을 생략하여 공정이 단순화되고, 전극패턴의 폭, 길이, 두께 등을 목적에 맞게 제조할 수 있다.
도 1은 종래의 반도체 패키지의 단면도이다.
도 2a는 본 발명의 일실시예에 따른 반도체 패키지의 평면도이다.
도 2b는 상기 도 2a의 A-A'에 따른 단면도이다.
도 2c는 본 발명의 일실시예에 따른 반도체 패키지와 히트싱크가 결합한 상태의 단면도이다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체 패키지 제조방법을 공정순서대로 도시한 단면도이다.
도 3f 및 도 3e는 본 발명의 일실시예에 따른 반도체 패키지의 다른 제조방법을 공정순서대로 도시한 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
도 2a는 본 발명의 일실시예에 따른 반도체 패키지의 평면도이며, 도 2b는 상기 도 2a의 A-A'에 따른 단면도이다.
도 2b에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 패키지는, 베이스 기판(120), 반도체 칩(110), 방열부재(140), 절연층(150) 및 전극패턴(160)을 포함한다.
베이스 기판(120)은 적어도 하나 이상의 수용홀(121)을 포함하며, 금속 재질로 형성되고, 반도체 칩(110)은 상기 수용홀(121)에 적어도 하나 이상 실장되며, 솔더 재질의 방열부재(140)는 상기 수용홀(121)의 내측면과 상기 반도체 칩(110) 사이의 이격공간에 형성된다.
베이스 기판(120)은 도전성을 갖고, 높은 열전도율을 갖는 금속재질로 형성된다. 구리(Cu), 알루미늄(Al), 은(Ag), 그래핀(Graphene) 또는 합금(Arroy) 등의 재질이 사용될 수 있다. 특히, 구리(Cu)는 열전도도가 400(W/mK), 알루미늄(Al)은 열전도도가 204(W/mK)으로 높은 열전도율을 가지므로, 베이스 기판(120)의 재질은 구리(Cu) 또는 알루미늄(Al)으로 형성되는 것이 바람직하다.
베이스 기판(120)의 열전도율이 높으므로, 베이스 기판(120)은 반도체 칩(110)의 열을 효과적으로 외부로 배출하는 경로로 이용될 수 있다.
도 2a와 도 3a에 도시된 바와 같이, 베이스 기판(120)은 반도체 칩(110)을 수용하는 수용홀(121)을 적어도 하나 이상 포함한다. 수용홀(121)의 크기 또는 형상은 수용될 반도체 칩(110)의 형상에 따라 달라질 수 있다. 수용홀(121)에 반도체 칩(110)을 실장함에 따라, 반도체 패키지의 경박단소화가 달성된다.
도 2a에 도시된 바와 같이, 전극패드(111)가 형성된 반도체 칩(110)의 일면을 상면(frontside face) 또는 활성화면(active face)이라고 하며, 반도체 칩(110)의 상면을 반도체 패키지의 위로 향하도록 실장하는 방식을 페이스 업(face-up)방식이라 한다.
반도체 칩(110)이 페이스 업 방식으로 실장되어, 반도체 칩(110)의 상면에 전극패턴(160)을 형성할 수 있고, 반도체 칩(110)의 측면 및 하면을 반도체 칩(110)의 열 방출 경로로 사용할 수 있다.
또는, 반도체 칩(110)의 상면이 반도체 패키지의 아래로 향하도록 실장할 수도 있으며, 반도체 칩(110)의 실장방향은 본 실시예로 제한되지 않는다.
반도체 칩(110)의 종류는 제한되지 않으며, 하나의 반도체 패키지 내에 동종의 또는 이종의 반도체 칩(110)이 복수개 실장될 수 있다.
도 2b에 개시된 바와 같이, 수용홀(121)의 내측면과 상기 반도체 칩(110) 사이의 이격공간에 방열부재(140)가 형성된다. 방열부재(140)는 450℃ 이하의 용융점을 갖고, 전도성이 있으며, 열전도율이 높은 금속으로 형성된다.
방열부재(140)의 용융점을 450℃로 제한함은 방열부재(140)에 열을 가하더라도 반도체 칩(110) 및 일반적인 PCB 기판 등이 파괴되지 않는 온도인 동시에, 방열부재(140)가 용융되는 온도의 한계의 예시이다.
그러나 본 예시로 한정되지 않고, 반도체 칩(110) 및 다른 반도체 패키지의 구성이나, 외부 회로를 파괴하지 않는 일정 온도보다 낮은 용융점을 갖는다면, 방열부재(140)의 용융점이 450℃를 초과하는 재질을 사용할 수도 있음을 분명히 한다. 또한, 방열부재는 450℃ 보다 낮은 용융점을 갖는 재질로 형성될 수 있다.
방열부재(140)는 예를 들면, 주석(Sn), 솔더(SnAg, Sn-Ag-Cu 등), 솔더페이스트 등으로 형성된다. 방열부재(140)의 재질은 본 실시예로 한정되지 않고, 다양한 조성의 솔더가 이용될 수 있다.
반도체 칩(110)과 수용홀(121) 사이의 이격공간에 방열부재(140)가 충진됨에 따라, 반도체 칩(110)에서 생성된 열이 반도체 칩(110)의 측면으로부터 방열부재(140)를 통해 베이스 기판(120)으로 방열된다. 특히, 방열부재(140)가 높은 열전도율을 갖는 재질로 형성되므로, 반도체 패키지의 방열효율이 향상된다.
그리고, 방열부재(140)는 반도체 칩(110)의 하면과 각 측면을 밀봉(encapsulation)하며, 베이스 기판(120)의 하면을 커버하도록 연장되어 형성된다.
즉, 도 2b에 도시된 바와 같이, 방열부재(140)는 상기 반도체 칩(110)의 각 측면과 수용홀(121)의 내측면 사이에 충진되고, 반도체 칩(110)의 하면을 덮도록 형성되어, 반도체 칩(110)의 각 측면 및 하면을 밀봉하도록 형성된다.
반도체 칩(110)의 열은 반도체 칩(110)의 하면으로부터 반도체 칩(110)의 하면에 접촉된 방열부재(140)를 통해 반도체 패키지 외부로 방출되며, 반도체 칩(110)의 측면에 접촉된 방열부재(140)를 통해 베이스 기판(120)으로 전달되고, 베이스 기판(120)의 하면에 접촉된 방열부재(140)를 통해 반도체 패키지의 외부로 방출된다.
따라서 본 발명의 일실시예에 따른 반도체 패키지는 반도체 칩(110)의 하면 뿐만 아니라 각 측면으로도 방열이 이루어지므로, 넓은 방열 면적을 갖는다.
본 발명의 일실시예에 따른 반도체 패키지는 베이스 기판(120)의 하면, 수용홀(121)의 내측면, 반도체 칩(110)의 각 측면과 하면에 형성되는 중간층(130)을 더 포함할 수 있다.
도 2b에 도시된 바와 같이, 중간층(130)은 방열부재(140)와 베이스 기판(120)의 사이, 방열부재(140)와 반도체 칩(110)의 사이에 형성된다. 중간층(130)은 Ti-Au 합금, Ti-Cu 합금 또는 Ti-Ni 합금 등으로 이루어지는 솔더 디퓨전 배리어(Solder Diffusion Barrier)를 포함한다.
솔더 디퓨전 배리어는 베이스 기판(120)의 금속 성분, 예컨대 구리(Cu), 알루미늄(Al) 등과 솔더의 반응을 차단한다. 그리고, 솔더 디퓨전 배리어는 솔더가 반도체 칩(110)을 구성하는 실리콘(Si) 등과 반응하여, 솔더가 반도체 칩(110) 내부로 확산하여 반도체 칩(110)의 신호특성이 하락하는 등의 문제를 방지한다.
중간층(130)은 솔더 디퓨전 배리어 이외에, 반도체 칩(110)에 솔더 디퓨전 배리어를 형성하기 위한 금속재질의 시드층(Seed layer), 열전도율 향상을 위한 구리층, 젖음성 향상을 위한 박막층을 더 포함할 수 있다. 중간층(130)은 전해도금 또는 무전해도금 등의 방법으로 형성될 수 있다.
중간층(130)은 솔더의 확산을 방지하는 확산방지층 역할을 하고, 솔더와 반도체 칩(110) 및 베이스 기판(120)의 결합을 강화하며, 솔더가 반도체 칩(110)과 수용홀(121) 사이의 이격공간에 잘 충진되도록 한다.
절연층(150)은 베이스 기판(120)과 반도체 칩(110)의 상면에 형성되며, 전극패턴(160)은 절연층(150) 상면에 형성되고, 반도체 칩(110)의 전극패드(111)에 전기적으로 연결되도록 적어도 하나 이상 형성된다.
도 2b에 도시된 바와 같이, 절연층(150)은 베이스 기판(120) 및 반도체 칩(110)을 보호하며, 베이스 기판(120)상에 추가적으로 형성될 수 있는 수동소자들(미도시)과 베이스 기판(120) 및 반도체 칩(110)을 전기적으로 분리한다. 전극패턴(160)은 절연층(150) 상면에 형성되며, 반도체 칩(110)의 전극패드(111)에 연결되어, 외부 회로와 전기신호를 송수신하는 경로를 제공한다.
도 2b에 도시된 바와 같이, 방열부재(140)의 후면은 후술하는 리플로우(Reflow) 단계(S17)를 거쳐 균일하게 평탄화된다. 방열부재(140)의 후면은 반도체 패키지의 후면으로서, 히트싱크(180)와 결합하는 면이다. 따라서, 평탄화된 방열부재(140)의 후면이 히트싱크(180)와 밀착되어 방열효율이 증가한다.
도 2c에 도시된 바와 같이, 방열부재(140)의 후면은 구리층(170)에 결합함으로써, 구리층(170)을 거쳐 히트싱크(180)로 열을 방출하게 된다. 여기에서, 반도체 패키지는 히트싱크(180) 이외에, PCB 기판 등에 결합될 수 있으며, 이에 한정되지 않는다.
또한, 베이스 기판(120)이 도전성을 갖는 금속으로 형성되고, 방열부재(140)가 도전성을 갖는 솔더로 형성됨에 따라, 베이스 기판(120), 방열부재(140), 구리층(170), 히트싱크(180) 또는 PCB기판이 전기적으로 연결될 수 있고, 또한, 베이스 기판(120)과 방열부재(140)를 그라운드(GND)로 사용할 수도 있다.
상술한 본 발명의 일실시예에 따른 반도체 패키지는 도전성을 갖고 열전도율이 높은 금속 재질로 형성된 베이스 기판(120)에 반도체 칩(110)을 실장하고, 베이스 기판(120)과 반도체 칩(110) 사이의 이격공간에 솔더 재질의 방열부재(140)를 형성함으로써, 반도체 칩(110)의 하면 뿐만 아니라 측면으로도 열을 방출할 수 있어, 방열효율이 향상되는 효과가 있다.
이하, 이러한 효과를 설명하기 위하여, 도 1에 개시된 종래의 반도체 패키지와 본 발명의 일실시예에 따른 반도체 패키지를 비교한다.
종래의 반도체 패키지는 실리콘 베이스 기판(2)에 형성된 수용홀(121)의 내측면과 반도체 칩(110) 사이에 이격공간이 형성되며, 도전성 에폭시 또는 공융접합(Eutectic bonding) 등의 방법으로 접합층(3)을 이격공간에 형성하여 반도체 칩(110)과 베이스 기판(120)을 고정한다.
이러한 방식의 접합층(3)은 낮은 열전도율을 가지며, 반도체 칩(110)으로부터 접합층(3)을 통해 방열층(4)으로 열이 전달되어야 하므로 접합층(3)의 낮은 열전도율로 인해 방열효율이 낮다.
또한, 반도체 칩(110)의 측면으로부터 접합층(3)을 통해 실리콘 베이스 기판(2)으로 열이 전달되는 경우, 베이스 기판은 열전도율이 낮은 재질인 실리콘으로 형성되므로 방열효율이 낮다.
따라서, 반도체 칩(110)의 하면으로 방열이 이루어질 뿐, 반도체 칩(110)의 측면으로는 열이 거의 방출되지 않는다.
이에 비하여, 본 발명의 일실시예에 따른 반도체 패키지는 반도체 칩(110)의 열이 반도체 칩(110)의 하면으로부터 반도체 칩(110)의 하면에 접촉된 방열부재(140)를 통해 반도체 패키지 외부로 방출되며(제1 경로), 반도체 칩(110)의 측면에 접촉된 방열부재(140)를 통해 베이스 기판(120)으로 전달되고, 베이스 기판(120)의 하면에 접촉된 방열부재(140)를 통해 반도체 패키지의 외부로 방출된다(제2 경로).
따라서 본 발명의 일실시예에 따른 반도체 패키지는 반도체 칩(110)의 하면 뿐만 아니라 각 측면으로도 방열이 이루어지므로, 넓은 방열 면적을 갖는다.
예를 들면, 일반적인 반도체 칩(110)이 가로, 세로, 높이가 0.5 [mm], 0.5 [mm], 0.1 [mm]의 직육면체 구조를 갖는다고 가정한다. 이러한 구조의 반도체 칩(110)에 본 발명의 제1 실시예에 따른 반도체 패키지를 적용하는 경우, 반도체 칩(110)의 하면 면적은 0.5 × 0.5 = 0.25 [mm2] 이고, 반도체 칩(110)의 측면 면적은 0.5 × 0.1 × 4 = 0.2 [mm2]이므로, 총 0.25 + 0.2 = 0.45 [mm2]의 방열 면적을 갖는다. 따라서, 반도체 칩(110)의 하면만을 방열면적(0.25 [mm2])으로 갖는 기존의 반도체 패키지에 비하여, 본 발명의 일실시예에 따른 반도체 패키지는 80 [%] 만큼 증가된 방열면적을 가지므로, 현저한 방열면적 증가효과가 있다.
이하, 본 발명의 일실시예에 따른 반도체 패키지를 제조하는 방법을 도면을 참조하여 설명한다. 도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 패키지 제조방법을 공정순서대로 도시한 단면도이다. 도 3a 및 도 3c는 반도체 칩(110) 및 베이스 기판(120)의 상면이 아래로 향한 상태를 도시한 것이다.
도 3a 내지 도 3f에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 패키지를 제조하는 방법은 금속재질로 형성된 베이스 기판(120)에 적어도 하나 이상의 수용홀(121)을 형성하는 기판성형단계(S11), 수용홀(121)에 반도체 칩(110)을 실장하는 반도체 칩(110) 실장단계(S12)를 포함한다.
그리고, 베이스기판의 하면, 수용홀(121)의 내측면, 반도체 칩(110)의 각 측면과 하면에 중간층(130)을 형성하는 중간층(130) 형성단계(S13), 수용홀(121)의 내측면과 반도체 칩(110) 사이의 이격공간 및 베이스 기판(120)의 하면과 반도체 칩(110)의 하면을 커버하도록 방열부재(140)를 형성하는 방열부재(140) 형성단계(S14)를 더 포함한다.
그리고, 베이스 기판(120)과 반도체 칩(110)의 상면에 절연층(150)을 형성하는 절연층(150) 형성단계(S15), 절연층(150) 상면에 형성되며, 반도체 칩(110)의 전극패드(111)에 전기적으로 연결되도록 적어도 하나 이상의 전극패턴(160)을 형성하는 전극패턴(160) 형성단계(S16)를 더 포함한다.
그리고, 솔더 재질의 방열부재(140)를 리플로우(Reflow) 하는 리플로우 단계(S17)를 더 포함한다. 리플로우 단계(S17)는 전극패턴(160) 형성단계(S16)의 다음에 반도체 칩(110)과 히트싱크(180)를 결합하는 과정에서 수행될 수 있으며, 또는, 방열부재(140) 형성단계(S14) 다음에 수행될 수 있다.
먼저, 도 3a에 도시된 바와 같이, 기판성형단계(S11)에서, 금속 재질로 형성된 베이스 기판(120)을 준비하고, 베이스 기판(120)에 반도체 칩(110)의 형상에 대응하는 수용홀(121)을 적어도 하나 이상 형성한다.
구리(Cu), 알루미늄(Al) 등의 금속으로 이루어진 베이스 기판(120)의 경우, 수용홀(121)은 기계(Mechanical) 또는 레이저 드릴링(laser drilling) 또는 반응성 이온 식각(Reactive Ion Etching, RIE) 등의 공정에 의해 형성될 수 있다.
다음으로, 수용홀(121)이 형성된 베이스 기판(120)의 상면에 캐리어 시트(190)를 결합한다. 캐리어 시트(190)는 반도체 칩(110) 실장단계(S12)에서 베이스 기판(120)과 반도체 칩(110)이 서로 이격되어 있으므로, 반도체 칩(110)과 베이스 기판(120)의 위치를 고정시키기 위해 사용된다.
구체적으로, 캐리어 시트(190)는 반도체 칩(110)의 상면과 베이스 기판(120)의 상면이 동일선상에 위치하도록 반도체 칩(110)과 베이스 기판(120)을 고정한다. 캐리어 시트(190)는 접착성을 가질 수 있다.
그리고, 도 3a에 도시된 바와 같이, 반도체 칩(110) 실장단계(S12)에서, 반도체 칩(110)의 전극패드(111)가 형성된 상면(frontside face)이 아래쪽으로 향하도록 반도체 칩(110)을 수용홀(121)에 삽입한다. 이때, 반도체 패키지의 설계에 따라, 반도체 칩(110)의 상면이 위로 향하도록 실장될 수도 있다.
다음으로, 도 3b에 도시된 바와 같이, 중간층(130) 형성단계(S13)에서, 베이스기판의 하면, 수용홀(121)의 내측면, 반도체 칩(110)의 각 측면과 하면에 중간층(130)을 형성한다.
도 3b에 도시된 바와 같이, 중간층(130)은 반도체 칩(110)의 각 측면과 하면, 수용홀(121)의 내측면, 베이스 기판(120)의 하면에 형성된다. 먼저, 반도체 칩(110)에 중간층(130)의 결합력을 강화시키기 위하여 시드층을 형성하고, 열전도율 향상을 위한 구리층을 형성하고, 솔더 디퓨전 배리어 층을 형성하고, 젖음성 향상을 위한 박막층을 형성하여, 중간층(130)을 형성할 수 있다.
중간층(130)은 전해도금 또는 무전해도금 등의 방법으로 형성될 수 있으며, 본 실시예로 한정되지 않고, 상술한 층(layer) 이외에 추가적인 층(layer)을 더 포함할 수 있으며, 그 순서도 변경될 수 있다.
다음으로, 도 3c에 도시된 바와 같이, 방열부재(140) 형성단계(S14)에서, 수용홀(121)의 내측면과 상기 반도체 칩(110) 사이의 이격공간에 방열부재(140)가 형성되고, 베이스 기판(120)의 하면과 반도체 칩(110)의 하면을 커버하도록 방열부재(140)를 형성한다.
방열부재(140)는 주석(Sn) 또는 솔더(SnAg, Sn-Ag-Cu 등), 솔더페이스트 등으로 형성될 수 있다. 솔더 재질의 방열부재(140)는 전기도금 또는 스크린 프린팅(screen printing) 등의 방법으로 형성될 수 있다.
그러나 방열부재(140)의 재질은 본 실시예로 제한되지 않으며, 베이스 기판(120)과 방열부재(140)는 서로 다른 재질로 형성될 수도 있다.
방열부재(140) 형성단계(S14)가 수행됨에 따라, 방열부재(140)는 반도체 칩(110)의 각 측면과 수용홀(121)의 내측면 사이에 충진되고, 베이스 기판(120)의 하면과 반도체 칩(110)의 하면을 덮도록 형성되어, 반도체 칩(110)의 각 측면 및 하면을 밀봉하도록 형성된다.
베이스 기판(120)의 하면과 반도체 칩(110)의 하면에 형성되는 방열부재(140)는 반도체 패키지와 히트싱크(180)와의 결합에 필요한 정도의 최소한의 두께로 형성됨이 바람직하다.
방열부재(140) 형성 후에, 방열부재(140)에 의해 베이스 기판(120)과 반도체 칩(110)이 고정되었으므로, 캐리어 시트(190)를 제거한다. 그리고, 베이스 기판(120) 및 반도체 칩(110)을 상면이 위로 향하게 뒤집는다. 이는 절연층(150)과 전극패턴(160)의 형성을 쉽게 하기 위함이다.
다음으로, 도 3d에 도시된 바와 같이, 절연층(150) 형성단계(S15)에서, 베이스 기판(120)과 반도체 칩(110)의 상면에 절연층(150)을 형성한다. 절연층(150)은 베이스 기판(120) 상에 추가적으로 구비될 수 있는 수동소자 등으로부터 반도체 칩(110) 및 베이스 기판(120)을 절연한다.
절연층(150)이 형성된 후, 절연층(150)에 비아홀을 형성한다. 비아홀은 반도체 칩(110)의 전극패드(111)로 통하는 경로를 제공한다. 비아홀 형성과정에서 포토리소그래피(Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조공정을 사용할 수 있다.
다음으로, 도 3d에 도시된 바와 같이, 전극패턴(160) 형성단계(S16)에서, 절연층(150) 상면에 형성되고, 반도체 칩(110)의 전극패드(111)에 전기적으로 연결되도록 적어도 하나 이상의 전극패턴(160)을 형성한다.
전극패턴(160)은 절연층(150)에 형성된 비아홀을 통해 반도체 칩(110)의 전극패드(111)와 전기적으로 연결되도록 형성된다. 전극패턴(160)은 금속층을 증착한 다음, 포토리소그래피(Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조공정을 사용하여 형성할 수 있다.
다음으로, 도 3e에 도시된 바와 같이, 리플로우 단계(S17)에서, 솔더 재질의 방열부재(140)를 리플로우(Reflow) 한다.
리플로우 단계(S17)는 도 3e에 도시된 바와 같이, 반도체 패키지와 히트싱크(180)를 결합하기 위한 리플로우 공정에서 함께 수행된다. 즉, 최종적으로 반도체 패키지를 히트싱크(180)에 결합하기 위하여 수행되는 리플로우 공정을 통해, 솔더로 형성된 방열부재(140)의 후면을 평탄화하는 추가적인 효과를 얻는 것이다.
본 실시예에서 반도체 패키지가 히트싱크(180)에 결합되는 것을 기본으로 설명하였으나, 히트싱크(180) 이외에 PCB 기판 등과 결합하는 경우에도 동일하게 적용됨을 밝혀둔다.
구체적으로, 리플로우 단계(S17)에서, 방열부재(140)의 후면을 히트싱크(180)의 상면에 접촉시키고 일정 온도로 가열하면서 반도체 패키지를 히트싱크(180) 방향으로 가압하면, 도 3e에 도시된 바와 같이, 방열부재(140)의 후면이 균일하게 평탄화되며 히트싱크(180)에 결합된다.
방열부재(140)를 금속 재료(구리(Cu) 등)를 전기도금의 방법으로 형성한 경우, 전계의 집중에 따라 도금표면의 요철이 형성되는 전기도금의 특성상, 반도체 칩(110)과 수용홀(121) 사이에 공극(Void)이 형성될 수 있으며, 공극은 열전도율을 하락시키는 원인이 된다.
그러나, 방열부재(140)를 솔더로 형성하고 리플로우 단계(S17)를 수행하는 경우, 반도체 칩(110)과 수용홀(121) 사이에 형성될 수 있는 공극(Void)에 용융된 솔더가 충진됨으로써, 공극(Void)이 제거되고, 반도체 칩(110)의 열을 베이스 기판(120) 방향으로 더 효과적으로 방출할 수 있다.
또한, 방열부재(140)를 솔더 재질로 형성하고, 리플로우 단계(S17)를 수행함에 따라, 화학기계적 연마공정(CMP)을 수행하여 방열부재(140)의 후면을 평탄화하는 단계를 생략하여, 공정을 단순화할 수 있다.
본 발명의 일실시예에 따른 반도체 패키지의 다른 제조방법은 리플로우 단계(S17)를 실시하는 순서가 상이하다. 상술한 기판성형단계(S11) 내지 방열부재 형성단계(S14)는 동일하게 수행된다.
도 3f에 도시된 바와 같이, 리플로우 단계(S17)는 상술한 방열부재(140) 형성단계(S14)의 다음에 수행될 수 있다. 이는 절연층(150) 및 전극패턴(160) 형성의 편의를 위하여, 방열부재(140)의 후면을 리플로우 공정을 통해 평탄화하는 것이다.
즉, 방열부재(140) 형성단계(S14)가 종료된 후, 방열부재(140)가 위로 향한 상태에서 열을 가하면 솔더 재질의 방열부재(140)가 용융된다. 용융된 방열부재(140)는 반도체 칩(110)과 수용홀(121) 사이에 존재할 수 있는 공극(Void)을 충진하여 반도체 패키지의 방열효율을 향상시키게 된다.
또한, 베이스 기판(120)의 하면 및 반도체 기판의 하면에 형성된 방열부재(140)의 요철은, 솔더가 용융되어 액체로 변함에 따라 표면장력에 의해 평탄화된다. 즉, 방열부재에 솔더의 용융점 이상의 열을 가함으로써, 용융된 솔더의 표면장력을 이용하여 방열부재의 후면이 평탄화된다.
따라서 리플로우 단계(S17)를 거쳐 방열부재(140) 후면이 평탄화되므로, 방열부재(140)의 후면을 평탄화하기 위한 화학기계적 연마공정(CMP)을 생략하여 공정을 단순화할 수 있다.
다음으로, 도 3g에 도시된 바와 같이, 상술한 절연층 및 전극패턴 형성단계(S15)가 수행된다.
이상으로, 본 발명의 일실시예에 따른 반도체 패키지의 제조방법과, 다른 제조방법을 설명하였다. 이하, 본 발명의 일실시예에 따른 반도체 패키지의 제조방법과, 다른 제조방법을 종래의 반도체 패키지와 비교한다.
종래의 반도체 패키지는 방열효율을 높이기 위하여 반도체 패키지의 하부에 금속으로 형성된 방열층(4)을 포함한다. 전기도금 등의 방법으로 형성된 방열층(4)은 도 1의 (a)에 도시된 바와 같이, 하면이 평탄하지 않고 불규칙한 높낮이를 갖는다. 따라서, 화학기계적 연마공정(CMP)을 통해, 도 1의 (b)에 도시된 바와 같이, 방열층(4)의 하면을 균일하게 평탄화하는 공정이 필수적으로 요구되었다.
화학기계적 연마공정(CMP)은 연마된 표면에 연마제가 포함된 슬러리(slurry)가 잔류되어 반도체 패키지와 히트싱크(180)의 밀착을 방해하거나, 연마된 표면을 세정하기 위해 세정 화합물로 세정하는 공정이 추가적으로 요구되는 등의 문제가 있다.
그러나, 본 발명의 일실시예에 따른 반도체 패키지 제조방법 및 다른 제조방법은 리플로우 단계(S17)를 수행함으로써, 화학기계적 연마공정(CMP)을 생략할 수 있다. 또한, 리플로우 단계(S17)를 반도체 패키지와 히트싱크(180)의 최종 결합단계에서 수행되는 리플로우 공정과 함께 수행하는 경우, 공정을 더 간소화할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
2: 실리콘 베이스 기판 3: 접합층
4: 방열층 110: 반도체 칩
111: 전극패드 120: 베이스 기판
121: 수용홀 130: 중간층
140: 방열부재 150: 절연층
160: 전극패턴 170: 구리층
180: 히트싱크 190: 캐리어 시트

Claims (9)

  1. 적어도 하나 이상의 수용홀을 포함하며, 금속재질로 형성되는 베이스 기판;
    상기 수용홀에 실장되는 적어도 하나 이상의 반도체 칩;
    상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 충진되고, 상기 반도체 칩의 후면 및 상기 베이스 기판의 후면을 커버하도록 형성되며, 후면이 균일하게 평탄화된 방열부재; 및
    상기 반도체 칩과 상기 방열부재의 사이, 상기 베이스 기판과 상기 방열부재의 사이에 형성되어, 상기 방열부재의 확산을 방지하는 중간층을 포함하며,
    상기 방열부재는
    450℃ 이하의 용융점을 갖는 재질인 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 중간층은
    Ti, Ti-N, Ti-W, Ni, Cr 중 어느 하나로 이루어지는 솔더 디퓨전 배리어를 포함하는 반도체 패키지.
  3. 청구항 2에 있어서,
    상기 베이스 기판과 상기 반도체 칩의 상면에 형성되는 절연층;
    상기 절연층 상면에 형성되며, 상기 반도체 칩의 전극패드에 전기적으로 연결되도록 형성되는 적어도 하나 이상의 전극패턴을 더 포함하며,
    상기 방열부재는
    솔더 재질로 형성되는 반도체 패키지.
  4. 금속재질로 형성된 베이스 기판에 적어도 하나 이상의 수용홀을 형성하는 기판성형단계;
    상기 수용홀에 반도체 칩을 실장하는 반도체 칩 실장단계;
    상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 충진되고, 반도체 칩의 하면, 및 베이스 기판의 하면을 커버하도록 방열부재를 형성하는 방열부재 형성단계; 및
    상기 방열부재의 후면이 평탄화되도록, 상기 방열부재에, 상기 방열부재의 용융점 이상의 온도를 가하는 리플로우 단계를 포함하는 반도체 패키지 제조방법.
  5. 청구항 4에 있어서,
    상기 리플로우 단계는
    상기 방열부재에, 상기 방열부재의 용융점 이상의 열을 가하면서 히트싱크에 가압하여 결합함으로써, 상기 방열부재의 후면을 평탄화하는 반도체 패키지 제조방법.
  6. 청구항 4에 있어서,
    상기 리플로우 단계는
    상기 방열부재 형성단계 후에, 상기 방열부재에, 상기 방열부재의 용융점 이상의 열을 가함으로써, 용융된 방열부재의 표면장력을 이용하여 상기 방열부재의 후면을 평탄화하는 반도체 패키지 제조방법.
  7. 청구항 5에 있어서,
    상기 방열부재 형성단계 이전에, 상기 베이스기판의 하면, 상기 수용홀의 내측면, 상기 반도체 칩의 각 측면과 하면에 중간층을 형성하는 중간층 형성단계를 더 포함하는 반도체 패키지 제조방법.
  8. 청구항 4에 있어서,
    상기 리플로우 단계는
    반도체 패키지와 히트싱크를 최종 결합하는 단계에서 수행되는 리플로우 공정과 함께 수행되는 반도체 패키지 제조방법.
  9. 청구항 7에 있어서,
    상기 방열부재 형성단계와 상기 리플로우 단계 사이에, 상기 반도체 칩의 상면과 상기 베이스 기판의 상면에 절연층을 형성하고, 상기 절연층 상에 상기 반도체 칩의 전극패턴에 전기적으로 연결되는 전극패턴을 형성하는 단계를 더 포함하는 반도체 패키지 제조방법.
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