JP2010283349A - 熱的および電気的伝導のパッケージのふたを含む集積回路パッケージ - Google Patents
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Abstract
【課題】パッケージの熱抵抗を低減する手段を提供する。
【解決手段】集積回路パッケージ10は、熱的および電気的伝導パッケージのふた15を含む。パッケージのふたは、パワー面、グランド面、又は、集積回路の信号ルートに接続された電気伝導パッド23と電気的に通信される。電気伝導パッケージのふたは、電気接続を電力または電気信号に提供でき、または、電気的グランドとして役立ちうる。ある形態では、パッケージのふたは、熱的及び電気的に伝導性の材料からなる。他の実施形態では、パッケージのふたは、金属または他の導電材料の層を備えた少なくとも一つの表面に被覆された電気的絶縁基板を含み得る。伝導層は、電気的グランド、基準電圧、または、少なくとも1つの電気伝導バイアによる信号ペイに電気的につなぐことができる。
【選択図】図1
【解決手段】集積回路パッケージ10は、熱的および電気的伝導パッケージのふた15を含む。パッケージのふたは、パワー面、グランド面、又は、集積回路の信号ルートに接続された電気伝導パッド23と電気的に通信される。電気伝導パッケージのふたは、電気接続を電力または電気信号に提供でき、または、電気的グランドとして役立ちうる。ある形態では、パッケージのふたは、熱的及び電気的に伝導性の材料からなる。他の実施形態では、パッケージのふたは、金属または他の導電材料の層を備えた少なくとも一つの表面に被覆された電気的絶縁基板を含み得る。伝導層は、電気的グランド、基準電圧、または、少なくとも1つの電気伝導バイアによる信号ペイに電気的につなぐことができる。
【選択図】図1
Description
[0001] 本開示は、集積回路パッケージングに関する。
[0002] 集積回路(IC)は、熱を生成する。過剰な動作温度を予防するのを助けるために、ICを収容するICパッケージを包含する熱経路により熱を消失させることができる。航空電子工学またはスペース・アプリケーションで使用されるパッケージは、パッケージの一番下からプリント配線板(PWB)内への伝導によって冷やされるのが典型である。
[0003] 多くの高いピンカウント(pincount)ICパッケージは、PWBに電気的に接続するためのパッケージの一番下の上でピンまたはボールを使用し、PWBに完全な底面接触を有する周辺部有鉛のパッケージと比較して、パッケージとPWBとの間の熱抵抗を増やす。さらに、PWBの複雑さが増加するにつれて、PWBの層の数は増加し、ICパッケージからの熱は、PWBの端へ導かれる前に、多数の層(しばしばバイアを介して)に伝えられ、それは更にこの伝導経路の熱抵抗を増大させる。これらの課題を軽減するために、新生のハードウェア設計は、ヒートシンク、熱パイプ、冷却プレートまたは他の熱伝導構造を介してパッケージの上部から熱を取り除くことを試みる。
[0004] 航空電子工学またはスペース・アプリケーションで使用される標準の密封した密封セラミック・パッケージは、ICからパッケージの上部側面まで、高い熱抵抗または貧しい熱伝導経路を有する。大きいエアギャップもまた、ICおよび蓋の間に存在し、更に熱伝導を妨げる。一般的には、パッケージの上部への唯一の伝導経路は、蓋にわたって横向きであり、蓋に対するパッケージを横向きに通過する。
[0005] 全体的に、本開示は電気的および熱的伝導のパッケージのふたを含む集積回路(IC)パッケージを目的とする。ここに記載するある実施形態では、パッケージのふたは、直接または間接的に電気的にICの導電部分に接続している。導電部分は、信号ルート、パワー平面またはICの接地平面に電気的に接続される。ある実施形態では、パッケージのふたは、パワーまたはアース電位に対して追加的な電気接続を提供し、または、ICからの出力信号またはICへの入力信号を提供する。ある実施形態では、パッケージのふたは、例えば、アルミニウム炭化ケイ素(AlSiC)、銅タングステン(CuW)、銅モリブデン(CuMo)等を含む。
[0006] ある実施形態では、パッケージのふたは、金属または他の導電材料の層を備えた少なくとも一つの表面に被覆された実質的に電気的に絶縁の基板を含む。少なくとも一つの導電層は、パッケージのふたにおいて、少なくとも電気伝導バイアによって、基準電圧または信号ルートに電気的に接続される。少なくとも一つの電気伝導バイアは、パッケージ・ベースの導管通路を介して、少なくとも1つの電気伝導バイアをプリント配線基板に接続するパッケージリードを介して、又は、実質的な電気的絶縁基板の第2の表面上の金属層を介して、基準電圧または信号ルートに接続される。少なくとも一つの伝導層は、グランド電位、パワー電位、または、電気信号に関する追加のコンタクトを提供できる。
[0007] ある態様では、本開示は、パッケージ・ベースと、パッケージ・ベースに取り付けられたICと、電気的および熱的伝導パッケージのふたとを包含するシステムに関する。ICは、パッケージのふたに電気的に接続される導電層が設けられる。電気的および熱的伝導パッケージのふたはまた、ICとの熱的に伝達する。
[0008] 別の態様では、本開示はパッケージ・ベースを含むシステム、及び、パッケージ・ベースに取り付けられたICに関する。ICは、伝導層およびパッシベーション層を包含し、該パッシベーション層は、複数の伝導部分を画定するように伝導層を露出させる開口部を画定する。システムは更に、表面を確定する実質的に電気的に非伝導な基板からなるパッケージのふたと、基板の表面に適用された金属層と、電気伝導面と、金属層及び電気伝導面を電気的に接続する電気伝導バイアとを包含する。本開示のこの態様によれば、第1のメタル層は、ICの電気的伝導部分のうちの少なくとも1つに接続される。
[0009] 別の態様では、本開示は、複数の伝導部分を画定するためにICのパッシベーション層に複数の開口部を形成するステップと、パッケージ・ベースにICを取り付けるステップと、伝導部分のうちの少なくとも1つの上に電気的および熱的伝導性のインタフェース材料を適用するステップと、ICの上に電気的および熱的伝導パッケージのふたを配置するステップとを有する方法に関する。開示のこの態様によれば、パッケージのふたの第1の部分は、インタフェース材料を接触させ、パッケージのふたの第2の部分はパッケージ・ベースを接触させる。
[0010] 開示の一つ以上の実施形態の詳細は、添付の図面および下記の説明に記載される。
[0023] 一般的に、本開示は電気的および熱的伝導パッケージのふたを含む集積回路(IC)パッケージに関する。パッケージのふたは、接続されるか、または、信号ルート、接地平面またはICのパワー面と一体となるICの伝導部分(本願明細書において、伝導性パッドとも称する)に直接または(例えば、インタフェース材料を介して)間接的に電気的に接続される。ICとパッケージのふたとの間の電気的な通信は、パッケージのふたが、電力、電気信号または電気アースに関して更なる入力または出力接続を提供することを可能にする。いくつかの実施形態では、例えば、パッケージのふたは、少なくとも一つのアルミニウム炭化ケイ素(AlSiC)、銅タングステン(CuW)、銅モリブデン(CuMo)等を含む。
[0024] ある実施形態では、パッケージのふたは、電気的および熱的伝導性の材料の単一の層を含む。他の実施形態では、パッケージのふたは、他の層より電気伝導性が高い少なくとも一つの層を含む多層構造である。例えば、パッケージのふたは、金属または他の導電材料を備えた少なくとも一つの表面におおわれてた実質的に電気的に絶縁のセラミック基板を含むことができる。導電コーティングは、ICパッケージのふた又はベースにおいて、少なくとも1つのビアによって、電気的グランドまたは電源または電気信号ルートに電気的に接続され、電気信号、電力、または、電気的グランドに関する追加の接続を提供しうる。
[0025] 図1は、実施形態におけるICパッケージ10を例示する。ICパッケージ10は、パッケージ・ベース12aと、電気的および熱的伝導パッケージのふた14aとを含む。パッケージ・ベース12aは、ハウジングIC 16aに関するキャビティを画定する。組み立ての際に、パッケージのふた14aは、実質的にIC 16aをキャビティに入れるためにキャビティをカバーする。IC 16aは、例えば、接着剤18の層によってパッケージ・ベース12aに接着し、または、取り付けられうる。図1に示される実施形態では、IC 16aは、パッケージ・ベース12aの底面13に取り付けられる。更に、図1で例示される実施形態では、IC 16aは、複数の導線20を介してパッケージ・ベース12aに結合される導線である。しかし、他の実施形態では、IC 16aは、パッケージ・ベース12a内で他の構成を有することができる。例えば、IC 16aは、フェースダウンに向けられ(図5参照)、IC 16aの下方に向けられた面に電気的接触を介してパッケージ・ベース12aに電気的に接続されたフリップ・チップであってよい。
[0026] 導線20は、パッケージ・ベース12a上で伝導性パッドおよび/またはトレース34に対して、IC 16a上に伝導性パッド22を電気的に接続し、IC 16aとパッケージ・ベース12aとの間に電気的な通信を提供し、最終的に、ICパッケージ10が電気的に接続されるプリント配線基板(PWB)38との間に電気的な通信を提供する。伝導性パッド22は、IC 16aの範囲内の回路またはIC 16aの接地平面に電気的につながってよい。伝導性パッド22は、下に横たわる導電層をさらし、別々の伝導性パッド22を確定するために、エッチングするかまたは、さもなければIC 16aの頂部表面17からパッシベーション層を取り除くことにより形成されることができる。例えば、パッシベーション層は、窒化ケイ素(SiNx)、二酸化ケイ素(SiO2)、ポリイミド、若しくは、他の酸化物又はナイトライドを含むことができる。ある実施形態では、パッシベーション層は、多孔性酸化物から成ることができる。
[0027] 図2Aおよび2Bに示すように、IC 16aは、IC 16aの周辺部の近位に配置された複数の伝導性パッド22を含んでよい。図2Aおよび2Bに示される実施形態では、伝導性パッド22は、IC 16aの外側の周辺部周辺に配置される。いくつかの実施形態では、伝導性パッド22のそれぞれのものは、IC 16aの回路内で異なる回路接続ポイントまたは異なる回路につながることができるけれども、2つ以上の伝導性パッド22は、共通の接続ポイントにつながることができる。
[0028] 回路配線34は、はんだボール32に電気的に接続され、ICパッケージ10をPWB 38に電気的に接続するのに用いることができる。他の実施形態では、ICパッケージ10とPWB 38との間の電気的結合部材は、パッケージ・ベース12aの底面に沿って配置された複数のピン、パッケージ・ベース12aの底面に沿って配置されている複数のはんだ柱、または、パッケージ・ベース12aの周辺部周辺で複数のパッケージ・リード(図3参照)を介して作られうる。
[0029] IC 16aは、その回路の作動中、熱を生成しうる。ある実施形態では、IC 16aによって生成された熱の少なくとも一部は、接着剤18を介して、パッケージ・ベース12a内に伝えられ得る。パッケージ・ベース12aへ移動される一部の熱は、PWB 38へ伝えられ、他の部分は材料30を封止することによってパッケージのふた14aへ伝えられることができる。
[0030] 加えて、IC 16aによって発生する熱の少なくとも一部は、IC 16aからIC 16aの頂部表面17を通って、インターフェース材料26を通って、インタフェース材料26によって、によって、そして、パッケージのふた14aのメサ部分28に導かれ得る。パッケージのふた14aは、IC 16aとICパッケージ10の上部側との間に比較的低い抵抗の熱伝導経路を提供する。パッケージのふた14aおよびIC 16aの相対的なサイズは、パッケージのふた14aが、z軸方向(例えば、IC 16aの頂部表面17と実質的に直角をなす方向の)に熱を伝導させる熱分散部材として作用し、x軸およびy軸方向(例えば、IC 16aの頂部表面17と実質的に平行方向)も同様である。このような方法で、熱伝導パッケージのふた14aは、蓋14aの頂部表面15の少なくとも一部の上で、IC 16aによって生成された熱を引き拡散する。図1の説明の容易さのため、x-z軸の直角を図1に示する。ある実施形態では、外部ヒートシンクまたは冷却プレートは、熱伝導によってIC 16aから熱を放散させる際に援助するために蓋14aとIC 16aとの間の温度差を維持するようにパッケージのふた14aの頂部表面15に連結される。
[0031]「頂部側伝導冷却を備えた集積回路パッケージ(INTEGRATED CIRCUIT PACKAGE WITH TOP-SIDE CONDUCTION COOLING)」と題して2007年3月23日に米国で出願されJensen等に共同で譲受された米国特許出願公開No.2008/0272482に記載されているように、パッケージ・ベース12aまたはパッケージのふた14aの厚さを増やすことは(厚さは図1のz軸方向に沿って実質的に測定される)、熱伝導を改善するパッケージ・ベース12aおよび蓋14aを介して熱伝導経路の断面を増加させるのを助ける。
[0032] パッケージ・ベース12aおよびパッケージのふた14aの一方または両方が、IC 16aによって生成された熱を放散させるために用いることができるので、ベース12aまたは蓋14aの少なくとも一つは、比較的高い熱伝導率を有する材料から成ることができる。ある実施形態では、パッケージのふた14aは、IC 16aによって、パッケージ・ベース12aより多く発生する熱を放散させるように構成される。このように、いくつかの実施形態では、パッケージのふた14aは、パッケージ・ベース12aより高い熱伝導率を有する材料から成る。このような方法で、IC 16aの頂部表面17を介して、そしてパッケージのふた14aを含む熱伝導経路は、IC 16aの底面を介した熱伝導経路より低抵抗であってよい。
[0033] 熱伝導であることに加えて、パッケージのふた14aは、電気伝導でもよく、そして、直接(例えば、直接的な電気的接点を介する)、または、間接的(例えば、電気伝導インタフェース材料を介する)のいずれかの態様でIC 16aに電気的に接続される。図1および2Aに示される実施形態では、パッケージのふた14aは、中央伝導性パッド23に電気的に接続され、IC 16a.の外側の周辺部周辺に配置される伝導性パッド22から間隔を隔てている。しかし、ある実施形態では、パッケージのふた14aは、一つ以上の伝導性パッド22に電気的に接続されることができる。
[0034] 電気接続は、パッケージ・ベース12aの伝道トレース34と中央伝導性パッド23との間に作られる必要は無く、それにより、伝導性パッド23をIC 16aの外側の周辺部周辺から離れて配置することができ、更に、IC 16aの外側の周辺部周辺にある伝導性パッド22のセットの間に作られる必要はない。パッケージのふた14aは、IC 16aの頂部側から中央伝導性パッド23を電気的ににつげ、その結果、中央伝導性パッド23の比較的中心位置が、中央伝導性パッド23に電気的結合部材を作る能力を妨げない。中央伝導性パッド23は、IC 16aの導電層をさらすために、エッチングするかまたはさもなければ、頂部表面17からパッシベーション層の一部を取り除くことによって、IC 16aの頂部表面17に画定され得る。
[0035] 伝導性パッド22に加えて、IC 16aのパッシベーション層に画定される中央伝導性パッド23は、IC 16aに対して利用できる電気接続の数を増やす。既存のICパッケージでは、少なくともいくつかの伝導性パッド22(例えば、10%乃至25%までの伝導性パッド22)は、接地点にIC 16aの回路を電気的に接続する。図1に示す実施形態では、パッケージのふた14aは、IC 16aのグランドでありえる。パッケージのふた14aが、伝導性パッド22から間隔が隔てられた中央伝導性パッド23に電気的につながるように構成されるので、グランドとしてのパッケージのふた14aの使用は、IC 16aの回路をグランドに接続するためにいくつかの伝導性パッド22を用いる必要性を減らすことができる。IC 16a上の伝導性パッド22の数が、伝導性パッド22の各々が形成されることができる最小限のサイズおよびIC 16aの外側の周辺部のサイズによって制限され得るので、上に向かう伝導性パッド22を自由にすることは特に望ましい。
[0036] 伝導性パッド22は、IC 16aに関する信号入出力経路を提供する。したがって、電気伝導材料から成るパッケージのふた14aによって、伝導性パッド22および導線20のより大きな数が、IC 16aに入力される信号およびIC 16aからの出力を提供できる。この方法では、電気伝導パッケージのふた14aは、IC 16aをグランドに接続するのに通常用いられる伝導性パッド22を解くことによって、IC 16a信号入出力能力を増やす。IC 16a信号入出力能力を増やすことは、IC 16aの機能性を増やすのを助けることができる。
[0037] 電気的に伝導性であり、IC 16aのグランドとして作用するパッケージのふた14aはまた、IC 16aの回路のためのグランド接続への経路の抵抗を減少させることができる。一つ以上の伝導性パッド22が接地点に電気的にIC 16aの回路を接続する実施形態では、電気接続はそれぞれの伝導性パッド22からそれぞれの回路配線34まで横断でき、次いで、パッケージ・ベース12aを介してPWB 38に電気的に接続している。
[0038] パッケージのふた14aが、グランドとして作用するようないくつかの実施形態では、中央伝導性パッド23は、IC 16aの接地平面につながることができるか、または、IC 16aの接地平面から成ることができる。パッケージのふた14aは次いで、熱的および電気的伝導性の材料を含むインタフェース材料26を介して中央伝導性パッド23と電気通信の状態にあり。ある実施形態では、インタフェース材料26は、IC 16aからパッケージのふた14aへの熱伝導を改善するのを助ける。他の実施形態では、中央伝導性パッド23は、電動平面または信号ルートにつながることができるか、または成ることができ、パッケージのふた14aは、電動平面または信号ルートに、および/または、から電力または電気信号を伝達するのに用いることができる。
[0039] ある実施形態では、単一の中央伝導性パッド23の代わりに、IC 16aは、IC 16aの頂部表面17のアレイに配置される少なくとも2つの中央伝導性パッドを含むことができる。図2Bに図示したように、複数の中央伝導性パッド24は、伝導性パッド22の間に配置される伝導性パッドのアレイ25を画定することができ、それは頂部表面17の外側の周辺部周辺に配置される。伝導性パッド24のアレイ25は、IC 16aの頂部表面17の中央に実質的に配置され、伝導性パッド22の間は、接地平面、電動平面または信号ルートに電気接続に提供するのに用いられてもよい。ある実施形態では、中央伝導性パッド24の各々は、別々の接地平面、パワー平面または信号平面につながる。他の実施形態では、アレイ25の中央伝導性パッド24のうちの少なくとも2つは、共通の接地平面、パワー平面または信号平面につながってもよい。複数の別々の中央伝導性パッド24の使用は、それぞれの伝導性パッド22または中央伝導性パッド24の間のIC 16aの導電層の電気接続のルーティングを容易にすることができる。ある実施形態では、伝導性パッド25のアレイの各々の伝導性パッド24は、図2Aに示される中央伝導性パッド23より小さい領域を有する。
[0040] 図1に示すように、パッケージのふた14aは、IC 16aの頂部表面17の方へパッケージのふた14aのベースから伸びるメサ部28を含むように形成されることができる。メサ部28は、IC 16aをパッケージのふた14aに電気的に接続し、同様に、IC 16aから蓋14aの改良された熱伝導経路を提供する。メサ部28は、IC 16aの幅W2より小さい幅W1を有する。より具体的には、メサ部28は、互いに実質的に反対側に配置された伝導性パッド22の間で定められる内側幅W3より小さい幅W1を有することができる。このような方法で、パッケージのふた14aと伝導性パッド22との間の直接的な電気的接点は、かなり予防されることができる。幅W1、W2およびW3は、蓋14aの頂部表面15と実質的に平行の方向において、測定される。ある実施形態では、メサ部28の幅W1は、パッケージのふた14aとIC 16と間の接触領域を増やし、かつ、IC 16aとメサ部28と間の熱伝導を増やすために、接触伝導性パッド22または導線20なしででの可能性と同じくらい大きい。
[0041] 図1に図示したような実施形態では、ギャップは、IC 16aとメサ部28の頂部表面17との間に残り得る。ギャップは、少なくとも部分的にインタフェース材料26で満たされることができる。インタフェース材料26は、伝導性パッド22または導線20と接触しないように蓋14aとIC 16aの間で配置されていてもよい。
[0042] インタフェース材料26は、低モジュラスで容易に変形する、高い熱伝導率を有する電気伝導材料を含む。例えば、この種の材料はゲル、ペースト、若しくは、金属又はセラミック粉末または粒子のような熱的および電気的伝導性の粒子で満たされたプレフォーム(例えばテープ)の形態のポリマーからなってよい。例えば、インタフェース材料26は、銀で満たされたエポキシ等を含むことができる。これらの材料を利用することは、パッケージのふた14aのメサ部分28に対するIC 16aからの熱の伝導を改善することができ、IC 16aから離れた優先熱伝導経路を提供できる。
[0043] 上記の通りに、パッケージのふた14aは、電気的および熱的伝導性の材料から成ることができる。かかるの材料は、アルミニウム炭化ケイ素(AlSiC)、銅タングステン(CuW)、銅モリブデン(CuMo)、等を含むが、これに限定されるものではない。一般に、パッケージのふた14aは、ほぼ50ワット/meter-Kelvin(W/mK)を超える熱伝導率を有する電気伝導材料から成ることができる。ある実施形態では、パッケージのふた14aは、約150W/mKよりも大きな熱伝導率を有する電気伝導材料から成ることができる。例えば、AlSiCは伝導率が約170W/mK乃至約200W/mKであり、CuWの伝導率は約170W/mK乃至約180W/mKであり、CuMoの伝導率は、約160W/mK乃至約170W/mKである。
[0044] パッケージのふた14aを形成する材料を選ぶ際の他の重要な点は、材料の熱膨張係数(CTE)である。ある実施形態では、パッケージのふた14aは、パッケージ・ベース12aに取り付けられ、密封したICパッケージ10を形成するために材料30で封止され得る。例えば、封止材料30は、金スズ(AuSn)、金ゲルマニウム(AuGe)、スズ鉛(SnPb)、金属で満たされたガラスまたは、鉛フリーはんだ(例えば、スズ銀−銅合金)を含み得る。封止材料30は、密封したパッケージを形成するためにベース12aに蓋14aを封止できる。あるいは、密封に近い、または、非密封パッケージは、ポリマー接着剤を含む封止材料30により画定され得る。接着剤は、銀、金、AlN、SiCまたはダイヤモンドのような熱的および/または電気的伝導性の粒子で満たされ得る。封止材料30は、熱伝導性でよく、それによりパッケージ・ベース12aとパッケージのふた14aとの間に熱を流すことができる。
[0045]
蓋14aおよびベース12aのCTEが実質的に同様でない場合、パッケージのふた14aおよびパッケージ・ベース12aの加熱および冷却中、封止材料30は、実質的にパッケージのふた14aとパッケージ・ベース12aとの間の相対的な運動を防止し、その結果、封止材料30、ベース12aおよび/またはパッケージのふた14aに応力が生じる。パッケージのふた14aおよびパッケージ・ベース12aのCTEがより密接にマッチしないときと比べて、パッケージのふた14aおよびパッケージ・ベース12aのCTEがより密接にマッチするときは、封止材料30、パッケージ・ベース12a、および/または、パッケージのふた14aに対する応力を減少させることができる。このため、パッケージのふた14aおよびパッケージ・ベース12aのCTEが、ほぼ同じである実施形態が望ましい。
蓋14aおよびベース12aのCTEが実質的に同様でない場合、パッケージのふた14aおよびパッケージ・ベース12aの加熱および冷却中、封止材料30は、実質的にパッケージのふた14aとパッケージ・ベース12aとの間の相対的な運動を防止し、その結果、封止材料30、ベース12aおよび/またはパッケージのふた14aに応力が生じる。パッケージのふた14aおよびパッケージ・ベース12aのCTEがより密接にマッチしないときと比べて、パッケージのふた14aおよびパッケージ・ベース12aのCTEがより密接にマッチするときは、封止材料30、パッケージ・ベース12a、および/または、パッケージのふた14aに対する応力を減少させることができる。このため、パッケージのふた14aおよびパッケージ・ベース12aのCTEが、ほぼ同じである実施形態が望ましい。
[0046] すなわち、AlSiCのCTEは、AlSiCの正確な構成、すなわち、AlとSiCとの比率に依存する。CTEの範囲内のCTEを備えたAlSiCを形成する能力によって、AlSiCから成るパッケージのふた14aを、下記のように、様々な材料の一つ以上から成るパッケージ・ベース12aで使うことができる。更に、AlSiCのCTEは、環境温度に依存して変化する。例えば、ほぼ60vol. %のSiC、および、ほぼ40vol. %のAlを含むAlSiCは、約25℃で約6.5ppm/℃のCTE、および、約150℃で約9ppm/℃のCTEを含む。
[0047] CuWは、CuおよびWの比率を変えることによって、範囲内で調整されることができるCTEを有する。例えば、Wが80に対して銅が20の組成は、約7.0ppm/℃のCTEを備え、タングステンが90に対して銅が10の組成は、約6.0ppm/℃のCTEを有することができる。AlSiCと同様に、CTEの範囲内のCTEを備えたCuWを形成する能力によって、CuWから成るパッケージのふた14aが、一つ以上の様々な材料から成るパッケージ・ベース12aで使用されうる。材料の温度が変化するにつれて、CuWのCTEもまた、変化する。例えば、10vol.%と20vol.%との間のCuを含むCuWは、約25℃で約6.5ppm/℃のCTEと、約150℃で約8.3ppm/℃のCTEとを有する。
[0048] CuMoもまた、CuとMoの比を変化させることによって、範囲内で調節されたCTEを有することができる。さらに、材料の温度が変化するにつれて、CuMoのCTEは変化できる。例えば、約15vol.% Moおよび約20vol.% MoおよびバランスCuの間を含む実施形態では、CTEは、約150℃で約8ppm/℃、約25℃で約7ppm/℃であってよい。
[0049] 例えば、パッケージ・ベース12aは、アルミナおよび窒化アルミニウム(AlN)多層相互接続基板、厚膜再分布層または同様のものを有する酸化ベリリウム(BeO)からなってもよい。アルミナは、比較的低い熱伝導率(例えば、約14W/mK)であり、かくして、IC 16aからパッケージ・ベース12aまで伝えられる熱量を制限できる。AlNおよびBeOは、アルミナと比較すると高い熱伝導率(例えば、、それぞれ、約150W/mKおよび約260W/mK)を有することができ、かくしてIC 16aから、アルミナで形成されるパッケージ・ベース12aと比較してパッケージ・ベース12aまで、より大きな熱量を移すことができる。密封したICパッケージ10が要求されない実施形態では、例えば、パッケージ・ベース12aは、液晶ポリマーを含むことができる。液晶ポリマーは厳密に密封していてはならず、それにより、ICパッケージ10の内部に、水または他の材料の遅い拡散ができるようにすることができる。このように、液体ポリマーで形成されるパッケージ・ベース12aを含むICパッケージ10は、密封に近いパッケージを提供するように分類されることができる。
[0050] 温度変化の間、パッケージ・ベース12a及びパッケージのふた14aの寸法の変化から生じる、パッケージ・ベース12aとパッケージのふた14aとの間の応力を最小にするために、ベース12aおよび蓋14aは、同様のCTEを有する材料から形成され得る。例えば、上記の通り、パッケージ・ベース12aは、アルミナ、AlNまたはBeOから成ることができる。アルミナは、約7ppm/℃のCTEを有し、AlNは約4.5ppm/℃のCTEを有し、BeOは、約7.2ppm /℃のCTEを有することができる。したがって、パッケージのふた14aに関する好適な材料は、パッケージ・ベース12aの組成に依存する。なぜなら、CTEがほぼ同じであるため、例えば、AlSiCを含むパッケージのふた14aは、アルミナを含むパッケージ・ベース12aに関して良好に適合する。
[0051] 図1にパッケージのふた14aが載置される側壁36を含むパッケージ・ベース12aを例示するけれども、パッケージ・ベースおよびパッケージのふたの他の構成を考察する。例えば、図3は、実質的に平らであるパッケージ・ベース12bを含むICパッケージ40を例示する。ICパッケージ40は、パッケージのふた14bの外側の周辺部の近位までベース46から実質的にz軸に伸びる壁42を有するパッケージのふた14bを含むことができる。パッケージのふた14bの壁42は、パッケージ・ベース12bに向けられるZ軸の方向で実質的に遠くに延び、それにより、封止材料30を介してパッケージ・ベース12bで封止の形体をなすことができる。壁42がパッケージ・ベース12bに密封されるとき、メサ部28が、IC 16aの頂部表面17のすぐ近くに配置されるように、パッケージのふた14bのメサ部分28および壁42は、互いに関連して大きさを設定される。
[0052] 図3もまた、電気的絶縁材料のダム44を例示し、ダム44内にインターフェース材料26を実質的に包含し、インターフェース材料26が伝導性パッド22と接触するのを実質的に妨げるように、IC 16aの頂部表面17に適用されることができる。実施形態によっては、ダム44は非伝導性ポリマーから成ることができる。パッケージのふた14bが、パッケージ・ベース12bに封止されるとき、ダム44は、インタフェース材料26を、メサ部28とダム44の頂部との間の流れを妨げるような大きさを設定することができる。蓋14bがIC 16aの回路に関するグランド、パワーまたは信号ルートとして作用するならば、このような方法で、ダム44は、蓋14bと一つ以上の伝導性パッド22との間で、望ましくなくてもよい不注意による電気接続を予防するのを助ける。
[0053] 実施形態によっては、パッケージのふたは、メサ部28を含むことができない。例えば、図4に示すように、パッケージのふた14cは、実質的に平らでもよく、メサ部28を含むことができない。このような実施形態では、パッケージ・ベース12cの36の側壁(または、パッケージのふた14bの壁42、図3参照)は、下部表面58の接触導線20なしで、IC 16aの頂部表面17にすぐ近くのパッケージのふた14cの下部表面58を配置するために大きさを設定されることができる。パッケージのふた14cとIC 16aとの間の熱接触は、IC 16aの頂部表面17とパッケージのふた14cの下部表面58との間のインタフェース材料26を適用することにより達成されることができる。前述のように、例えば、インタフェース材料26は、高い熱伝導率を有する電気伝導材料を含むことができる。例えば、インタフェース材料26は、伝導性の金属またはセラミック粒子で満たされるポリマーを含むことができる。インタフェース材料26は、ゲルとして提供され、ペーストされ、または、実行される。ある実施形態では、インタフェース材料26は、ダム44(図3)の中に配置されてもよく、インタフェース材料26が伝導性パッド22を接触させるのを防止できる。
[0054] 図4もまた、周辺部リード52を介してPWB38上の伝導回路配線54に電気的に接続しているICパッケージ50を例示する。ある実施形態では、パッケージ・ベース12cは、接着剤56によって、PWB 38に機械的に接続される。他の実施形態では、ICパッケージ50は、パッケージ・ベース12cの底部表面上に複数のはんだボール(例えば、図1および2に示されるはんだボール32)、パッケージ・ベース12cの底面上の複数のピン、または、パッケージ・ベース12cの底面上の複数のはんだ柱を介してPWB 38に電気的および機械的に接続されてもよい。
[0055] 短く上で記載されているように、実施形態によっては、ICは、フリップチップ構成のICパッケージに取り付けられることが可能である。図5は、この種の構成の実施形態を例示する断面図である。ICパッケージ60は、IC 16bの底部表面66に隣接した複数のはんだボール62によって、パッケージ・ベース12aに電気的に接続されたフリップチップIC 16bを含む。他の実施形態では、フリップチップIC 16bとパッケージ・ベース12aとの間の電気的結合部材は、パッケージ・ベース12aの頂部表面またはフリップチップIC 16bの底面66に沿って配置されている複数の伝導性のピラー、若しくは、フリップチップIC 16bの底面66とパッケージ・ベース12aとの間に配置されている複数のはんだ柱を介して作られうる。フリップチップIC 16bでは、IC 16bの回路は、底面66の近くまたはその上に配置される。IC 16bの底面66は、IC 16bの回路への接続のための複数の伝導性パッドを画定することができる。実施形態によっては、伝導性パッドは、IC 16b(図2A)の伝導性パッド22に、同様に配置されることができ、他の実施形態では、伝導性パッドはいかなる適切な配置でもよく、IC 16bの外側の周辺部周辺に、必ずしも配置されるというわけではない。
[0056] フリップチップIC 16bは、IC 16bの頂部表面68に対してIC 16bの回路を電気的に接続する複数のシリコン・バイア(TSV)64を介して含むことができる。TSV64は、IC 16bを介するバイアをエッチングし、電気メッキを施されたCu等のような導電材料をバイアに充填することによって、フリップチップIC 16bの製造の間、形成されることができる。TSVs 64によって、経路として電気的および熱的伝導のパッケージのふた14aおよびインタフェース材料26の使用は、図1-4に関して上述した説明と同様の電気アース、電力源または電気信号ルートにフリップチップIC 16bの回路を接続できることができる。
[0057] 実施形態によっては、ICパッケージは、例えばパッケージ・ベース12aに配置されるICパッケージの範囲内で共通の水平面(例えば、図6に示されるx-y平面に沿って)に配置されている複数のICを含むことができる。例えば、図6は、第1のIC 72aおよび第2のIC 72bを囲むICパッケージ70を例示する断面図である。第1のIC 72aおよび第2のIC 72bは、ある実施形態では、実質的に同じであり、他の実施形態では、第1のIC 72aは第2のIC 72bと異なってもよい。例えば、第1のIC 72aおよび第2のIC 72bは、(例えば、図1に示されるIC 16aと同様の)各々ワイヤボンディングされたIC、または、(例えば、図5に示されるIC 16bと同様の)フリップチップであってもよい。別の例として、第1のIC 72aは、ワイヤボンディングされたICであってもよく、第2のIC 72bはフリップチップであってもよく、または、第1のIC 72aはフリップチップであってもよく、第2のIC 72bはワイヤボンディングされたICであってもよい。パッケージ・ベース12aの共通の平面に配置されている2つのIC 72a、72bが、図6に示されるけれども、他の実施形態では、ICパッケージは、共通の平面に配置されている2つ以上のICを含むことができ、それはパッケージ・ベース12aの表面以外の表面にあることができる。
[0058] 図6において例示される実施形態では、第1のIC 72aは、伝導性パッドの第1のセットにワイヤボンディングされた第1の複数の伝導性パッド22a、および/または、第1の複数の導線20aによるパッケージ・ベース12a上のトレース34aを含む。第1のIC 72aもまた、第1の中心伝導部分を含み、または、第1のIC 72aの頂部表面17aに形成されたパッド23aを含む。同様に、第2のIC 72bは、第2のセットの伝導性パッドにワイヤボンディングされた第2の複数の伝導性パッド22b、および/または、第2の複数の導線20bによるパッケージ・ベース12a上のトレース34bを含む。第2のIC 72bもまた、第2の中心伝導の部分、または、第2のIC 72bの頂部表面17bに形成されたパッド23bを含む。ある実施形態では、第1のIC 72aおよび/または第2のIC 72bは、図6にそれぞれ示される単一の中央伝導性パッド23a、23bよりもむしろ、例えば、図2BのIC 16aに関して示すように、複数の中央伝導性パッドを含むことができる。
[0059] 図6では、他の多くの図と同様に、図1A乃至2Bに示した特徴を備えた同様の数字である特徴は、同様に示される。例えば、伝導性パッド22a、22bは、IC 16a(図1乃至2B)の伝導性パッド22と類似しており、伝導性パッド23a、23bは伝導性パッド23(図2A)、又は、または、IC 16aの伝導性パッド24(図2B)のアレイ25と類似していてもよい。同様に、トレース34a、34bは16a.、ICの跡34と類似している。
[0060] ICパッケージ70もまた、第1のメサ部28aおよび第2のメサ部28bを備えるパッケージのふた14dを含む。第1のメサ部28aおよび第2のメサ部28bは、蓋14a(図1)のメサ部分28へ同様に形成される。図6に図示した実施形態では、メサ部28a、28bは、第1のIC 72aおよび第2のIC 72bと関連して配置され、メサ部28a、28bは、第1のIC 72aの頂部表面17aおよび第2のIC 72bの頂部表面17bの方へそれぞれ伸びる。このような方法で、第1のメサ部28aおよび第1のインタフェース材料26aは、パッケージのふた14dと第1のIC 72aとの間に熱的および電気的な通信を提供し、第2のメサ部28bおよび第2のインタフェース材料26bは、第2のIC 72bとパッケージのふた14dとの間に熱的および電気的な通信を提供する。
[0061] 実施形態によっては、第1の中心伝導の部分23a(伝導性パッドとも称する)および第2の中心伝導の部分23bは、パッケージのふた14dを介して共通のリファレンス電圧、または、電気的グランドに接続され得る。他の実施形態では、例えば、図9および10に関して記載されているように、パッケージのふたが、複数の伝導バイアを備え、実質的に電気的に絶縁の基板として造られるとき、第1の中心伝導の部分23aは、第1の電気アース、基準電圧または信号ルートに接続され、第2の中心伝導の部分23bは、第2の電気アース、基準電圧または第1の電気アース、基準電圧または信号ルートとは異なる信号ルートに接続され得る。
[0062] 他の実施形態では、共通の水平面上のICパッケージ70の範囲内に配置されている複数のICを含む代わりに、熱的及び電気的に伝導の蓋を含むICパッケージは、垂直に他の頂部の上に積み重ねられる少なくとも2つのICを含むことができる。図7は、パッケージ・ベース12aに配置されているフリップチップIC 16bと、フリップチップIC 16bの上に配置されたワイヤボンディングされたIC 16aとを囲む例示のICパッケージ80を例示する断面図である。実施形態によっては、例示のICパッケージ80は、パッケージ・ベース12aに配置されているワイヤボンディングされたIC 16aと、ワイヤボンディングされたIC 16a上に配置されたフリップチップIC 16bとを含むことができる。図に例示されないけれども、ある実施形態では、ICパッケージ80は、もう一方の上に配置された2つ以上のICを含むことができる。例えば、ICパッケージ80は、垂直に積み重ねられる最高8つのICを含むことができる。
[0063] 図7は、複数のはんだボール62によって、パッケージ・ベース12bに電気的に連結するフリップチップIC 16bを例示する。図5に関して上述した通り、他の実施形態では、フリップチップIC 16bは、電気的にパッケージ・ベース12aの頂部表面またはフリップチップIC 16bの底面66に沿って配置されている複数の伝導の列のそばのパッケージ・ベース12bに連結でき、または、複数のはんだ柱によって、フリップチップIC 16bおよびパッケージ・ベース12aの底面66の間に配置される。フリップチップIC 16bでは、IC 16bの回路が、底面66の近位、又はその上に配置される。他の実施形態では、ICパッケージ80の底のIC(例えば、パッケージ・ベース12aの表面13に最も近く位置するIC)は、ワイヤボンディングIC 16aであってもよく、それは電気的に伝導性パッド、および/または、導線を介してパッケージ・ベース12a上のトレース34に接続し、図7において例示したワイヤボンディングIC 16aと同様である。底のICがワイヤボンディングIC 16aである実施形態では、導線(例えば、導線20)は、ICの周辺部にある伝導性パッド(例えば、伝導性パッド22)につながることができる。
[0064] ワイヤボンディングIC 16aは、例えば、接着剤82の層によって、フリップチップIC 16bに接着されるか、またはさもなければ取り付けられる。導線20は、伝導性パッドに対するIC 16a上の伝導性パッド22、及び/又は、パッケージ・ベース12a上にトレース34を電気的に接続し、IC 16aとパッケージ・ベース12aとの間に電気通信を提供し、最終的に、ICパッケージ80が電気的に接続されるPWB 38との間に電気通信を提供する。伝導性パッド22は、IC 16aの範囲内の回路、または、IC 16aの接地平面に電気的につながる。
[0065] IC 16aもまた、IC 16aの頂部表面17に形成される中心伝導部分23を含み、それはインタフェース材料26を介して電気的および熱的伝導パッケージのふた14aのメサ部分28と電気的に通信する。上記の通り、中心伝導部分23は、接地平面、パワー平面またはIC 16aの信号ルートに接続され、パッケージのふた14aを介して接地平面、パワー平面または信号ルートに追加的な電気接続を提供できる。
[0066] 他の実施形態では、熱的および電気的伝導のパッケージのふたは、両面ICパッケージで利用できる。図8は、電気的および熱的伝導のパッケージのふた91a、91bと、第1のキャビティ94aおよび第2のキャビティ94bを画定するパッケージ・ベース92とを含む例示の両面ICパッケージ90を例示する断面図である。パッケージのふた91a、91bは、いかなる適切な技術をも使用してパッケージ・ベース92に接続される。図8に示す例示のICパッケージ90では、パッケージのふた91a、91bは、それぞれ、封止材料93a、93bの助けを得てパッケージ・ベース92に機械的に取り付けられ、それぞれのパッケージのふた91a、91bおよびパッケージ・ベース92の間に位置する。封止材料93a、93bは、図1に示されるICパッケージ10の封止材料30と類似している。ある実施形態では、パッケージのふた91a、91b、パッケージ・ベース92、および、封止材料93a、93bは、密封したICパッケージ90を画定する。しかし、他の実施形態では、ICパッケージ90は、密封されない。
[0067] パッケージ・ベース92は、基底部96の周辺部の近位の基底部96から実質的に垂直に正および負のz軸方向に伸びる基底部96および側壁98を有する。側壁98および基底部96は、基底部96の両側に第1のキャビティ94aおよび第2のキャビティ94bを画定する。
[0068] パッケージキャビティ94a、94bは、一つ以上のICを収容でき、パッケージ・ベース92は、ICをPWB 38に電気的に接続するための回路トレースを画定することができる。両面ICパッケージ90は、一つ以上のフリップチップIC、一つ以上のワイヤボンディングされたICまたはそれのいかなる組合せも含むことができる。図8において例示される実施形態では、IC 16a(図1)と類似していてもよい、第1のIC 100aは、第1のキャビティ94aに配置されて、第2のIC 100bは、第2のキャビティ94bに配置されている。IC 100a、100bは、接着剤101a、101bのような適当な技術を使用して、パッケージ・ベース92に機械的に接続され得る。
[0069] IC 100a、100bは、それぞれの導線を使用してパッケージ・ベース92の範囲内で、トレースに電気的に接続され得る。図8に示される実施形態では、第1のIC 100aおよび第2のIC 100bは、それぞれ、導線104aおよび104bによって、伝導性のパッド、および/または、トレース102aおよび102bにワイヤボンディングされる。他の実施形態では、第1のIC 100aおよび第2のIC 100bの一方または両方は、フリップチップIC(例えば、フリップチップIC 16b)から成ることができ、はんだ、伝導性の柱などを介してパッケージ・ベース12に電気的に接続され得る。さらにまたは代わりに、ある実施形態では、複数のICは、第1のキャビティ94aおよび94bの一方または両方に配置されていてもよい。
[0070] 第1のIC 100aは、第1のIC 100a内の回路に接続され、ワイヤ104aによってパッケージ・ベース92のトレース102a、および/または、伝導性パッドに接続している複数の伝導性パッド106aを含む。第1のIC 100aもまた、インタフェース材料112aを介して第1のパッケージのふた91aのメサ部分110aと電気的に通信する中心伝導部分108a(伝導性パッドとも称する)を含む。図8に示される実施形態では、インタフェース材料112aは、IC 110aの頂部表面114aとメサ部110aの底面116aとの間に位置する。インタフェース材料26の様に、インタフェース材料112aは、熱的および電気的に伝導性材料を含み、インタフェース材料112aは、IC 100aからパッケージのふた91aへの熱伝導を改善するのを助ける。
[0071] 同様に、第2のIC 100bは、第2のIC 100bの範囲内の回路に接続し、伝導性パッド、および/または、導線104bによって、パッケージ・ベース92のトレース102bに接続している複数の伝導性パッド106bを含む。第2のIC 100bもまた、伝導性パッドとも称される中心伝導の部分108bを含み、インタフェース材料112bを介して第2のパッケージのふた91bのメサ部分110bと電気的に通信する。インタフェース材料112bは、熱的および電気的に伝導性の材料を含み、パッケージのふた91b内へのIC 100bからの熱伝導を改善するのを助ける。伝導性パッド106a、106bは、IC 16a(図1および2A)の伝導性パッド22と類似していてもよく、ICの外側の周辺部に沿って配置される。更に、中心伝導の部分108a、108bは、IC 16a(図2A)の中心伝導部分23と類似していてもよく、または、伝導部分24(図2B)のアレイ25を含んでもよい。
[0072] 第2のパッケージのふた91bは、接着剤98によりPWB 38に接着され、またはさもなければ取り付けられる。更に、パッケージ・ベース92内の電気伝導バイア(図示せず)は、周辺部リード52を介してPWB 38上の伝導の回路トレース54に電気的に接続され得る。パッケージ・ベース92の電気伝導バイアは、第1のIC 100aおよびPWB 38と第2のIC 100bおよびPWB 38との間に電気通信を提供するために、伝導トレースおよび/またはパッド102aおよび/または102bに接続され得る。更に、ある実施形態では、図10に関して後述するように、パッケージ・ベース92の電気バイアは、パッケージ・ベース92および周辺部リード52を介して、PWB 38に対して、第1のパッケージのふた91aおよび/または第2のパッケージのふた91bから電気経路を提供できる。
[0073] 上述した実施形態が、例えば同じ材料の単一の層を画定する熱的および電気的伝導性の材料からなるパッケージのふた(例えば、図1の14a、または、図8のパッケージのふた91a 91b)に差し向けられる一方、他の実施形態では、
パッケージのふたは、部分的に電気伝導でもよく、それにより、導電部分は、接地接続、パワー接続、または、一つ以上のICのための信号ルートとして作用するために配置される。図9は、多層構造を含むパッケージのふたを含むICパッケージを例示する。特に、図9は、ICパッケージ120の概略断面図であり、伝導のバイア125を含むパッケージ・ベース121、および、メサ部123を画定する多層パッケージのふた122を含む。ICパッケージ120は、IC 16aをPWB 38に電気的に接続する。
パッケージのふたは、部分的に電気伝導でもよく、それにより、導電部分は、接地接続、パワー接続、または、一つ以上のICのための信号ルートとして作用するために配置される。図9は、多層構造を含むパッケージのふたを含むICパッケージを例示する。特に、図9は、ICパッケージ120の概略断面図であり、伝導のバイア125を含むパッケージ・ベース121、および、メサ部123を画定する多層パッケージのふた122を含む。ICパッケージ120は、IC 16aをPWB 38に電気的に接続する。
[0074] 図9に示す実施形態では、パッケージのふた122は、多層構造を有し、それにより、少なくともいくつかの層は、他の層よりもより電気伝導性である。例えば、パッケージのふた122は、熱伝導性であるが、実質的に電気的に絶縁の材料から成る基板124を含むことができる。一般に、基板124は、約50W/mKを超える、熱伝導率を有する実質的に電気的に絶縁の材料から成り得る。ある実施形態では、基板124は、約150W/mKを超える、熱伝導率を有する実質的に電気的に絶縁の材料から成ることができる。基板124のための適切な材料は、例えば、約170W/mKと200W/mKの間の熱伝導率を有するAlN、約200W/mKと270W/mKの間の熱伝導率を有するSiCなどを含む。他の実施形態では、基板124は、50W/mKより低い熱伝導率(例えば、約14W/mK)を有することができるアルミナから成ることができる。
[0075] 基板124は、(図9に示される実施形態ではメサ部123により画定される)蓋122の少なくとも一部の底面128上の第1のメタル層126と、パッケージのふた122の少なくとも一部の頂部表面132上の第2のメタル層130とでおおわれることができる。例えば、第1および第2のメタル層126および130は、スパッタリング、物理的気相成長、スクリーン印刷等によって、蓋122の底面128および頂部表面132にそれぞれ堆積される。基板124並びに第1および第2のメタル層126、130は、次いで、基板124にヒューズ・メタル層126、130に熱処理(例えば、過熱)される。ある実施形態では、例えば、Ni/Auの追加的なコーティングは、メタル層126および130の一方または両方に堆積されるか又は形成される。Ni/Auコーティングは、下に横たわる金属コーティング126および130を酸化または腐食から保護し、ハンダ付けまたはワイヤボンディングを容易にすることができる。
[0076] パッケージのふた122は、メサ部123を通って延びて、第1のメタル層126および第2のメタル層130を電気的に接続する複数の電気伝導バイア134を更に含むことができる。例えば、バイア134は、基板124のドーピングした部分から成ることができ、それは基板62より電気伝導であるバイア134に結果としてなりうる。例えば、SiCの電気的伝導率を増やすように、SiCはAlによってドーピングされる。他の実施形態では、バイア134は、底面128と頂部表面132との間の基板124に画定された開口部に堆積された金属またはその他の導電材料から成ることができる。例えば、開口部は、基板124から材料の機械的除去または化学エッチングによって基板124に形成され得る。次いで、開口部は、バイア134を形成するために金属のような導電材料で満たされる。ある実施形態では、開口部は、導電材料で満たされ、次いで、基板124にバイア134を形成する導電材料を溶解するために過熱される。3つのバイア134が図9に示され、他の実施形態では、パッケージのふた122は、3つより多い数のバイア134または3つ未満のバイアのように、任意の適当な数の電気伝導バイアを含むことができる。例えば、パッケージのふた122は、第1のメタル層126および第2のメタル層130をの電気的に接続する単一のバイア134を含むことができる。
[0077] 図1に関して記載されたパッケージの蓋14aと同様に、第1および第2のメタル層126および130並びにバイア134は、IC 16aの中央伝導性パッド23とグランドとの間に、中央伝導性パッド23と電源との間に、若しくは、中央伝導性パッド23と信号ルートとの間に電気的接続をつくるように用いられる。より具体的には、インタフェース材料26は、電気的および熱的伝導性の材料から成ることができ、それにより電流が、IC 16aの中央伝導性パッド23と第1のメタル層126との間でつなげられる。
[0078] 図9は単一の中央伝導性パッド23を例示し、ある実施形態では、IC 16aは、複数の中央伝導性パッド(図2B参照)を含むことができる。例えば、各々の伝導性パッドは、共通又は別々の接地平面、パワー平面または信号ルートをからなるか、若しくは、IC 16aに含むことができる。いずれにせよ、第1および第2のメタル層126、130並びにバイア134は、パッケージのふた122を介してIC 16aに電気接続を可能にすることができる。
[0079] ある実施形態では、パッケージのふた122は、電気伝導封止材料30を介してパッケージ・ベース121に電気伝導経路を提供する少なくとも1つのバイア127を含む。電気伝導バイア127は、バイア134に類似した方法により形成されることができる。電流は、バイア134を介して第2のメタル層130に、バイア127を介して封止材料30につなげられる。次いで、電流は、パッケージ・ベース121に形成された電気伝導バイア125を介して、PWB 38の回路につながるはんだボール32に流れる。このような方法で、中央伝導性パッド23は、パッケージのふた122およびパッケージ・ベース121を介してPWB 38の回路に電気的に接続される。
[0080] ある実施形態では、図10に図示したように、パッケージのふた142は、IC 144に複数の別々の電気的結合を作るのに用いることができる。図10は、ICパッケージ140の断面図であり、パッケージ・ベース141、メサ143を画定するパッケージのふた142およびIC 144を含む。図10に示される実施形態では、IC 144は、第1の中央伝導性パッド24aおよび第2の中央伝導性パッド24bのような複数の中央伝導性パッドを含む。ある実施形態では、第1の中央伝導性パッド24aは、IC 144の第1の回路に電気的に接続され、第2の中央伝導性パッド24bは、第1および第2の回路が電気的に接続されるかまたは接続されない(例えば、接地平面、パワー平面または信号ルート)IC 144の第2の回路に電気的に接続される。一つの例として、第1の中央伝導性パッド24aは、IC 144の接地平面に電気的に接続され、第2の中央伝導性パッド24bは、IC 144の電動平面または信号ルートに電気的に接続される。
[0081] 伝導性パッド24a、24b間の電気接続の他の構成もまた、可能である。例えば、第1の中央伝導性パッド24aは、回路の第1部分からの信号の入出力を提供するために第1の場所でIC 144の信号ルートに接続され、第2の中央伝導性パッド24bは、回路の第2部分からの信号の入出力を提供する第2の場所のIC 144の同じ信号ルートに接続される。図11は、IC 144の頂部平面図の概念図を例示し、伝導性パッド22、第1の中央伝導性パッド24aおよび第2の中央伝導性パッド24bの相対的な位置の一例を示す。図11は、16の伝導性パッド22および2つの中央伝導性パッド24aおよび24bを示すが、他の実施形態では、IC 144は、より大きいかより少ない数の伝導性パッド22、及び/又は、中央伝導性パッド24aおよび24bを含む。
[0082] 図10に示す実施形態では、パッケージのふた142は、第1の中央伝導性パッド24aと第1の外部回路との間の電気通信ができるようにするために、第1の金属部144aおよび第1の電気伝導バイア146aを含む第1の電気伝導経路を含む。パッケージのふた142もまた、第2の中央伝導性パッド24bと第2の外部回路との間の電気通信ができるように、第2の金属部144bおよび第2の電気伝導バイア146bを含む第2の電気伝導経路を画定する。図10に例示される実施形態では、伝導性パッド24aを含む電気伝導経路は、伝導性パッド24bを含む電気伝導経路から電気的に絶縁される。しかし、ある実施形態では、伝導性パッド24aおよび伝導性パッド24bを含む電気伝導経路は、共通の電気回路の一部であってもよい。
[0083] 第1および第2の電気伝導経路は、適当な技術を使用して蓋142にまたはその上に形成され得る。例えば、パッケージのふた142は、(図9の基板124と類似し得る)基板148、および、電気伝導平面144a、144bを形成する、より電気伝導性の高い材料を含む多層構造として形成される。ある実施形態では、より電気伝導の高い材料は、部分的に形成された基板148上の層に体積され、平面144a、144bを形成するために基板148により導電性の高い材料を結合するために加熱される。他の実施形態では、基板148は形成され、次いで、より電気伝導性の高い材料が堆積されるチャネルまたは開口部を形成するためにエッチングされ、または、機械加工される。次いで、構造は、基板148により多くの導電材料を結合し、平面144a、144bを形成するために加熱される。
[0084] パッケージのふた142もまた、パッケージのふた142の底面152上の伝導の部分を含む。図10に示される実施形態では、蓋142の底面152上の伝導部分は、第1および第2のメタル層150a、150bにより画定される。他の実施形態では、他の種類の導電材料または材料の組合せは、蓋142の伝導部分150a、150bのを画定するのに用いられる。第1のメタル層150aは、第1の電気伝導バイア146aによって第1の電気伝導平面144aに電気的に接続し、第2のメタル層150bは、第2の電気伝導バイア146bによって第2の電気伝導平面144bに電気的に接続される。更に、第1のメタル層150aは、第1の中央伝導性パッド24aの近位に配置され、第2のメタル層150bは、第2の中央伝導性パッド24bの近位に配置される。
[0085] 図9に関して記載した第1のメタル層126および第2のメタル層130のように、第1のメタル層150aおよび第2のメタル層150bは、例えば、スパッタリング、物理的気相成長、スクリーン印刷等によって、蓋142の底面152に堆積され得る。基板148および第1のメタル層150a、150bは、次いで、基板148にメタル層150a、150bを溶融するために熱処理(例えば、加熱)される。ある実施形態では、例えば、Ni/Auの追加的なコーティングは、第1のメタル層150aおよび第2のメタル層150b上に堆積または形成されうる。Ni/Auコーティングは、下に横たわる第1のメタル層150aを酸化または腐食から保護し、はんだ付けまたはワイヤボンディングを容易にしうる。
[0086] 第1の電気伝導バイア146aおよび第2の電気伝導バイア146b(集合的に「バイア146」と称する)は、例えば、基板148のドーピングした部分から成り、基板148より電気伝導性が高いバイア146となる。例えば、SiCは、SiCの伝導率を増やすためにAlをドープするしてもよい。他の実施形態では、バイア146は、基板148に画定された開口部に堆積されている金属または他の導電材料から成ることができる。例えば、開口部は、基板148から化学エッチングまたは材料の機械的除去によって、基板148に形成され得る。次いで、開口部は、バイア148を形成するために、Cu、W、Mo等のような導電材料で満たされ得る。
[0087] ある実施形態では、第1の中央伝導性パッド24aと第1のパターニングされたメタル層150aとの間、並びに、第2の中央伝導性パッド24bと第2のパターンニングされたメタル層150bとの間の電気的接続は、第1の中央伝導性パッド24aと第1のメタル層150aとの間、並びに、第2の中央伝導性パッド24bと第2の金属は150bとの間のそれぞれに直接物理的な接触によりつくられる。例えば、第1のメタル層150aおよび第2のメタル層150bの少なくとも一つは、金または他の比較的可鍛性の伝導性材料から成ることができる。次いで、パッケージのふた142とIC 144の頂部表面154との間に圧力がかかるとき、第1のメタル層150aおよび/または第2のメタル層150bは変形しうる。他の実施形態では、第1のメタル層150aおよび第2のメタル層150bの少なくとも一つは、それぞれ、第1の中心伝導部分24aまたは第2の中心伝導部分24bと近い物理的な接触を容易にする突出を備えても良い。図10に例示したような他の実施形態では、第1の中央伝導性パッド24a及び第1の部分150aと、第2の中央伝導性パッド24b及び第2の部分150bとの間の電気接続は、電気伝導インタフェース材料156を介して作られる。
[0088] ある実施形態では、電気伝導インタフェース材料156は、異方性の電気伝導材料から成ることができる。すなわち、インタフェース材料156は、第2の方向よりも第1の方向に電気伝導性が高い。例えば、インタフェース材料156は、図10のxおよび/またはy軸方向に沿った方向よりも図10のz軸方向に沿って非常に電気伝導が高い。かかる異方性の伝導率は、例えば、第2の方向よりも第1の方向により容易に伝導するように配置された、電気伝導性充填材料およち実質的な電気絶縁性マトリックスを包含するインタフェース材料156を利用することにより達成され得る。例えば、マトリクス材料は、実質的に電気的に絶縁のポリマーを含むことができる。電気伝導充填材材は、例えば、単一の方向に実質的に延びる金属またはセラミック・フィラメントまたはワイヤ、若しくは、インタフェース材料156に対する圧力の加圧を介して一方の軸に沿って接触内に付勢される複数の電気伝導粒子等を含むことができる。異方性電気伝導インタフェース材料156の使用は、第1の中央伝導性パッド24aと第2の中央伝導性パッド24bとの間、第1のメタル層150aと第2のメタル層150bとの間など、例えば電気接続のような電気ショートを生成するリスクを緩和できる。
[0089] 第1の電気伝導平面144aは、第1の電気伝導バイア146aを介してIC 144から、パッケージ・ベース141のバイア158a又は電気伝導トレースまで、電気信号を伝達するように構成されることができる。次いで、パッケージ・ベース141のバイア158aまたは電気伝導トレースは、一つ以上のはんだボール32を介してPWB 38に電気信号を伝える。このような方法で、第1の中心伝導部分24aは、パッケージのふた142およびパッケージ・ベース141を介してPWB 38と電気的に通信される。
[0090] 第2の電気伝導平面144bは、第2の電気伝導バイア146bを介してIC 144から、ICパッケージ140の回路接続の外側まで電気信号を伝達するように構成されることができる。例えば、パッケージ・リードは、第2の電気伝導平面144bをPWB 38の回路に電気的に接続できる。他の実施形態では、第2の電気伝導平面144bは、IC 144に関する接地点を提供するために他の構成要素に接続され得る。
[0091] 図10について述べたようにIC 144およびパッケージ・カバー142によって、追加的な電気接続が、パッケージのふた14a(図1)、14b(図3)、14c(図4)、14d(図6)および蓋122(図9)と比較してパッケージのふた142を介してIC 144につくられ、それぞれのIC 16への接続に関する単一の導電部分を提供するだけである。更に、底面152から複数の異なった伝導の経路を含むパッケージ・カバー142は、異なる電位または信号ルートに対して異なる中央伝導性パッドの接続を可能にすることができる。
[0092] 例えば、第1の中央伝導性パッド24aは、第1のメタル層150a、第1の電気伝導バイア146a、および、第1の電気伝導平面144aを介してグランドに接続され、一方、第2の中央伝導性パッド24bは、第2のメタル層150b、第2のバイア146b、及び、第2の電気伝導平面144bを介して異なる基準電位に接続され得る。基板148は、第2のメタル層150b、第2の電気伝導バイア146b、および、第2の伝導平面144bを包含する電気伝導経路から、第1のメタル層150a、第1の電気伝導バイア146a、及び、第1の伝導平面144aを含む伝導経路を電気的に絶縁する。このような方法で、複数の中央伝導性パッド24a、24bを含むパッケージのふた142およびIC 144は、IC 144が接続される電位電気信号ルートの数を増やすことができる。
[0093] 図10は、第1および第2の中央伝導性パッド24aおよび24bを例示し、他の実施形態では、IC 144は、大きな数の中央伝導性パッド24を含むことができる。中央伝導性パッドの数は、伝導性パッド24、および、IC 144の頂部表面154の領域の最小限の寸法およびにより制限されるだけである。
[0094] 図12は、ICパッケージを形成する例示の方法を例示するフロー図であり、図1のICパッケージ10と並列に参照して記載されている。図12は、ICパッケージ10に関して記載されているけれども、図12の技術は、例えば、ICパッケージ40(図3)、50(図4)、60(図5)、70(図6)、80(図7)、90(図8)、120(図9)または140(図10)を包含する他のICパッケージの製造に利用されるのにも適している。
[0095] 最初に、IC 16aの頂部表面17上の回路の上に形成されるパッシベーション層を含むIC 16aが製造される。パッシベーション層は、伝導性パッド22および少なくとも一つの中央伝導性パッド23または24(200)に対応するパターンのIC 16aの頂部表面17の部分から取り除かれる。パッシベーション層は、いかなる適切な技術も使うことができるけれども、例えば、化学的エッチングによって、伝導性パッド22、23(または複数の中央伝導性パッド24)を画定するように除去することができる。図2B、10および11関して述べたように、ある実施形態では、IC 16aまたは144は、複数の中央伝導性パッド24を含むことができる。伝導性パッド22および一つ以上の中央伝導性パッド23および/または24を画定するためのパッシベーション層の除去は、シリコン・ウェーハ・レベルで実行され得る。一旦、伝導性パッド22および一つ以上の中央伝導性パッドが画定されると、ウェーハは、複数の別々のIC(例えば、IC 16a)を画定するのに単一化され得る。次いで、以下のプロセスが、個々のIC 16aに実行される。
[0096] 次いで、IC 16aは、機械的および/または電気的に連結される、または、パッケージ・ベース12a(202)に取り付けられる。ある実施形態では、IC 16aは、接着剤18の層によって、パッケージ・ベース12aに機械的に連結できる。接着剤18は、IC 16aに適用され、パッケージ・ベース12aおよび/または接着剤18に配置されるIC 16aは、接着剤18の層に配置されるパッケージ・ベース12aおよびIC 16aに適用される。
[0097] IC 16aはまた、パッケージ・ベース12aに電気的に結合できる。より詳細には、伝導性パッド22は、複数の導線20を使用してパッケージ・ベース12a上の対応する回路トレース34にワイヤボンディングされ得る。各々の導線20は、回路トレース34と伝導性パッド22との間の電気接続を形成するために、回路トレース34の一つと、伝導性パッド22のうちの1つに結合されることができる。電気接続は、IC 16aの回路に及びIC 16aの回路から信号を伝えるために用いることができ、または、IC 16aを接地点またはパワー電位に接続するのに用いることができる。他の実施形態では、フリップチップIC 16b(図5)を利用することができ、はんだボール62、はんだ柱または電気伝導柱を介してパッケージ・ベース12aの回路トレースに接続される。
[0098] 一旦、IC 16aが、パッケージ・ベース12aに接続すると、インタフェース材料26は、IC 16a(204)の頂部表面17に適用される。上記の通り、インタフェース材料26は、電気的および熱的に導通してもよく、IC 16aとパッケージのふた14aとの間に電気的及び熱的結合をさせるために用いることができる。例えば、インタフェース材料26は、ポリマーゲル、ペーストまたはテープから成ることができ、金属または電気伝導セラミックのような伝導性粒子で満たされる。ある実施形態では、インタフェース材料は、例えば、第2の方向よりも第1の方向により伝導性が高い材料である、異方性伝導材料からなる(図10参照、伝導インターフェース材料119)。
[0099] インタフェース材料26は、IC 16aの頂部表面17に適用されることができ、それにより、材料26は、中央伝導性パッド24を実質的にカバーし、伝導性パッド22および/または導線20を、カバーしないかまたは接触させる。このような方法で、インタフェース材料26は、インタフェース材料26が中央伝導性パッド24および一つ以上の伝導性パッド22を電気的に接続せず、インタフェース材料26が伝導性パッド22を互いに電気的に接続しないように配置することができる。ある実施形態では、インタフェース材料26を適用する前に、電気的に絶縁の材料から成るダム44は、所定の領域の中でインタフェース材料26を含み、インタフェース材料26が、接触伝導性パッド22および/または導線20と接触するのを妨げるのを助けるように頂部表面17の上に形成される。他の実施形態では、インタフェース材料26は、メサ部28または蓋14aの底面に適用される。
[0100] かかる技術は、封止材料30をパッケージ・ベース12aまたはパッケージのふた14a(206)に適用することを更に含む。ある実施形態では、封止材料30は、パッケージのふた14aの周辺部に近い所定の領域に適用され、他の実施形態では、封止材料30は、パッケージ・ベース12aの壁36の頂部に適用される。封止材料30がパッケージのふた14aおよび/またはパッケージ・ベース12aに適用されるかどうか関係なく、パッケージのふた14aが、パッケージ・ベース12aと組み立てられるとき、封止材料30が、パッケージのふた14aとパッケージ・ベース12aとの間に密封を形成するように、封止材料30は配置される。このような方法で、封止材料30は、パッケージのふた14aとパッケージ・ベース12aとを機械的に接続する。
[0101] 封止材料30は、例えば、金スズ(AuSn)、金ゲルマニウム(AuGe)、スズ鉛(SnPb)、金属で満たされたガラス、または、鉛フリーはんだ(例えば、スズ銀−銅合金)から成ることができ、密封したパッケージを形成するためにベース12aに蓋14aを封止できる。別の実施形態では、非密封パッケージは、銀、金、AlN、SiCまたはダイヤモンドのような熱伝導粒子で満たされるポリマー接着剤で封をされることができる。いずれにせよ、封止材料30は、熱伝導性でもよく、パッケージ・ベース12aとパッケージのふた14aとの間に熱を流すことができる。
[0102] 封止材料30が、金属または合金からなる実施形態では、パッケージ・ベース12aおよびパッケージのふた14aの一方または両方が、封止材料30がベース12aまたは蓋14aと接触する位置および表面に適用される金属層を含む。金属層は、例えば、スパッタリング、化学的気相成長、物理的気相成長等により適用され、ベース12aまたは蓋14aに対するメタル層を溶融するために加熱される。次いで、金属層は、NiおよびAuでメッキされる。結果として生じるメタル層は、封止材料30とパッケージ・ベース12aとの間、および/または、パッケージのふた14aの結合の形成を促進する。
[0103] 一旦、インタフェース材料26および封止材料30が、ICパッケージ10(204)、(206)に適用されると、パッケージのふた14aは、パッケージ・ベース12a(208)と組み立てられる。パッケージのふた14aは、パッケージ・ベース12aの上に配置され、その結果、メサ部28が、インタフェース材料26と接触し、蓋14aの周辺部部分は、パッケージ・ベース12aの壁36に載る。第1部分150aおよび第2部分150bを含むメタル層から成るパッケージのふた142(図10)が用いられる実施形態では、第1部分150aが第1の中央伝導性パッド24aに実質的に配列され、第2部分150bが第2の中央伝導性パッド24bに実質的に配列されるように、パッケージのふた142は配置される。
[0104] 一旦、パッケージのふた14aおよびパッケージ・ベース12aが組み立てられると(208)、封止は、封止材料30を溶解させ、金属30を再凝固させ(210)ることにより、蓋14aとベース12aとの間に形成される。封止材料30が合金から成るケースでは、これは、リフローはんだ付プロセスであってもよい。封止材料30がポリマーからなる場合では、材料30は、そのガラス転移温度、又は、溶融温度以上で加熱され、固体を改質するために冷却される。
[0105] ある実施形態では、かかる技術は、硬化インタフェース材料26(212)を更に含むことができる。例えば、インタフェース材料26は、フローに抵抗する、非常にクロスにリンクしたネットワークを形成するように硬化される位相変化材料またはエポキシから成ることができる。ある実施形態では、インタフェース材料26は、封止(210)を形成するのと実質的に同時硬化される。他の実施形態では、インタフェース材料26は、封止(210)を形成する前、又は、その後に、硬化される。ある実施形態では、インタフェース材料26は、硬化する必要はない。
[0106] 本開示は、多くの個々の実施形態に向けられてきたけれども、ある実施形態に関して記載されている特徴および技術が他の実施形態に関して記載されている特徴および技術にも使うことはできる。すなわち、相互に排他的であるか一緒に使うことができない様には、さまざまな実施形態の特徴のいずれも理解されることにはなっていない。反対に、ある実施形態の特徴は、単一の装置の他の実施形態の特徴と結合されることができる。例えば、電気的絶縁材料から成るダム44は、いかなる実施形態のインタフェース材料26をも含むように用いることができる。同様に、パッケージのふた14a、14b、14c、14d、14e、91a、91b、122および142の特徴が、IC 16a、16b、16c、72a、72b、100a、100bおよび144で使うことができ、本願明細書において記載されているパッケージのふたの特徴は、互いに組み合わせて使うことができる。例えば、電気的および熱的伝導性の材料から成るパッケージのふた14aは、複数の中央伝導性パッド(例えば第1の中央伝導性パッド24aおよび第2の中央伝導性パッド24b)を含むIC 144(図10)で使うことができる。ここに記載した特徴および技術の他の組合せは、当業者にとって明らかであり、以下の請求項の範囲内である。
Claims (3)
- パッケージ・ベース(12a、12b、12c、92、121、141)と、
前記パッケージ・ベースに取り付けられる集積回路(16a、16b、72a、72b、100a、100b、144)であって、該集積回路が伝導層から成ることを特徴とする、集積回路と、
前記集積回路の伝導層に電気的に接続される、電気的および熱的伝導パッケージのふた(14a、14b、14c、14d、91a、91b、122、142)であって、前記パッケージのふたが前記集積回路と熱的に伝達することを特徴とする、パッケージのふたと、
を有することを特徴とするシステム。 - 前記集積回路と前記パッケージのふたとの間に配置された電気的および熱的伝導性インタフェース材料(26、26a、26b、112a、112b、156)と、
を更に有することを特徴とする請求項1に記載のシステム。 - 前記集積回路が、前記伝導層の上に配置されたパッシベーション層を備え、
前記パッシベーション層が、複数の伝導部分(22、23、24、24a、24b、106a、106b、108a、108b)を画定するように前記伝導層を露出させる開口部を画定し、
前記複数の伝導部分が、前記パッシベーション層の外側周辺の周りに配置された電気伝導パッドの第1のセットと、前記電気伝導パッドの第1のセットによって囲まれた少なくとも1つの中央電気伝導部分とを備える、
ことを特徴とする請求項1に記載のシステム。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014112606A (ja) * | 2012-12-05 | 2014-06-19 | Shinko Electric Ind Co Ltd | 半導体パッケージ |
KR101686745B1 (ko) * | 2015-08-07 | 2016-12-15 | 재단법인 다차원 스마트 아이티 융합시스템 연구단 | 파워 앰프 모듈 패키지 및 그 패키징 방법 |
KR20170017857A (ko) * | 2015-08-07 | 2017-02-15 | 재단법인 다차원 스마트 아이티 융합시스템 연구단 | 파워 앰프 모듈 패키지 및 그 패키징 방법 |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5588895B2 (ja) * | 2011-02-28 | 2014-09-10 | 日立オートモティブシステムズ株式会社 | パワー半導体モジュール,パワー半導体モジュールの製造方法及び電力変換装置 |
JP5747737B2 (ja) * | 2011-08-26 | 2015-07-15 | 三菱電機株式会社 | 半導体装置とその製造方法 |
US9536798B2 (en) * | 2012-02-22 | 2017-01-03 | Cyntec Co., Ltd. | Package structure and the method to fabricate thereof |
US8633575B1 (en) * | 2012-05-24 | 2014-01-21 | Amkor Technology, Inc. | IC package with integrated electrostatic discharge protection |
US9041192B2 (en) | 2012-08-29 | 2015-05-26 | Broadcom Corporation | Hybrid thermal interface material for IC packages with integrated heat spreader |
JP6036083B2 (ja) * | 2012-09-21 | 2016-11-30 | 株式会社ソシオネクスト | 半導体装置及びその製造方法並びに電子装置及びその製造方法 |
WO2014136484A1 (ja) * | 2013-03-07 | 2014-09-12 | 住友ベークライト株式会社 | 装置、接着剤用組成物、接着シート |
US8987876B2 (en) | 2013-03-14 | 2015-03-24 | General Electric Company | Power overlay structure and method of making same |
US10269688B2 (en) * | 2013-03-14 | 2019-04-23 | General Electric Company | Power overlay structure and method of making same |
US20140264808A1 (en) * | 2013-03-15 | 2014-09-18 | Andreas Wolter | Chip arrangements, chip packages, and a method for manufacturing a chip arrangement |
US9252512B2 (en) | 2013-08-14 | 2016-02-02 | Hamilton Sundstrand Corporation | Power connector having enhanced thermal conduction characteristics |
KR102161173B1 (ko) | 2013-08-29 | 2020-09-29 | 삼성전자주식회사 | 패키지 온 패키지 장치 및 이의 제조 방법 |
US20150287697A1 (en) | 2014-04-02 | 2015-10-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Device and Method |
US9406650B2 (en) | 2014-01-31 | 2016-08-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of packaging semiconductor devices and packaged semiconductor devices |
US10068830B2 (en) | 2014-02-13 | 2018-09-04 | Honeywell International Inc. | Compressible thermal interface materials |
JP5892184B2 (ja) * | 2014-03-18 | 2016-03-23 | トヨタ自動車株式会社 | 半導体装置及び半導体装置の製造方法 |
KR102228461B1 (ko) | 2014-04-30 | 2021-03-17 | 삼성전자주식회사 | 반도체 패키지 장치 |
US9536900B2 (en) * | 2014-05-22 | 2017-01-03 | Globalfoundries Inc. | Forming fins of different semiconductor materials on the same substrate |
JP6273182B2 (ja) * | 2014-08-25 | 2018-01-31 | 株式会社東芝 | 電子機器 |
US10685904B2 (en) | 2014-11-21 | 2020-06-16 | Delta Electronics, Inc. | Packaging device and manufacturing method thereof |
US9754849B2 (en) * | 2014-12-23 | 2017-09-05 | Intel Corporation | Organic-inorganic hybrid structure for integrated circuit packages |
US9741644B2 (en) | 2015-05-04 | 2017-08-22 | Honeywell International Inc. | Stacking arrangement for integration of multiple integrated circuits |
US10269682B2 (en) * | 2015-10-09 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cooling devices, packaged semiconductor devices, and methods of packaging semiconductor devices |
US10772228B2 (en) * | 2015-11-03 | 2020-09-08 | Medtronic, Inc. | Sealed package including electronic device and power source |
US9812410B2 (en) * | 2015-12-31 | 2017-11-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lid structure for a semiconductor device package and method for forming the same |
EP3426746B1 (en) | 2016-03-08 | 2021-07-14 | Honeywell International Inc. | Phase change material |
FR3050073B1 (fr) * | 2016-04-12 | 2018-05-04 | Mbda France | Systeme electronique pourvu d'une pluralite de fonctions electroniques interconnectees |
FR3061628A1 (fr) | 2017-01-03 | 2018-07-06 | Stmicroelectronics (Grenoble 2) Sas | Procede de fabrication d'un capot d'encapsulation pour boitier electronique et boitier electronique comprenant un capot |
FR3061629A1 (fr) * | 2017-01-03 | 2018-07-06 | Stmicroelectronics (Grenoble 2) Sas | Procede de fabrication d'un capot pour boitier electronique et boitier electronique comprenant un capot |
FR3061630B1 (fr) | 2017-01-03 | 2021-07-09 | St Microelectronics Grenoble 2 | Procede de fabrication d'un capot pour boitier electronique et boitier electronique comprenant un capot |
IT201700055921A1 (it) * | 2017-05-23 | 2018-11-23 | St Microelectronics Srl | Dispositivo a semiconduttore, circuito e procedimento corrispondenti |
US11041103B2 (en) | 2017-09-08 | 2021-06-22 | Honeywell International Inc. | Silicone-free thermal gel |
KR20190055662A (ko) * | 2017-11-15 | 2019-05-23 | 에스케이하이닉스 주식회사 | 열 재분배 패턴을 포함하는 반도체 패키지 |
CN107833838B (zh) * | 2017-11-22 | 2019-10-18 | 华进半导体封装先导技术研发中心有限公司 | 一种气密性器件的高可靠性封装结构及其制造方法 |
US10410942B2 (en) * | 2017-11-27 | 2019-09-10 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and method for manufacturing the same |
US11072706B2 (en) | 2018-02-15 | 2021-07-27 | Honeywell International Inc. | Gel-type thermal interface material |
CN209845575U (zh) * | 2018-08-29 | 2019-12-24 | 惠科股份有限公司 | 一种显示面板和显示装置 |
US11373921B2 (en) | 2019-04-23 | 2022-06-28 | Honeywell International Inc. | Gel-type thermal interface material with low pre-curing viscosity and elastic properties post-curing |
US20220149020A1 (en) * | 2020-11-10 | 2022-05-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure, semiconductor device and manufacturing method thereof |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970005712B1 (ko) | 1994-01-11 | 1997-04-19 | 삼성전자 주식회사 | 고 열방출용 반도체 패키지 |
US5572070A (en) | 1995-02-06 | 1996-11-05 | Rjr Polymers, Inc. | Integrated circuit packages with heat dissipation for high current load |
US5705851A (en) | 1995-06-28 | 1998-01-06 | National Semiconductor Corporation | Thermal ball lead integrated package |
US5633533A (en) * | 1995-07-26 | 1997-05-27 | International Business Machines Corporation | Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto |
US6144101A (en) * | 1996-12-03 | 2000-11-07 | Micron Technology, Inc. | Flip chip down-bond: method and apparatus |
US6432511B1 (en) | 1997-06-06 | 2002-08-13 | International Business Machines Corp. | Thermoplastic adhesive preform for heat sink attachment |
US5977626A (en) * | 1998-08-12 | 1999-11-02 | Industrial Technology Research Institute | Thermally and electrically enhanced PBGA package |
US6424033B1 (en) | 1999-08-31 | 2002-07-23 | Micron Technology, Inc. | Chip package with grease heat sink and method of making |
JP2001210761A (ja) * | 2000-01-24 | 2001-08-03 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US6849940B1 (en) | 2000-11-20 | 2005-02-01 | Ati Technologies, Inc. | Integrated circuit package for the transfer of heat generated by the inte circuit and method of fabricating same |
US6580167B1 (en) * | 2001-04-20 | 2003-06-17 | Amkor Technology, Inc. | Heat spreader with spring IC package |
US7126218B1 (en) * | 2001-08-07 | 2006-10-24 | Amkor Technology, Inc. | Embedded heat spreader ball grid array |
TW510034B (en) * | 2001-11-15 | 2002-11-11 | Siliconware Precision Industries Co Ltd | Ball grid array semiconductor package |
US7196415B2 (en) * | 2002-03-22 | 2007-03-27 | Broadcom Corporation | Low voltage drop and high thermal performance ball grid array package |
US6785137B2 (en) | 2002-07-26 | 2004-08-31 | Stmicroelectronics, Inc. | Method and system for removing heat from an active area of an integrated circuit device |
US6936919B2 (en) * | 2002-08-21 | 2005-08-30 | Texas Instruments Incorporated | Heatsink-substrate-spacer structure for an integrated-circuit package |
US20040124508A1 (en) * | 2002-11-27 | 2004-07-01 | United Test And Assembly Test Center Ltd. | High performance chip scale leadframe package and method of manufacturing the package |
US6747350B1 (en) * | 2003-06-06 | 2004-06-08 | Silicon Integrated Systems Corp. | Flip chip package structure |
TWI376756B (en) | 2003-07-30 | 2012-11-11 | Taiwan Semiconductor Mfg | Ground arch for wirebond ball grid arrays |
US7180174B2 (en) | 2003-12-30 | 2007-02-20 | Intel Corporation | Nanotube modified solder thermal intermediate structure, systems, and methods |
US7253029B2 (en) * | 2004-03-10 | 2007-08-07 | M/A-Com, Inc. | Non-magnetic, hermetically-sealed micro device package |
JP4764159B2 (ja) * | 2005-12-20 | 2011-08-31 | 富士通セミコンダクター株式会社 | 半導体装置 |
US7423341B2 (en) | 2006-08-16 | 2008-09-09 | Agere Systems Inc. | Plastic overmolded packages with mechanically decoupled lid attach attachment |
US7635916B2 (en) | 2007-03-23 | 2009-12-22 | Honeywell International Inc. | Integrated circuit package with top-side conduction cooling |
-
2009
- 2009-06-03 US US12/455,574 patent/US8362607B2/en active Active
-
2010
- 2010-05-26 EP EP10163988A patent/EP2259309A2/en not_active Withdrawn
- 2010-06-02 JP JP2010126844A patent/JP2010283349A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014112606A (ja) * | 2012-12-05 | 2014-06-19 | Shinko Electric Ind Co Ltd | 半導体パッケージ |
KR101686745B1 (ko) * | 2015-08-07 | 2016-12-15 | 재단법인 다차원 스마트 아이티 융합시스템 연구단 | 파워 앰프 모듈 패키지 및 그 패키징 방법 |
KR20170017857A (ko) * | 2015-08-07 | 2017-02-15 | 재단법인 다차원 스마트 아이티 융합시스템 연구단 | 파워 앰프 모듈 패키지 및 그 패키징 방법 |
US10504748B2 (en) | 2015-08-07 | 2019-12-10 | Center For Integrated Smart Sensors Foundation | Method of packaging a power amplifier module having a unified pattern and ceramic sidewall |
KR102348252B1 (ko) * | 2015-08-07 | 2022-01-07 | 주식회사 워프솔루션 | 파워 앰프 모듈 패키지 및 그 패키징 방법 |
Also Published As
Publication number | Publication date |
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EP2259309A2 (en) | 2010-12-08 |
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