WO2021065907A1 - 半導体装置、電子部品および電子部品の製造方法 - Google Patents

半導体装置、電子部品および電子部品の製造方法 Download PDF

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insulating
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勇 西村
寛之 新開
嘉久 高田
秀彰 ▲柳▼田
裕史 竹田
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ローム株式会社
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • the present disclosure relates to semiconductor devices, electronic components, and methods for manufacturing electronic components.
  • Patent Document 1 describes a wiring body having an external connection terminal on one surface and a semiconductor chip mounted on the other surface, and a sealing resin formed on the other surface of the wiring body so as to seal the semiconductor chip.
  • the semiconductor device including the above is disclosed.
  • Patent Document 2 discloses an example of a semiconductor device that has been miniaturized.
  • the semiconductor device includes a semiconductor wafer, a flip-chip-mounted semiconductor chip, and a sealing sheet containing a thermosetting synthetic resin.
  • the semiconductor wafer plays the role of a substrate on which a semiconductor chip is mounted.
  • the semiconductor chip is flip-chip mounted on the wiring provided on the upper surface of the semiconductor wafer.
  • the sealing sheet is laminated on the semiconductor wafer and covers the semiconductor chip. Since the semiconductor wafer has a relatively small thickness, the semiconductor device is miniaturized.
  • the linear expansion coefficient of the sealing sheet is larger than the linear expansion coefficient of the semiconductor wafer, so that the semiconductor device warps when the sealing sheet is thermally cured. Is a concern. Therefore, the sealing sheet of the semiconductor device disclosed in Patent Document 2 has a two-layer structure consisting of an embedding resin layer having different minimum melt viscosities from each other and a hard layer laminated on the embedding resin layer. There is.
  • the embedding resin layer is in contact with the semiconductor wafer and covers the semiconductor chip.
  • the hard layer is located on the side opposite to the semiconductor wafer with respect to the resin layer to be embedded in the thickness direction of the semiconductor device.
  • the minimum melt viscosity of the hard layer is higher than the minimum melt viscosity of the resin layer for embedding. This makes it possible to reduce the warp of the semiconductor device.
  • the overall thickness of the sealing sheet is increased in order to reduce the warp of the sealing sheet, which hinders the miniaturization of the semiconductor device. There is a problem.
  • an electronic component module including a circuit board, a plurality of functional elements mounted on the upper surface of the circuit board, and a sealing resin for sealing the plurality of functional elements is known. (See, for example, Patent Document 3).
  • the semiconductor chip is soldered to the conductive layer of the wiring body by the reflow process.
  • Cu copper
  • the solder that has become a liquid phase due to heating during the reflow treatment may flow out along the conductive layer. If the solder flows out in an unintended direction in this way, the problem of short-circuit failure may occur.
  • the first object of the present disclosure is to provide a semiconductor device capable of suppressing the outflow of solder.
  • a second object of the present disclosure is to provide a semiconductor device capable of reducing warpage of the device while reducing the size.
  • the conventional electronic component has a configuration in which a plurality of functional elements are arranged side by side on the same plane of the circuit board, it is in a plane direction along the upper surface of the circuit board, that is, a direction orthogonal to the height direction of the electronic component. There is room for improvement in miniaturization.
  • a third object of the present disclosure is to provide an electronic component and a method for manufacturing the electronic component, which can be miniaturized in a direction orthogonal to the height direction of the electronic component.
  • the semiconductor device includes a substrate having a substrate main surface and a substrate back surface facing opposite sides, a wiring portion having a conductive layer formed on the substrate main surface, and an upper surface of the wiring portion.
  • a joint portion having a first plating layer formed on the above, a first solder layer formed on the upper surface of the first plating layer, an element main surface facing the substrate main surface, and an element main surface formed on the element main surface.
  • a semiconductor device having the element electrode formed, a second solder layer formed on the lower surface of the element electrode and bonded to the first solder layer, and a sealing resin covering the semiconductor element, and the joint portion. Is larger than the element electrode when viewed from the thickness direction perpendicular to the main surface of the substrate.
  • the first solder layer is joined to the second solder layer of the semiconductor element by reflow processing to form a solder layer.
  • the molten second solder layer is fused with the first solder layer, so that it is difficult for the molten second solder layer to flow out of the plating layer. Therefore, it is possible to suppress the outflow of solder in the reflow process when mounting the semiconductor element.
  • the semiconductor device includes a first layer having a first main surface and a first back surface facing opposite sides in the thickness direction, a second back surface in contact with the first main surface, and the above.
  • the electronic component according to the third aspect of the present disclosure is formed on the insulating main surface and the insulating main surface having an electrically insulating main surface and an insulating back surface facing opposite sides in the thickness direction.
  • a main surface wiring having a wiring main surface facing the same direction as the above, a wiring back surface facing the insulating main surface, and the main surface wiring conducting the main surface wiring, and the main surface wiring with respect to the main surface wiring in the thickness direction.
  • a first functional element arranged on the opposite side of the insulating member, a sealing resin that covers the main surface wiring and the first functional element and has an element mounting surface that faces the same direction as the insulating main surface, and the main surface.
  • the first functional element and the second functional element are arranged at different positions in the thickness direction, the first functional element and the second functional element overlap each other when viewed from the thickness direction.
  • a 1-functional element and a 2nd functional element can be arranged. Therefore, the size of the electronic component in the direction orthogonal to the thickness direction is reduced as compared with the configuration in which the first functional element and the second functional element are arranged side by side on the same plane in the direction orthogonal to the thickness direction. Can be done.
  • the electronic component according to the fourth aspect of the present disclosure is formed on the insulating main surface and the insulating main surface having an electrically insulating main surface and an insulating back surface facing opposite sides in the thickness direction.
  • a main surface wiring having a wiring main surface facing the same direction as the above, a wiring back surface facing the insulating main surface, and a main surface wiring conducting the main surface wiring, from the wiring back surface to the insulating back surface in the thickness direction.
  • a first function that extends and is conductive to the through wiring exposed from the back surface of the insulation and the main surface wiring, and is arranged on the opposite side of the main surface wiring to the main surface wiring in the thickness direction.
  • An element a sealing resin that covers the main surface wiring and the first functional element and has an element mounting surface that faces the same direction as the insulating main surface, and a sealing resin that conducts to the main surface wiring and is conductive in the thickness direction.
  • a connecting conductor extending from the wiring main surface to the element mounting surface and exposed from the element mounting surface is provided, and the connecting conductor is electrically connected to a second functional element mounted on the element mounting surface. It is configured to be connected to.
  • the first functional element and the second functional element are arranged at different positions in the thickness direction, the first functional element and the second functional element overlap each other when viewed from the thickness direction.
  • a 1-functional element and a 2nd functional element can be arranged. Therefore, the size of the electronic component in the direction orthogonal to the thickness direction is reduced as compared with the configuration in which the first functional element and the second functional element are arranged side by side on the same plane in the direction orthogonal to the thickness direction. Can be done.
  • the method for manufacturing an electronic component according to a fifth aspect of the present disclosure is formed so as to fill between a step of forming a plurality of through wires on a support substrate and the plurality of through wires on the support substrate, and has a thickness.
  • a resin layer forming step of forming a resin layer covering the main surface wiring, the connecting conductor, and the first functional element By cutting the insulating layer, the resin layer, the main surface wiring, and the penetrating wiring in the thickness direction, the insulating member provided with the penetrating wiring, the main surface wiring, the connecting conductor, and the first one.
  • a cutting step of forming a sealing resin covering a functional element is provided, and in the resin layer forming step, the connecting conductor is exposed from the surface of the resin layer opposite to the insulating member.
  • a second element mounting step is provided in which the resin layer is formed and the second functional element is mounted on the surface of the sealing resin opposite to the insulating member so as to be electrically connected to the connecting conductor.
  • the first functional element and the second functional element are arranged at different positions in the thickness direction, the first functional element and the second functional element overlap each other when viewed from the thickness direction.
  • a 1-functional element and a 2nd functional element can be arranged. Therefore, the size of the electronic component in the direction orthogonal to the thickness direction is reduced as compared with the configuration in which the first functional element and the second functional element are arranged side by side on the same plane in the direction orthogonal to the thickness direction. Can be done.
  • the method for manufacturing an electronic component according to a sixth aspect of the present disclosure includes an insulating layer forming step of forming an insulating layer having an insulating main surface and an insulating back surface facing opposite sides in the thickness direction, and a penetration exposed from the insulating back surface.
  • a first surface wiring having a wiring main surface and a wiring back surface facing opposite sides in the thickness direction, and being laminated on the insulating main surface so as to conduct with the through wiring on the wiring back surface.
  • the resin layer is formed by comprising a cutting step of forming the insulating member provided with the through wiring, the main surface wiring, the connecting conductor, and the sealing resin covering the first functional element.
  • the resin layer is formed so that the connecting conductor is exposed from the surface of the resin layer opposite to the insulating member, and the sealing resin is electrically connected to the connecting conductor.
  • a second element mounting step of mounting the second functional element on the surface opposite to the insulating member is provided.
  • the first functional element and the second functional element are arranged at different positions in the thickness direction, the first functional element and the second functional element overlap each other when viewed from the thickness direction.
  • a 1-functional element and a 2nd functional element can be arranged. Therefore, the size of the electronic component in the direction orthogonal to the thickness direction is reduced as compared with the configuration in which the first functional element and the second functional element are arranged side by side on the same plane in the direction orthogonal to the thickness direction. Can be done.
  • the method for manufacturing an electronic component according to a seventh aspect of the present disclosure is formed so as to fill between a step of forming a plurality of through wires on a support substrate and the plurality of through wires on the support substrate, and has a thickness.
  • a first element mounting step of mounting the first functional element on the wiring main surface a resin layer forming step of forming a resin layer covering the main surface wiring, the connecting conductor, and the first functional element, and the above.
  • the insulating layer, the resin layer, the main surface wiring, and the penetrating wiring in the thickness direction, the insulating member provided with the penetrating wiring, the main surface wiring, the connecting conductor, and the first A cutting step of forming a sealing resin covering a functional element is provided, and in the resin layer forming step, the connecting conductor is exposed from the surface of the resin layer opposite to the insulating member.
  • a resin layer is formed, and the sealing resin has an element mounting surface on which a second functional element electrically connected to the connecting conductor is mounted, and the element mounting surface is the sealing resin of the sealing resin. It is formed on the surface opposite to the insulating layer in the thickness direction.
  • the first functional element and the second functional element are arranged at different positions in the thickness direction, the first functional element and the second functional element overlap each other when viewed from the thickness direction.
  • a 1-functional element and a 2nd functional element can be arranged. Therefore, the size of the electronic component in the direction orthogonal to the thickness direction is reduced as compared with the configuration in which the first functional element and the second functional element are arranged side by side on the same plane in the direction orthogonal to the thickness direction. Can be done.
  • the method for manufacturing an electronic component according to an eighth aspect of the present disclosure includes an insulating layer forming step of forming an insulating layer having an insulating main surface and an insulating back surface facing opposite sides in the thickness direction, and a penetration exposed from the insulating back surface.
  • a first surface wiring having a wiring main surface and a wiring back surface facing opposite sides in the thickness direction, and being laminated on the insulating main surface so as to be conductive with the through wiring on the wiring back surface.
  • the resin layer is formed by comprising a cutting step of forming the insulating member provided with the through wiring, the main surface wiring, the connecting conductor, and the sealing resin covering the first functional element.
  • the resin layer is formed so that the connecting conductor is exposed from the surface of the resin layer opposite to the insulating member, and the sealing resin is electrically connected to the connecting conductor. It has an element mounting surface on which the second functional element is mounted, and the element mounting surface is formed on the surface of the sealing resin on the side opposite to the insulating layer in the thickness direction.
  • the first functional element and the second functional element are arranged at different positions in the thickness direction, the first functional element and the second functional element overlap each other when viewed from the thickness direction.
  • a 1-functional element and a 2nd functional element can be arranged. Therefore, the size of the electronic component in the direction orthogonal to the thickness direction is reduced as compared with the configuration in which the first functional element and the second functional element are arranged side by side on the same plane in the direction orthogonal to the thickness direction. Can be done.
  • the schematic plan view which shows the semiconductor device of 2nd Embodiment. A partially enlarged plan view of the semiconductor device of the second embodiment. Partially enlarged plan view of the semiconductor device of the modified example. Schematic cross-sectional view of the semiconductor device of the modified example.
  • FIG. 6 Schematic cross-sectional view of the semiconductor device of the modified example. Schematic cross-sectional view of the semiconductor device of the modified example. Schematic cross-sectional view of the semiconductor device of the modified example. Schematic cross-sectional view of the semiconductor device of the modified example. It is a top view of the semiconductor device which concerns on 3rd Embodiment of this invention, and is transmitted through the 2nd layer of the sealing resin. It is a plan view corresponding to FIG. 14, and the semiconductor element is further transmitted through FIG. It is a bottom view of the semiconductor device shown in FIG. It is a front view of the semiconductor device shown in FIG. It is sectional drawing which follows the VV line of FIG. FIG. 6 is a cross-sectional view taken along the line VI-VI of FIG. It is a partially enlarged view of FIG.
  • FIG. 2 is a cross-sectional view taken along the line IX-IX of FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG.
  • FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing explaining the manufacturing process of the semiconductor device shown in FIG. It is a top view of the semiconductor device which concerns on 4th Embodiment of this invention, and is transmitted through the 2nd layer of the sealing resin. It is a front view of the semiconductor device shown in FIG. 37. FIG.
  • FIG. 3 is a cross-sectional view taken along the line XXVI-XXVI of FIG. 37. It is a top view of the semiconductor device which concerns on 5th Embodiment of this invention, and is transmitted through the 2nd layer of the sealing resin. It is a bottom view of the semiconductor device shown in FIG. 40. It is sectional drawing which follows the XXIX-XXIX line of FIG. 40. It is sectional drawing which follows the XXX-XXX line of FIG. 40. It is a partially enlarged view of FIG. 42. It is a top view of the semiconductor device which concerns on 6th Embodiment of this invention. It is a plan view corresponding to FIG. 45, and is transparent to the second layer of the sealing resin with respect to FIG. 45.
  • FIG. 5 is a cross-sectional view taken along the line XXXIV-XXXIV of FIG. 45.
  • FIG. 5 is a cross-sectional view taken along the line XXXV-XXXV of FIG. 45.
  • a perspective view of the electronic component of the seventh embodiment as viewed from the plane side.
  • a perspective view of the electronic component of FIG. 49 as viewed from the back surface side.
  • FIG. 53 is a cross-sectional view taken along the line 7-7.
  • FIG. 5 is an enlarged view of the electrode pad of the first functional element of FIG. 55 and its periphery. An enlarged view of the upper surface of the connecting conductor of FIG. 56 and its surroundings.
  • the explanatory view which shows an example of one process of the manufacturing method of the electronic component of 7th Embodiment.
  • the explanatory view which shows an example of one process of the manufacturing method of the electronic component of 7th Embodiment.
  • the explanatory view which shows an example of one process of the manufacturing method of the electronic component of 7th Embodiment.
  • the explanatory view which shows an example of one process of the manufacturing method of the electronic component of 7th Embodiment.
  • the explanatory view which shows an example of one process of the manufacturing method of the electronic component of 7th Embodiment.
  • Sectional drawing of the electronic component of 8th Embodiment An enlarged view of a part of FIG. 79.
  • the explanatory view which shows an example of one process of the manufacturing method of the electronic component of 8th Embodiment.
  • the explanatory view which shows an example of one process of the manufacturing method of the electronic component of 8th Embodiment.
  • the explanatory view which shows an example of one process of the manufacturing method of the electronic component of 8th Embodiment.
  • FIG. 10 is a plan view of the electronic component of FIG. 101.
  • FIG. 10 is a cross-sectional view taken along the line 56-56 of FIG.
  • FIG. 101 Schematic circuit diagram of the electronic component of the modified example.
  • Back view of the electronic component of the modified example. An enlarged cross-sectional view of the electrode pad of the first functional element and its periphery with respect to the electronic component of the modified example.
  • Back view of the electronic component of the modified example. Top view of the electronic component of the modified example.
  • Cross-sectional view of the electronic component of the modified example. Cross-sectional view of the electronic component of the modified example.
  • the semiconductor device A1 includes a substrate 10, a wiring portion 20, a joint portion 40, a semiconductor element 50, a sealing resin 60, and an external connection terminal 70.
  • the wiring unit 20 includes a main surface wiring 21 and a through wiring 22.
  • FIG. 1 is a cross-sectional view of the semiconductor device A1 of the first embodiment.
  • FIG. 2 is a schematic plan view of the semiconductor device A1.
  • the semiconductor element 50 is shown by a chain double-dashed line in FIG. 2, except for the sealing resin 60.
  • FIG. 3 is a partially enlarged plan view of the semiconductor device A1 and shows a part of the wiring portion 20.
  • FIG. 4 is a partially enlarged cross-sectional view of the semiconductor device A1, showing a part of the wiring portion 20, the joint portion 40, and the semiconductor element 50.
  • FIG. 5 shows a part of the wiring portion 20, the joint portion 40, and the semiconductor element 50, and shows a state before mounting.
  • the semiconductor device A1 shown in these figures is a device that is surface-mounted on the circuit boards of various electronic devices.
  • the thickness direction of the substrate 10 is referred to as the thickness direction Z.
  • a direction along one side of the semiconductor device A1 orthogonal to the thickness direction Z (horizontal direction in the plan view) is referred to as a first direction X.
  • a direction (vertical direction in the plan view) orthogonal to both the thickness direction Z and the first direction X of the substrate 10 is referred to as a second direction Y.
  • the semiconductor device A1 has a rectangular shape in the thickness direction Z view.
  • the semiconductor element 50 has a rectangular shape when viewed from the thickness direction Z.
  • the semiconductor element 50 of the present embodiment has a square shape when viewed from the thickness direction Z.
  • the semiconductor element 50 is an integrated circuit (IC) such as an LSI (Large Scale Integration). Further, the semiconductor element 50 may be a voltage control element such as an LDO (Low Drop Out), an amplification element such as an operational amplifier, or a discrete semiconductor element such as a diode or various sensors.
  • the element main surface 501 is a surface on which a component member for the function of the semiconductor element 50 is formed.
  • the semiconductor element 50 is not limited to one in which a plurality of constituent members are formed, and the constituent members are formed on an element in which a single constituent member is formed, such as a chip capacitor or a chip inductor, or a base material other than a semiconductor. It can be a formed element.
  • the semiconductor element 50 is an LSI.
  • the semiconductor device A1 has a plurality of external connection terminals 70.
  • the external connection terminal 70 is located outside the peripheral edge of the semiconductor element 50.
  • the semiconductor device A1 is a package-type semiconductor device called a Fan-Out type.
  • the semiconductor element 50 includes an element main surface 501 and an element back surface 502 facing opposite sides in the thickness direction Z, and element side surfaces 503, 504, 505, 506 extending in the thickness direction Z.
  • the element side surface 503 intersects the element main surface 501 and the element back surface 502.
  • the element main surface 501 faces the substrate main surface 101 of the substrate 10.
  • the element back surface 502 faces the same direction as the substrate main surface 101 of the substrate 10.
  • the element side surfaces 503 and 504 face each other in the first direction X.
  • the element side surfaces 505 and 506 face each other in the second direction Y.
  • the element main surface 501 is a surface on which a constituent member for the function of the semiconductor element 50 is formed.
  • the semiconductor element 50 has an element electrode 55 for mounting on the element main surface 501 side.
  • the element electrode 55 is mounted on the substrate 10 by the first solder layer 42 of the joint portion 40 and the second solder layer 56 of the semiconductor element 50. That is, the semiconductor element 50 is mounted with the element main surface 501 facing the substrate 10. Therefore, the element main surface 501 can be said to be an element mounting surface for mounting the semiconductor element 50.
  • the semiconductor element 50 has an element substrate 51, an electrode pad 52, an insulating film 53, a protective film 54, and an element electrode 55.
  • the electrode pad 52 is made of, for example, Al (aluminum).
  • the insulating film 53 covers the surface of the element substrate 51 and the peripheral edge of the electrode pad 52.
  • the insulating film 53 is made of, for example, SiN.
  • the protective film 54 covers the surface of the insulating film 53 and a part of the electrode pad 52, and exposes a part of the surface of the electrode pad 52 as a connection terminal.
  • the protective film 54 is made of, for example, a polyimide resin.
  • the element electrode 55 is connected to a connection terminal which is an exposed portion of the electrode pad 52.
  • the element electrode 55 includes a metal layer 551, a conductive layer 552, and a barrier layer 553 as a second plating layer.
  • the metal layer 551 is formed so as to cover the exposed portion of the electrode pad 52 and the end portion of the opening of the protective film 54 that exposes the electrode pad 52.
  • the metal layer 551 is made of, for example, titanium (Ti) / Cu and is formed as a seed layer for forming the conductive layer 32.
  • the conductive layer 552 is formed so as to cover the lower surface of the metal layer 551.
  • the conductive layer 32 is made of, for example, a CU or Cu alloy.
  • the barrier layer 553 is formed so as to cover the lower surface of the conductive layer 552.
  • the barrier layer 553 is composed of Ni, an alloy containing Ni, and a plurality of metal layers containing Ni.
  • a second solder layer 56 is formed on the lower surface 553d of the barrier layer 553. That is, the lower surface 553d of the barrier layer 553 is the lower surface of the element electrode 55.
  • the substrate 10 is a support member on which the semiconductor element 50 is mounted and is the basis of the semiconductor device A1.
  • the shape of the substrate 10 as viewed from the thickness direction Z is a rectangular shape in which the length of the side in the first direction X and the length of the side in the second direction Y are substantially equal.
  • the shape of the substrate 10 and the length of each side may be changed as appropriate.
  • the substrate 10 has a substrate main surface 101, a substrate back surface 102, and a plurality of substrate side surfaces 103.
  • the substrate main surface 101 and the substrate back surface 102 face opposite to each other in the thickness direction Z.
  • the substrate main surface 101 is flat.
  • the back surface 102 of the substrate is flat.
  • Each substrate side surface 103 intersects the substrate main surface 101 and the substrate back surface 102.
  • the substrate side surface 103 faces either the first direction X or the second direction Y.
  • the side surface 103 of each substrate is flat.
  • Each substrate side surface 103 intersects the substrate main surface 101 and the substrate back surface 102, and is orthogonal to the substrate main surface 101 in the first embodiment.
  • the substrate 10 is made of, for example, a material having electrical insulation. As this material, for example, a synthetic resin containing an epoxy resin or the like as a main component, ceramics, glass, or the like can be used.
  • the substrate 10 has a plurality of through holes 105 penetrating the substrate 10 from the substrate main surface 101 to the substrate back surface 102 in the thickness direction Z. In the first embodiment, the substrate 10 has four through holes 105. Each through hole 105 is provided near each of the four corners of the substrate 10.
  • the through hole 105 has, for example, a rectangular shape when viewed from the thickness direction Z. The shape of the through hole 105 may be circular or polygonal.
  • the wiring unit 20 includes a plurality of main surface wirings 21, a plurality of through wirings 22, and a plurality of columnar wirings 27.
  • Each through wiring 22 is arranged in each through hole 105.
  • Each through wiring 22 has an upper surface 221 and a lower surface 222, and a plurality of side surfaces 223.
  • the upper surface 221 and the lower surface 222 face opposite to each other in the thickness direction Z.
  • Each side surface 223 intersects the upper surface 221 and the lower surface 222.
  • the upper surface 221 of the through wiring 22 is flush with the substrate main surface 101 of the substrate 10.
  • the lower surface 222 of the through wiring 22 is flush with the substrate back surface 102 of the substrate 10.
  • the lower surface 222 is an exposed surface exposed from the substrate back surface 102 of the substrate 10.
  • At least one of the upper surface 221 and the lower surface 222 of the through wiring 22 may not be flush with the substrate main surface 101 and the substrate back surface 102 of the substrate 10. Further, the side surface 223 of the through wiring 22 is in contact with the inner wall surface 106 of the through hole 105.
  • the through wiring 22 is made of a material having electrical conductivity. As the material of the through wiring 22, for example, Cu, Cu alloy, or the like can be used.
  • the main surface wiring 21 is formed on the substrate main surface 101 of the substrate 10.
  • the main surface wiring 21 is made of a material having electrical conductivity and is electrically connected to the through wiring 22.
  • the main surface wiring 21 has an upper surface 211, a lower surface 212, and a side surface 213.
  • the upper surface 211 of the main surface wiring 21 faces the same direction as the substrate main surface 101 of the substrate 10.
  • the lower surface 212 of the main surface wiring 21 faces the same direction as the substrate back surface 102 of the substrate 10 and faces the substrate main surface 101 of the substrate 10.
  • the side surface 213 of the main surface wiring 21 faces the same direction as the substrate side surface 103 of the substrate 10. Further, the side surface 213 of the main surface wiring 21 intersects the upper surface 211 and the lower surface 212 of the main surface wiring 21.
  • the columnar wiring 27 extends in the thickness direction Z from the upper surface 211 of the main surface wiring 21. More specifically, the columnar wiring 27 extends from the upper surface 211 of the main surface wiring 21 to the side opposite to the through wiring 22 in the thickness direction Z.
  • the shape of the columnar wiring 27 as viewed from the thickness direction Z is, for example, a rectangular shape. That is, the columnar wiring 27 of this embodiment is a prism.
  • the shape of the columnar wiring 27 is not limited to this, and may be a cylinder, a polygonal column, or the like.
  • the columnar wiring 27 has an upper surface 271, a lower surface 272, and a plurality of side surfaces 273.
  • the upper surface 271 and the lower surface 272 face opposite to each other in the thickness direction Z.
  • Each side surface 273 is sandwiched between an upper surface 271 and a lower surface 272.
  • the upper surface 271 of the columnar wiring 27 is, for example, flat.
  • the shape of the upper surface 271 can be changed arbitrarily.
  • the lower surface 272 of the columnar wiring 27 is a surface in contact with the upper surface 211 of the main surface wiring 21.
  • the lower surface 272 is, for example, flat.
  • one side surface 273 of the plurality of side surfaces 273 is exposed from the sealing resin 60.
  • the side surface 273a facing the first direction X is an exposed side surface exposed from the resin side surface 603 of the sealing resin 60.
  • the main surface wiring 21 includes a metal layer 31 and a conductive layer 32.
  • the metal layer 31 and the conductive layer 32 are laminated on the substrate main surface 101 of the substrate 10 in this order.
  • the metal layer 31 is composed of, for example, a Ti layer in contact with the main surface 101 of the substrate 10 and the upper surface 221 of the through wiring 22 shown in FIG. 1, and a Cu layer in contact with the Ti layer.
  • the metal layer 31 is formed as a seed layer that forms the conductive layer 32.
  • the metal layer 31 has an upper surface 311 and a lower surface 312 facing opposite sides in the thickness direction Z.
  • the conductive layer 32 is formed on the upper surface 311 of the metal layer 31.
  • the conductive layer 32 is made of Cu and a Cu alloy.
  • the conductive layer 32 has an upper surface 321 and a lower surface 322 facing opposite sides in the thickness direction Z.
  • the thickness of the conductive layer 32 is, for example, 15 ⁇ m or more and 20 ⁇ m or less.
  • the joint portion 40 is formed on the main surface wiring 21.
  • the joint portion 40 conducts to the wiring portion 20.
  • the joining portion 40 joins the semiconductor element 50 to the wiring portion 20.
  • the joint portion 40 has a plating layer 41 as a first plating layer formed on the upper surface 321 of the conductive layer 32 of the main surface wiring 21, and a first solder layer 42 formed on the upper surface of the plating layer 41.
  • the semiconductor element 50 has an element electrode 55 formed on the element main surface 501 and a second solder layer 56 formed on the lower surface of the element electrode 55.
  • the joint portion 40 is formed larger than the element electrode 55 of the semiconductor element 50 when viewed from the thickness direction Z.
  • the first solder layer 42 and the second solder layer 56 are joined to each other by a reflow process in the process of mounting the semiconductor element 50 on the substrate 10 to form an integral solder layer 45. That is, the semiconductor element 50 is connected to the main surface wiring 21 by the solder layer 45 and mounted on the substrate 10.
  • FIG. 5 shows the joint portion 40 before the reflow treatment, the element electrode 55 of the semiconductor element 50, and the second solder layer 56.
  • the joint portion 40 includes a plating layer 41 and a first solder layer 42.
  • the plating layer 41 and the first solder layer 42 are laminated on the main surface wiring 21 of the wiring portion 20 in this order.
  • the plating layer 41 is made of a conductive metal material.
  • the plating layer 41 is made of Ni (nickel).
  • the first solder layer 42 is made of an alloy containing Sn (tin) and Sn. This alloy is, for example, a Sn—Ag (silver) alloy, a Sn—Sb (antimony) alloy, or the like.
  • the plating layer 41 is formed on the upper surface 321 of the conductive layer 32 constituting the wiring portion 20.
  • the plating layer 41 has an upper surface 411, a lower surface 412, and a side surface 413.
  • the upper surface 411 faces the same direction as the upper surface 321 of the conductive layer 32.
  • the lower surface 412 faces the upper surface 321 of the conductive layer 32.
  • the lower surface 412 is in contact with the upper surface 321 of the conductive layer 32.
  • the side surface 413 intersects the upper surface 411 and the lower surface 412.
  • An oxide film may be formed on the side surface 413.
  • the thickness T1 of the plating layer 41 is, for example, 3 ⁇ m or more and 5 ⁇ m or less.
  • the first solder layer 42 has an upper surface 421, a lower surface 422, and a side surface 423.
  • the upper surface 421 and the lower surface 422 face opposite to each other in the thickness direction Z.
  • the side surface 423 intersects the upper surface 421 and the lower surface 422.
  • the lower surface 422 of the first solder layer 42 is in contact with the upper surface 411 of the plating layer 41.
  • the first solder layer 42 is formed to have the same size as the plating layer 41 when viewed from the thickness direction Z.
  • the first solder layer 42 is formed to have a thickness equal to or less than the thickness T1 of the plating layer 41.
  • the thickness of the first solder layer 42 is preferably, for example, 1 ⁇ m or more and 5 ⁇ m or less.
  • the aspect ratio in the cross section of the substrate 10 perpendicular to the substrate main surface 101, for example, the cross section along the first direction X is preferably 40 or more and 80 or less.
  • the aspect ratio of the first solder layer 42 is the aspect ratio of the rectangle including the first solder layer 42, and the length L1 of the first solder layer 42 in the first direction X with respect to the thickness T2 of the first solder layer 42.
  • FIG. 4 shows the solder layer 45 after the reflow treatment.
  • the solder layer 45 has an upper surface 451 and a lower surface 452, and a side surface 453.
  • the upper surface 451 and the lower surface 452 face opposite to each other in the thickness direction Z.
  • the side surface 453 intersects the upper surface 451 and the lower surface 452.
  • the upper surface 451 of the solder layer 45 is in contact with the lower surface of the element electrode 55, that is, the lower surface 553d of the barrier layer 553.
  • the lower surface 452 of the solder layer 45 is in contact with the upper surface 411 of the plating layer 41.
  • the solder layer 45 is formed in a substantially trapezoidal shape in a cross section perpendicular to the main surface 101 of the substrate.
  • the side surface of the solder layer 45 extends from the outer peripheral end of the upper surface 411 of the plating layer 41 to the outer peripheral end of the element electrode 55, more specifically to the outer peripheral end of the lower surface 553d of the barrier layer 553. Further, the side surface 453 of the solder layer 45 is inclined so that the width of the first direction X and the width of the second direction Y become larger toward the substrate 10.
  • the sealing resin 60 is formed so as to be in contact with the substrate main surface 101 of the substrate 10 and to cover the semiconductor element 50. More specifically, the sealing resin 60 covers the element main surface 501, the element back surface 502, and the element side surface 503 of the semiconductor element 50. Further, in the first embodiment, the sealing resin 60 covers the main surface wiring 21 and the joint portion 40.
  • the sealing resin 60 overlaps with the substrate 10 when viewed from the thickness direction Z.
  • the sealing resin 60 has a resin upper surface 601 facing the same direction as the substrate main surface 101 of the substrate 10 and a resin side surface 603 facing the same direction as the substrate side surface 103.
  • the sealing resin 60 has a first resin portion 60A which is a portion on the side of the substrate 10 in the thickness direction Z, and a second resin portion 60B on the side of the resin upper surface 601.
  • the first resin portion 60A has a first resin side surface 603a forming a part of the resin side surface 603, and the second resin portion 60B has a second resin side surface 603b forming a part of the resin side surface 603.
  • the first resin portion 60A is the same size as the substrate 10 when viewed from the thickness direction Z. Further, when viewed from the thickness direction Z, the second resin portion 60B is formed larger than the first resin portion 60A.
  • the second resin side surface 603b is located outside the first resin side surface 603a.
  • the sealing resin 60 has a step 61 recessed inside the sealing resin 60 due to the difference in size between the first resin portion 60A and the second resin portion 60B. As shown in FIG. 2, the step 61 is provided over the entire circumferential direction of the sealing resin 60.
  • the sealing resin 60 is made of, for example, a resin having electrical insulation.
  • a resin having electrical insulation for example, a synthetic resin containing an epoxy resin as a main component can be used. Further, the sealing resin 60 is colored black, for example.
  • the external connection terminal 70 is formed so as to cover the wiring portion 20 exposed from the substrate 10 and the sealing resin 60.
  • the external connection terminal 70 has a first conductive film 71 that covers the lower surface 222 of the through wiring 22, a second conductive film that covers the side surface 223 of the through wiring 22, the side surface 213 of the main surface wiring 21, and the side surface 273a of the columnar wiring 27. It has 72 and.
  • the external connection terminal 70 having the first conductive film 71 and the second conductive film 72 becomes an external connection terminal of the semiconductor device A1.
  • the external connection terminal 70 is composed of, for example, a plurality of metal layers laminated with each other. Examples of the metal layer include a Ni layer, a Pd (palladium) layer, and an Au (gold) layer.
  • the material of the external connection terminal 70 is not limited, but may be configured by laminating, for example, a Ni layer and an Au layer, or may be Sn.
  • solder that connects the external connection terminal 70 to the connection pad of the mounting board is interposed between the first conductive film 71 and the connection pad, and is formed on the second conductive film 72. Also adheres. That is, the solder that has been put into a liquid phase state by the reflow treatment crawls up the second conductive film 72 and forms a solder fillet between the second conductive film 72 and the connection pad. As described above, in the semiconductor device A1, the solder fillet is formed more easily. With this solder fillet, the bonding area of the solder can be increased and the connection strength can be further increased. Further, the solder fillet allows the soldering state of the semiconductor device A1 to be confirmed from the outside.
  • FIG. 3 shows a part of the semiconductor element 50 and the main surface wiring 21 in the semiconductor device A1 of the present embodiment.
  • the semiconductor element 50 and the element electrode 55 are shown by alternate long and short dash lines.
  • the main surface wiring 21 is connected to the element electrode 55 of the semiconductor element 50, and extends from the element electrode 55 toward the outside of the semiconductor element 50.
  • the joint portion 40 composed of the plating layer 41 and the first solder layer 42 has end sides 40a and 40c extending in the first direction X and end sides 40b and 40d extending in the second direction Y.
  • the element electrode 55 is formed in a rectangular shape when viewed from the thickness direction Z, and has side surfaces 55a and 55c along the first direction X and side surfaces 55b and 55d along the second direction Y.
  • the distance L2a from the side surface 55a of the element electrode 55 to the end side 40a of the joint portion 40 is, for example, 4 ⁇ m or more and 10 ⁇ m or less.
  • the distance L2b from the side surface 55b of the element electrode 55 to the end side 40b of the joint portion 40 is, for example, 4 ⁇ m or more and 10 ⁇ m or less.
  • the distance L2c from the side surface 55c of the element electrode 55 to the end side 40c of the joint portion 40 is, for example, 4 ⁇ m or more and 10 ⁇ m or less.
  • the distance L2d from the side surface 55d of the element electrode 55 to the end side 40d of the joint portion 40 is, for example, 4 ⁇ m or more and 10 ⁇ m or less.
  • the distance L3a between the end side 21a and the joint portion 40 is, for example, 0.5 ⁇ m or more and 1.0 ⁇ m or less.
  • the distance L3b between the side side 21b and the joint 40 is, for example, 0.5 ⁇ m or more and 1.0 ⁇ m or less.
  • the distance L3c between the side side 21c and the joint portion 40 is, for example, 0.5 ⁇ m or more and 1.0 ⁇ m or less.
  • the support substrate is made of, for example, a Si single crystal material.
  • a substrate made of a synthetic resin material such as epoxy resin may be used.
  • a terminal pillar serving as a through wiring 22 is formed on the upper surface of the support substrate.
  • the terminal pillar is made of, for example, Cu or Cu alloy.
  • the terminal pillar is composed of, for example, a seed layer formed on the upper surface of the support substrate and a plated metal formed on the upper surface of the seed layer.
  • the terminal pillar may be formed of a Cu columnar material.
  • a base material that contacts the upper surface of the support substrate and covers the terminal pillars is formed.
  • the base material is formed so as to cover the upper surface of the terminal pillar.
  • the material constituting the substrate 10 shown in FIG. 1 can be used.
  • a synthetic resin containing an epoxy resin or the like as a main component can be used as the material of the base material.
  • the base material is the substrate 10 shown in FIG. In grinding the base material, the base material has the same thickness as the substrate 10.
  • the main surface wiring 21 is formed on the upper surface of the base material and the upper surface 221 of the through wiring 22.
  • the main surface wiring 21 includes a metal layer 31 and a conductive layer 32.
  • the metal layer 31 is formed by a sputtering method.
  • the metal layer 31 including the Ti layer and the Cu layer forms a Ti layer on the upper surface of the base material and the upper surface 221 of the through wiring 22, and forms a Cu layer in contact with the Ti layer.
  • the conductive layer 32 is formed by depositing the plated metal on the surface of the metal layer 31 by an electrolytic plating method using the metal layer 31 as a conductive path.
  • the joint portion 40 is formed on the main surface wiring 21.
  • the joint portion 40 includes a plating layer 41 and a first solder layer 42.
  • a plating layer 41 is formed on the main surface wiring 21 by, for example, an electrolytic plating method.
  • the first solder layer 42 is formed on the plating layer 41 by, for example, an electrolytic plating method.
  • a columnar wiring 27 is formed on the main surface wiring 21.
  • the columnar wiring 27 includes, for example, a seed layer and a plating layer.
  • the seed layer is composed of, for example, a first layer whose main component is Ti and a second layer whose main component is Cu.
  • the main component of the plating layer is, for example, Cu.
  • a seed layer is formed on the main surface wiring 21 by, for example, a sputtering method, and then a plating layer is formed by, for example, an electrolytic plating method using the seed layer as a conductive path to form a columnar wiring 27.
  • the semiconductor element 50 is mounted.
  • the semiconductor element 50 is mounted by flip chip bonding (FCB: Flip Chip Bonding).
  • FCB Flip Chip Bonding
  • FCB Flip Chip Bonding
  • flux is pin-transferred and applied to the second solder layer 56 of the semiconductor element 50, and the flip chip is mounted.
  • the semiconductor element 50 is temporarily attached to the joint portion 40.
  • the first solder layer 42 of the joint portion 40 and the second solder layer 56 of the semiconductor element 50 are brought into a liquid phase state by reflow, and then the first solder layer 42 and the second solder layer 56 are solidified by cooling.
  • the solder layer 45 is formed.
  • the semiconductor element 50 is mounted on the substrate 10 by the solder layer 45.
  • the resin layer is a member that serves as the sealing resin 60 shown in FIG.
  • the resin layer is, for example, a synthetic resin mainly composed of an epoxy resin.
  • a resin layer is formed by transfer molding.
  • the support substrate is removed by, for example, grinding. It is also possible to use a method in which a release film is formed in advance between the support substrate and the base material and the support substrate is removed by a release method.
  • a groove is formed from the side of the base material to the middle of the resin layer by a dicing blade or the like, and the side surface 223 of the through wiring 22, the side surface 213 of the main surface wiring 21, and the side surface 273a of the columnar wiring 27 are exposed at the groove. ..
  • the external connection terminal 70 is formed on the surfaces of the through wiring 22, the main surface wiring 21, and the columnar wiring 27 exposed from the base material and the resin layer.
  • the external connection terminal 70 is made of, for example, plated metal.
  • the external connection terminal 70 is formed by precipitating plated metals such as Ni, Pd, and Au in this order by electroless plating.
  • the structure and forming method of the external connection terminal 70 are not limited.
  • a dicing tape is attached to the resin layer, the base material and the resin layer are cut, and the semiconductor element 50 is divided into individual pieces as one unit.
  • a dicing blade cuts from the side of the base material to the dicing tape to cut the base material and the resin layer.
  • the individual piece is a semiconductor device A1 including a substrate 10 and a sealing resin 60.
  • the semiconductor device A1 has a joint portion 40 on the upper surface 211 of the main surface wiring 21.
  • the joint portion 40 has a plating layer 41 and a first solder layer 42 on the plating layer 41.
  • the joint portion 40 is formed larger than the element electrode 55 of the semiconductor element 50 when viewed from the thickness direction Z.
  • the first solder layer 42 is joined to the second solder layer 56 of the semiconductor element 50 by a reflow process to form the solder layer 45.
  • the molten second solder layer 56 fuses with the first solder layer 42, so that it is difficult for the molten second solder layer 56 to flow out of the plating layer 41. Therefore, it is possible to suppress the outflow of solder in the reflow process when the semiconductor element 50 is mounted.
  • the joint portion 40 has a plating layer 41 on the upper surface of the main surface wiring 21 and a first solder layer 42 on the plating layer 41.
  • the main surface wiring 21 is made of Cu and Cu alloy
  • the first solder layer 42 is made of SnAg. Since the plating layer 41 is a barrier metal, it prevents alloying of Cu in the main surface wiring 21 with Sn in the first solder layer 42 and the second solder layer 56. Thereby, the generation of voids (Kirkendal voids) between SnAg and Cu can be suppressed.
  • the joint portion 40 has a plating layer 41 and a first solder layer 42 on the plating layer 41.
  • the first solder layer 42 is joined to the second solder layer 56 of the semiconductor element 50 to form the solder layer 45.
  • the upper surface 411 of the plating layer 41 may have irregularities in the formation of the main surface wiring 21 and the plating layer 41.
  • voids vacancy
  • the joint portion 40 has a plating layer 41 and a first solder layer 42 on the plating layer 41.
  • the first solder layer 42 is joined to the second solder layer 56 of the semiconductor element 50 to form the solder layer 45.
  • the upper surface 411 of the plating layer 41 may have irregularities in the formation of the main surface wiring 21 and the plating layer 41.
  • voids vacancy
  • the first solder layer 42 formed on the plating layer 41 is melted by the reflow treatment before mounting the semiconductor element 50, so that the surface having roughness is smoothed.
  • the thickness T2 of the first solder layer 42 is smaller than the size in the direction parallel to the upper surface 411 of the plating layer 41 on which the first solder layer 42 is formed. That is, since the aspect ratio of the first solder layer 42 is small, it is possible to suppress the solder flow in the reflow process before mounting the semiconductor element 50.
  • the semiconductor device A1 has a joint portion 40 on the upper surface 211 of the main surface wiring 21.
  • the joint portion 40 has a plating layer 41 and a first solder layer 42 on the plating layer 41.
  • the joint portion 40 is formed larger than the element electrode 55 of the semiconductor element 50 when viewed from the thickness direction Z.
  • the first solder layer 42 is joined to the second solder layer 56 of the semiconductor element 50 by a reflow process to form the solder layer 45.
  • the molten second solder layer 56 fuses with the first solder layer 42, so that it is difficult for the molten second solder layer 56 to flow out of the plating layer 41. Therefore, it is possible to suppress the outflow of solder in the reflow process when the semiconductor element 50 is mounted.
  • the thickness T2 of the first solder layer 42 is smaller than the size in the direction parallel to the upper surface 411 of the plating layer 41 on which the first solder layer 42 is formed. That is, since the aspect ratio of the first solder layer 42 is small, it is possible to suppress the solder flow in the reflow process before mounting the semiconductor element 50.
  • the joint portion 40 has a plating layer 41 on the upper surface of the main surface wiring 21 and a first solder layer 42 on the plating layer 41.
  • the main surface wiring 21 is made of Cu and Cu alloy
  • the first solder layer 42 is made of SnAg. Since the plating layer 41 is a barrier metal, alloying of Cu of the main surface wiring 21 with Sn of the first solder layer 42 and the second solder layer 56 is prevented. Thereby, the generation of voids (Kirkendal voids) between SnAg and Cu can be suppressed.
  • the joint portion 40 has a plating layer 41 and a first solder layer 42 on the plating layer 41.
  • the first solder layer 42 is joined to the second solder layer 56 of the semiconductor element 50 to form the solder layer 45.
  • the upper surface 411 of the plating layer 41 may have irregularities in the formation of the main surface wiring 21 and the plating layer 41.
  • voids vacancy
  • the joint portion 40 has a plating layer 41 and a first solder layer 42 on the plating layer 41.
  • the first solder layer 42 is joined to the second solder layer 56 of the semiconductor element 50 to form the solder layer 45.
  • the upper surface 411 of the plating layer 41 may have irregularities in the formation of the main surface wiring 21 and the plating layer 41.
  • voids vacancy
  • the first solder layer 42 formed on the plating layer 41 is melted by the reflow treatment before mounting the semiconductor element 50, so that the surface with roughness is smoothed.
  • this smoothing it is possible to suppress the generation of voids when the first solder layer 42 and the second solder layer 56 are joined.
  • solder for connecting the external connection terminal 70 to the connecting pad of the mounting board is interposed between the first conductive film 71 and the connecting pad, and the second It also adheres to the conductive film 72. That is, the solder that has been put into a liquid phase state by the reflow treatment crawls up the second conductive film 72 and forms a solder fillet between the second conductive film 72 and the connection pad. With this solder fillet, the bonding area of the solder can be increased and the connection strength can be further increased. Further, the solder fillet allows the soldering state of the semiconductor device A1 to be confirmed from the outside.
  • the semiconductor device A2 includes a substrate 10, a wiring portion 20, a joint portion 40, a semiconductor element 50, a sealing resin 60, and an external connection terminal 70.
  • the wiring unit 20 includes a main surface wiring 21 and a through wiring 22.
  • FIG. 6 is a cross-sectional view of the semiconductor device A2 of the second embodiment.
  • FIG. 7 is a schematic plan view of the semiconductor device A2.
  • the semiconductor element 50 is shown by a chain double-dashed line in FIG. 7, except for the sealing resin 60.
  • FIG. 8 is a partially enlarged plan view of the semiconductor device A2, and shows a part of the wiring portion 20.
  • the semiconductor device A2 shown in these figures is a device that is surface-mounted on the circuit boards of various electronic devices.
  • the thickness direction of the substrate 10 is referred to as the thickness direction Z.
  • the direction along one side of the semiconductor device A2 orthogonal to the thickness direction Z (horizontal direction in the plan view) is referred to as the first direction X.
  • a direction (vertical direction in the plan view) orthogonal to both the thickness direction Z and the first direction X of the substrate 10 is referred to as a second direction Y.
  • the semiconductor device A2 has a rectangular shape in the thickness direction Z view.
  • the semiconductor element 50 has a rectangular shape when viewed from the thickness direction Z.
  • the semiconductor element 50 has a rectangular shape that is long in the second direction Y with respect to the first direction X.
  • the semiconductor element 50 is an integrated circuit (IC) such as an LSI (Large Scale Integration). Further, the semiconductor element 50 may be a voltage control element such as an LDO (Low Drop Out), an amplification element such as an operational amplifier, or a discrete semiconductor element such as a diode or various sensors.
  • the element main surface 501 is a surface on which a component member for the function of the semiconductor element 50 is formed.
  • the semiconductor element 50 is not limited to one in which a plurality of constituent members are formed, and the constituent members are formed on an element in which a single constituent member is formed, such as a chip capacitor or a chip inductor, or a base material other than a semiconductor. It can be a formed element.
  • the semiconductor element 50 is an LSI.
  • the semiconductor device A2 has a plurality of external connection terminals 70.
  • the external connection terminal 70 is located outside the peripheral edge of the semiconductor element 50.
  • the semiconductor device A2 is a package-type semiconductor device called a Fan-Out type.
  • the semiconductor element 50 has an element main surface 501 and an element back surface 502 facing opposite sides in the thickness direction Z, and an element side surface 503 extending in the thickness direction Z.
  • the element side surface 503 intersects the element main surface 501 and the element back surface 502.
  • the element main surface 501 faces the substrate main surface 101 of the substrate 10.
  • the element back surface 502 faces the same direction as the substrate main surface 101 of the substrate 10.
  • the element main surface 501 is a surface on which a constituent member for the function of the semiconductor element 50 is formed.
  • the semiconductor element 50 has an element electrode 55 for mounting on the element main surface 501 side.
  • the element electrode 55 is mounted on the substrate 10 by the first solder layer 42 of the joint portion 40 and the second solder layer 56 of the semiconductor element 50. That is, the semiconductor element 50 is mounted with the element main surface 501 facing the substrate 10. Therefore, the element main surface 501 can be said to be an element mounting surface for mounting the semiconductor element 50.
  • the substrate 10 is a support member on which the semiconductor element 50 is mounted and is the basis of the semiconductor device A2.
  • the shape of the substrate 10 as viewed from the thickness direction Z is a rectangular shape in which the length of the side in the first direction X and the length of the side in the second direction Y are substantially equal to each other.
  • the shape of the substrate 10 and the length of each side may be changed as appropriate.
  • the substrate 10 has a substrate main surface 101, a substrate back surface 102, and a plurality of substrate side surfaces 103.
  • the substrate main surface 101 and the substrate back surface 102 face opposite to each other in the thickness direction Z.
  • the substrate main surface 101 is flat.
  • the back surface 102 of the substrate is flat.
  • Each substrate side surface 103 is sandwiched between the substrate main surface 101 and the substrate back surface 102.
  • the substrate side surface 103 faces either the first direction X or the second direction Y.
  • the side surface 103 of each substrate is flat.
  • Each substrate side surface 103 intersects the substrate main surface 101 and the substrate back surface 102, and is orthogonal to the substrate main surface 101 in the present embodiment.
  • the substrate 10 is made of, for example, a material having electrical insulation. As this material, for example, a synthetic resin containing an epoxy resin or the like as a main component, ceramics, glass, or the like can be used.
  • the substrate 10 has a plurality of through holes 105 penetrating the substrate 10 from the substrate main surface 101 to the substrate back surface 102 in the thickness direction Z. In this embodiment, the substrate 10 has four through holes 105. Each through hole 105 is provided near each of the four corners of the substrate 10.
  • the through hole 105 has, for example, a rectangular shape when viewed from the thickness direction Z. The shape of the through hole 105 may be circular or polygonal.
  • the wiring unit 20 includes a plurality of main surface wirings 21 and a plurality of through wirings 22.
  • Each through wiring 22 is arranged in each through hole 105.
  • Each through wiring 22 has an upper surface 221 and a lower surface 222, and a plurality of side surfaces 223.
  • the upper surface 221 and the lower surface 222 face opposite to each other in the thickness direction Z.
  • Each side surface 223 is sandwiched between an upper surface 221 and a lower surface 222.
  • the upper surface 221 of the through wiring 22 is flush with the substrate main surface 101 of the substrate 10.
  • the lower surface 222 of the through wiring 22 is flush with the substrate back surface 102 of the substrate 10.
  • the lower surface 222 is an exposed surface exposed from the substrate back surface 102 of the substrate 10.
  • At least one of the upper surface 221 and the lower surface 222 of the through wiring 22 may not be flush with the substrate main surface 101 and the substrate back surface 102 of the substrate 10. Further, the side surface 223 of the through wiring 22 is in contact with the inner wall surface 106 of the through hole 105.
  • the through wiring 22 is made of a material having electrical conductivity. As the material of the through wiring 22, for example, Cu, Cu alloy, or the like can be used.
  • the external connection terminal 70 is formed on the back surface 102 of the substrate 10.
  • the external connection terminal 70 is formed so as to cover the lower surface 222 of the through wiring 22. Further, the external connection terminal 70 is formed so as to extend from the through wiring 22 along the back surface 102 of the substrate and cover the back surface 102 of the substrate around the through hole 105.
  • the external connection terminal 70 is composed of, for example, a plurality of metal layers laminated with each other. Examples of the metal layer include a Ni layer, a Pd (palladium) layer, and an Au (gold) layer.
  • the material of the external connection terminal 70 is not limited, but may be configured by laminating, for example, a Ni layer and an Au layer, or may be Sn.
  • the main surface wiring 21 is formed on the substrate main surface 101 of the substrate 10.
  • the main surface wiring 21 is made of a material having electrical conductivity and is electrically connected to the through wiring 22.
  • the main surface wiring 21 has an upper surface 211, a lower surface 212, and a side surface 213.
  • the upper surface 211 of the main surface wiring 21 faces the same direction as the substrate main surface 101 of the substrate 10.
  • the lower surface 212 of the main surface wiring 21 faces the same direction as the substrate back surface 102 of the substrate 10 and faces the substrate main surface 101 of the substrate 10.
  • the side surface 213 of the main surface wiring 21 faces the same direction as the substrate side surface 103 of the substrate 10. Further, the side surface 213 of the main surface wiring 21 intersects the upper surface 211 and the lower surface 212 of the main surface wiring 21.
  • the main surface wiring 21 has an individual first wiring portion 23 connected to the element electrode 55 of the semiconductor element 50 and a plain second wiring connected to the plurality of element electrodes 55, respectively. It has a part 24 and.
  • the first wiring portion 23 and the second wiring portion 24 are formed so as to extend from a portion overlapping the element electrode 55 of the semiconductor element 50 to a portion overlapping the corresponding through wiring 22 when viewed from the thickness direction Z. That is, the first wiring portion 23 and the second wiring portion 24 extend from the semiconductor element 50 toward the outside of the semiconductor element 50.
  • the joint portion 40 is formed on the main surface wiring 21.
  • the joint portion 40 conducts to the wiring portion 20.
  • the joining portion 40 joins the semiconductor element 50 to the wiring portion 20.
  • the joint portion 40 has a plating layer 41 as a first plating layer formed on the upper surface 321 of the conductive layer 32 of the main surface wiring 21, and a first solder layer 42 formed on the upper surface of the plating layer 41.
  • the semiconductor element 50 has an element electrode 55 formed on the element main surface 501 and a second solder layer 56 formed on the lower surface of the element electrode 55.
  • the joint portion 40 is formed larger than the element electrode 55 of the semiconductor element 50 when viewed from the thickness direction Z.
  • the first solder layer 42 and the second solder layer 56 are joined to each other by a reflow process in the process of mounting the semiconductor element 50 on the substrate 10 to form an integral solder layer 45. That is, the semiconductor element 50 is connected to the main surface wiring 21 by the solder layer 45 and mounted on the substrate 10.
  • the plating layer 41 is formed on the upper surface 321 of the conductive layer 32 constituting the wiring portion 20.
  • the plating layer 41 has an upper surface 411, a lower surface 412, and a side surface 413.
  • the upper surface 411 faces the same direction as the upper surface 321 of the conductive layer 32.
  • the lower surface 412 faces the upper surface 321 of the conductive layer 32.
  • the lower surface 412 is in contact with the upper surface 321 of the conductive layer 32.
  • the side surface 413 intersects the upper surface 411 and the lower surface 412.
  • An oxide film may be formed on the side surface 413.
  • the thickness T1 of the plating layer 41 is, for example, 3 ⁇ m or more and 5 ⁇ m or less.
  • the sealing resin 60 is formed so as to be in contact with the substrate main surface 101 of the substrate 10 and to cover the semiconductor element 50. More specifically, the sealing resin 60 covers the element main surface 501, the element back surface 502, and the element side surface 503 of the semiconductor element 50. Further, in the present embodiment, the sealing resin 60 covers the main surface wiring 21 and the joint portion 40.
  • the sealing resin 60 overlaps with the substrate 10 when viewed from the thickness direction Z.
  • the sealing resin 60 has a resin upper surface 601 facing the same direction as the substrate main surface 101 of the substrate 10 and a resin side surface 603 facing the same direction as the substrate side surface 103.
  • the sealing resin 60 is made of, for example, a resin having electrical insulation.
  • a resin having electrical insulation for example, a synthetic resin containing an epoxy resin as a main component can be used. Further, the sealing resin 60 is colored black, for example.
  • FIG. 8 shows a part of the semiconductor element 50 and the main surface wiring 21 in the semiconductor device A2 of the present embodiment.
  • the semiconductor element 50 and the element electrode 55 are shown by alternate long and short dash lines.
  • the main surface wiring 21 is connected to the element electrode 55 of the semiconductor element 50, and extends from the element electrode 55 toward the outside of the semiconductor element 50.
  • the joint portion 40 composed of the plating layer 41 and the first solder layer 42 has end sides 40a and 40c extending in the first direction X and end sides 40b and 40d extending in the second direction Y.
  • the element electrode 55 is formed in a rectangular shape when viewed from the thickness direction Z, and has side surfaces 55a and 55c along the first direction X and side surfaces 55b and 55d along the second direction Y.
  • the distance L2a from the side surface 55a of the element electrode 55 to the end side 40a of the joint portion 40 is, for example, 4 ⁇ m or more and 10 ⁇ m or less.
  • the distance L2b from the side surface 55b of the element electrode 55 to the end side 40b of the joint portion 40 is, for example, 4 ⁇ m or more and 10 ⁇ m or less.
  • the distance L2c from the side surface 55c of the element electrode 55 to the end side 40c of the joint portion 40 is, for example, 4 ⁇ m or more and 10 ⁇ m or less.
  • the distance L2d from the side surface 55d of the element electrode 55 to the end side 40d of the joint portion 40 is, for example, 4 ⁇ m or more and 10 ⁇ m or less.
  • ⁇ 40d that is, the ends of the plating layer 41 and the first solder layer 42 are located inside the main surface wiring 21.
  • the distance L3a between the end side 23a and the joint portion 40 is, for example, 0.5 ⁇ m or more and 1.0 ⁇ m or less.
  • the distance L3b between the side side 23b and the joint 40 is, for example, 0.5 ⁇ m or more and 1.0 ⁇ m or less.
  • the distance L3c between the side 23c and the joint 40 is, for example, 0.5 ⁇ m or more and 1.0 ⁇ m or less.
  • the second wiring portion 24 is provided with a joint portion 40 for each element electrode 55. That is, the plurality of joints 40 formed on the upper surface of one second wiring portion 24 are formed apart from each other.
  • the positional relationship between each joint portion 40 and the element electrode 55 connected to each joint portion 40 is the positional relationship in the first wiring portion 23 described above. The same is true. Further, the positional relationship between the end sides 24a and the side sides 24b, 24c of the second wiring portion 24 and the joint portion 40 is the same as the positional relationship in the first wiring portion 23 described above.
  • a plurality of joints 40 are provided along the end side 24a of the second wiring portion 24, but the position where the joints 40 are provided can be appropriately changed depending on the mounted semiconductor element. ..
  • the support substrate is made of, for example, a Si single crystal material.
  • a substrate made of a synthetic resin material such as epoxy resin may be used.
  • a terminal pillar serving as a through wiring 22 is formed on the upper surface of the support substrate.
  • the terminal pillar is made of, for example, Cu or Cu alloy.
  • the terminal pillar is composed of, for example, a seed layer formed on the upper surface of the support substrate and a plated metal formed on the upper surface of the seed layer.
  • the terminal pillar may be formed of a Cu columnar material.
  • a base material that contacts the upper surface of the support substrate and covers the terminal pillars is formed.
  • the base material is formed so as to cover the upper surface of the terminal pillar.
  • the material constituting the substrate 10 shown in FIG. 6 can be used.
  • a synthetic resin containing an epoxy resin or the like as a main component can be used as the material of the base material.
  • the base material is the substrate 10 shown in FIG. In grinding the base material, the base material has the same thickness as the substrate 10.
  • the main surface wiring 21 is formed on the upper surface of the base material and the upper surface 221 of the through wiring 22.
  • the main surface wiring 21 includes a metal layer 31 and a conductive layer 32.
  • the metal layer 31 is formed by a sputtering method.
  • the metal layer 31 including the Ti layer and the Cu layer forms a Ti layer on the upper surface of the base material and the upper surface 221 of the through wiring 22, and forms a Cu layer in contact with the Ti layer.
  • the conductive layer 32 is formed by depositing the plated metal on the surface of the metal layer 31 by an electrolytic plating method using the metal layer 31 as a conductive path.
  • the joint portion 40 is formed on the main surface wiring 21.
  • the joint portion 40 includes a plating layer 41 and a first solder layer 42.
  • a plating layer 41 is formed on the main surface wiring 21 by, for example, an electrolytic plating method.
  • the first solder layer 42 is formed on the plating layer 41 by, for example, an electrolytic plating method.
  • the semiconductor element 50 is mounted.
  • the semiconductor element 50 is mounted by flip chip bonding (FCB: Flip Chip Bonding).
  • FCB Flip Chip Bonding
  • FCB Flip Chip Bonding
  • flux is pin-transferred and applied to the second solder layer 56 of the semiconductor element 50, and the flip chip is mounted.
  • the semiconductor element 50 is temporarily attached to the joint portion 40.
  • the first solder layer 42 of the joint portion 40 and the second solder layer 56 of the semiconductor element 50 are brought into a liquid phase state by reflow, and then the first solder layer 42 and the second solder layer 56 are solidified by cooling.
  • the solder layer 45 is formed.
  • the semiconductor element 50 is mounted on the substrate 10 by the solder layer 45.
  • the resin layer is a member that serves as the sealing resin 60 shown in FIG.
  • the resin layer is, for example, a synthetic resin mainly composed of an epoxy resin.
  • a resin layer is formed by transfer molding.
  • the support substrate is removed by, for example, grinding. It is also possible to use a method in which a release film is formed in advance between the support substrate and the base material and the support substrate is removed by a release method.
  • the external connection terminal 70 is formed on the surface of the through wiring 22 exposed from the base material (lower surface 222 shown in FIG. 6).
  • the external connection terminal 70 is made of, for example, plated metal.
  • the external connection terminal 70 is formed by precipitating plated metals such as Ni, Pd, and Au in this order by electroless plating.
  • the structure and forming method of the external connection terminal 70 are not limited.
  • a dicing tape is attached to the resin layer, the base material and the resin layer are cut, and the semiconductor element 50 is divided into individual pieces as one unit.
  • a dicing blade cuts from the side of the base material to the dicing tape to cut the base material and the resin layer.
  • the individual piece is a semiconductor device A2 including a substrate 10 and a sealing resin 60.
  • the semiconductor device A2 has a joint portion 40 on the upper surface 211 of the main surface wiring 21.
  • the joint portion 40 has a plating layer 41 and a first solder layer 42 on the plating layer 41.
  • the joint portion 40 is formed larger than the element electrode 55 of the semiconductor element 50 when viewed from the thickness direction Z.
  • the first solder layer 42 is joined to the second solder layer 56 of the semiconductor element 50 by a reflow process to form the solder layer 45.
  • the molten second solder layer 56 fuses with the first solder layer 42, so that it is difficult for the molten second solder layer 56 to flow out of the plating layer 41. Therefore, it is possible to suppress the outflow of solder in the reflow process when the semiconductor element 50 is mounted.
  • a plurality of joint portions 40 formed on the upper surface 211 of one main surface wiring 21 (second wiring portion 24) are formed apart from each other.
  • Each of the joints 40 is connected to the element electrode 55 of the semiconductor element 50. Then, each of the joints 40 suppresses the outflow of solder. Therefore, in the plurality of element electrodes 55 connected to one main surface wiring 21 (second wiring portion 24), a solder layer 45 is formed between each element electrode 55 and the joint portion 40, so that the solder can be soldered. The amount is secured for each element electrode 55. As a result, an electrical connection between each element electrode 55 and one main surface wiring 21 (second wiring portion 24) can be ensured.
  • each element electrode 55 can be connected to one main surface wiring 21.
  • the joint portion 40 has a plating layer 41 on the upper surface of the main surface wiring 21 and a first solder layer 42 on the plating layer 41.
  • the main surface wiring 21 is made of Cu and Cu alloy
  • the first solder layer 42 is made of SnAg. Since the plating layer 41 is a barrier metal, it prevents alloying of Cu in the main surface wiring 21 with Sn in the first solder layer 42 and the second solder layer 56. Thereby, the generation of voids (Kirkendal voids) between SnAg and Cu can be suppressed.
  • the joint portion 40 has a plating layer 41 and a first solder layer 42 on the plating layer 41.
  • the first solder layer 42 is joined to the second solder layer 56 of the semiconductor element 50 to form the solder layer 45.
  • the upper surface 411 of the plating layer 41 may have irregularities in the formation of the main surface wiring 21 and the plating layer 41.
  • voids vacancy
  • the joint portion 40 has a plating layer 41 and a first solder layer 42 on the plating layer 41.
  • the first solder layer 42 is joined to the second solder layer 56 of the semiconductor element 50 to form the solder layer 45.
  • the upper surface 411 of the plating layer 41 may have irregularities in the formation of the main surface wiring 21 and the plating layer 41.
  • voids vacancy
  • the first solder layer 42 formed on the plating layer 41 is melted by the reflow treatment before mounting the semiconductor element 50, so that the surface with roughness is smoothed.
  • the thickness T2 of the first solder layer 42 is smaller than the size in the direction parallel to the upper surface 411 of the plating layer 41 on which the first solder layer 42 is formed. That is, since the aspect ratio of the first solder layer 42 is small, it is possible to suppress the solder flow in the reflow process before mounting the semiconductor element 50.
  • a plurality of joints 40 formed on the upper surface 211 of the second wiring portion 24, which is one main surface wiring 21, are formed apart from each other.
  • Each of the joints 40 is connected to the element electrode 55 of the semiconductor element 50. Then, each of the joints 40 suppresses the outflow of solder. Therefore, in the plurality of element electrodes 55 connected to the second wiring portion 24 which is one main surface wiring 21, a solder layer 45 is formed between each element electrode 55 and the joint portion 40, so that the solder can be soldered. The amount is secured for each element electrode 55. As a result, an electrical connection between each element electrode 55 and the second wiring portion 24, which is one main surface wiring 21, can be ensured.
  • the size of the joint 40 may be changed as appropriate.
  • FIG. 9 shows the joint portion 40 of the modified example.
  • the edge of the element electrode 55 and the junction 40 outside the semiconductor element 50 is relative to the distance L2c between the element electrode 55 inside the semiconductor element 50 and the end edge 40c of the junction 40. It is preferable to increase the distance L2a from 40a.
  • the element electrode 55 to the junction 40 It is preferable to increase the distance L2d to the end portion. By doing so, it is possible to further suppress the outflow of solder to the inside of the semiconductor element 50.
  • the configuration of the semiconductor device may be changed as appropriate.
  • the semiconductor device A11 shown in FIG. 10 has a substrate 10, a wiring portion 20, a joint portion 40, a semiconductor element 50, a sealing resin 60, and an external connection terminal 70.
  • the wiring portion 20 includes a main surface wiring 21 formed on the substrate main surface 101 of the substrate 10 and a penetrating wiring 22 penetrating the substrate 10.
  • the through wiring 22 extends to the substrate side surface 103 of the substrate 10. That is, the side surface 223 of the through wiring 22 is flush with the substrate side surface 103 of the substrate 10. Further, the external connection terminal 70 extends to the substrate side surface 103 of the substrate 10. Therefore, the lower surface 222 of the through wiring 22 is exposed on the back surface 102 of the substrate of the substrate 10, and the side surface 223 of the through wiring 22 is exposed on the side surface 103 of the substrate of the substrate 10.
  • the external connection terminal 70 is formed so as to cover the lower surface 222 of the through wiring 22. Even in such a semiconductor device A11, the same effect as that of the above embodiment can be obtained.
  • the semiconductor device A12 shown in FIG. 11 has a substrate 10, a wiring portion 20, a joint portion 40, a semiconductor element 50, a sealing resin 60, and an external connection terminal 70.
  • the wiring portion 20 includes a main surface wiring 21 formed on the substrate main surface 101 of the substrate 10 and a penetrating wiring 22 penetrating the substrate 10.
  • the through wiring 22 extends to the substrate side surface 103 of the substrate 10. That is, the side surface 223 of the through wiring 22 is flush with the substrate side surface 103 of the substrate 10. Therefore, the lower surface 222 of the through wiring 22 is exposed on the back surface 102 of the substrate of the substrate 10, and the side surface 223 of the through wiring 22 is exposed on the side surface 103 of the substrate of the substrate 10.
  • the external connection terminal 70 of the semiconductor device A12 is formed so as to cover the through wiring 22 exposed from the substrate 10.
  • the external connection terminal 70 has a first conductive film 71 that covers the lower surface 222 of the through wiring 22, and a second conductive film 72 that covers the side surface 223 of the through wiring 22.
  • the external connection terminal 70 having the first conductive film 71 and the second conductive film 72 is an external connection terminal of the semiconductor device A12, similarly to the external connection terminal 70 of the above embodiment.
  • the external connection terminal 70 is composed of, for example, a plurality of metal layers laminated with each other. Examples of the metal layer are a Ni layer, a Pd layer, and an Au layer.
  • the material of the external connection terminal 70 is not limited, but may be configured by laminating, for example, a Ni layer and an Au layer, or may be Sn.
  • solder for connecting the external connection terminal 70 to the connection pad of the mounting board is interposed between the first conductive film 71 and the connection pad, and is formed on the second conductive film 72. Also adheres. That is, the solder that has been put into a liquid phase state by the reflow treatment crawls up the second conductive film 72 and forms a solder fillet between the second conductive film 72 and the connection pad.
  • the solder fillet is also formed in the semiconductor device A11 shown in FIG. 10, but the solder fillet is formed more easily in the semiconductor device A12 of this modified example. With this solder fillet, the bonding area of the solder can be increased and the connection strength can be further increased. Further, the solder fillet allows the soldering state of the semiconductor device A12 to be confirmed from the outside.
  • the semiconductor device A13 shown in FIG. 12 has a substrate 11, a wiring portion 20, a joint portion 40, a semiconductor element 50, a sealing resin 60, and an external connection terminal 70.
  • the substrate 11 has a thin plate shape, and no through hole is formed.
  • the substrate 11 has a substrate main surface 111, a substrate back surface 112, and a plurality of substrate side surfaces 113.
  • the substrate main surface 111 and the substrate back surface 112 face opposite to each other in the thickness direction Z.
  • the substrate main surface 111 and the substrate back surface 112 are flat.
  • a synthetic resin containing an epoxy resin or the like as a main component a semiconductor material such as ceramics, glass, or Si, or the like can be used.
  • an insulating layer covering the main surface 111 of the substrate is provided.
  • the insulating layer for example, an oxide film such as SiO 2 or a resin film such as polyimide is used.
  • the wiring unit 20 has a main surface wiring 21 and a through wiring 22.
  • the main surface wiring 21 is formed on the substrate main surface 111 of the substrate 11.
  • the upper surface 211 of the main surface wiring 21 faces the same direction as the substrate main surface 111 of the substrate 11.
  • the lower surface 212 of the main surface wiring 21 faces the same direction as the substrate back surface 112 of the substrate 11 and faces the substrate main surface 111 of the substrate 11.
  • the side surface 213 of the main surface wiring 21 faces the same direction as the substrate side surface 113 of the substrate 11.
  • the sealing resin 60 is formed so as to be in contact with the substrate main surface 111 of the substrate 11 and to cover the semiconductor element 50.
  • the sealing resin 60 has a plurality of through holes 605 that penetrate the sealing resin 60 in the thickness direction Z.
  • the through hole 605 extends from the resin upper surface 601 of the sealing resin 60 to the upper surface 211 of the main surface wiring 21.
  • the shape of the through hole 605 is, for example, rectangular when viewed from the thickness direction Z.
  • the shape of the through hole 605 may be circular or polygonal.
  • the through wiring 22 is arranged in each through hole 605.
  • the through wiring 22 has an upper surface 221 and a lower surface 222, and a plurality of side surfaces 223.
  • the upper surface 221 of the through wiring 22 is flush with the resin upper surface 601 of the sealing resin 60.
  • the upper surface 221 of the through wiring 22 is exposed from the sealing resin 60.
  • the lower surface 222 of the through wiring 22 is in contact with the upper surface 211 of the main surface wiring 21.
  • the side surface 223 of the through wiring 22 is in contact with the inner wall surface 606 of the through hole 605 of the sealing resin 60.
  • the external connection terminal 70 is formed on the resin upper surface 601 of the sealing resin 60.
  • the external connection terminal 70 is formed so as to cover the upper surface 221 of the exposed through wiring 22.
  • the external connection terminal 70 serves as an external connection terminal of the semiconductor device A13.
  • the semiconductor device A13 is mounted on the mounting board with the external connection terminal 70 facing the mounting board, that is, the element main surface 501 of the semiconductor element 50 facing in the direction opposite to the mounting board. Also in this semiconductor device A13, the same effect as that of the above-described embodiment can be obtained. Further, in the semiconductor device A13, the thickness of the substrate 11 can be made thinner than that of the substrate 10 of the semiconductor device A2 of the embodiment, so that the semiconductor device A13 can be made thinner.
  • the semiconductor device A14 shown in FIG. 13 includes a substrate 12, a wiring portion 20, an external connection terminal 70, a semiconductor element 50, and a sealing resin 60.
  • the wiring portion 20 includes a main surface wiring 21 and a columnar body 25 as a through wiring.
  • FIG. 13 is a schematic cross-sectional view of the modified example semiconductor device A14.
  • the substrate 12 has a rectangular shape when viewed from the thickness direction Z.
  • the substrate 12 includes a base material 13 and an insulating layer 14.
  • the base material 13 has a main surface 131, a back surface 132, and a plurality of side surfaces 133.
  • the main surface 131 and the back surface 132 face opposite to each other in the thickness direction Z.
  • the main surface 131 and the back surface 132 are flat.
  • the base material 13 is made of, for example, a material having electrical insulation.
  • a single crystal intrinsic semiconductor material such as Si, or a synthetic resin containing an epoxy resin or the like as a main component can be used.
  • the base material 13 includes a plurality of through holes 135.
  • Each through hole 135 penetrates from the main surface 131 to the back surface 132 of the base material 13 in the thickness direction Z.
  • Each through hole 135 has, for example, a rectangular shape when viewed from the thickness direction Z.
  • the shape of the through hole 135 may be circular or polygonal.
  • the inner wall surface 136 of each through hole 135 intersects the back surface 132. In this semiconductor device A14, the inner wall surface 136 is orthogonal to the back surface 132.
  • the inner wall surface 136 may be inclined at a predetermined angle with respect to the back surface 132.
  • the inclination angle of the inner wall surface 136 is an angle determined by, for example, the configuration of the base material 13 made of a semiconductor material, for example, the crystal orientation.
  • the insulating layer 14 is formed on the base material 13.
  • the insulating layer 14 is formed so as to cover the main surface 131 of the base material 13 and the inner wall surface 136 of the through hole 135.
  • the insulating layer 14 has a first insulating layer 141 that covers the main surface 131 of the base material 13 and a second insulating layer 142 that covers the inner wall surface 136 of the through hole 135.
  • the insulating layer 14 is a film having electrical insulating properties.
  • the insulating layer 14 of this modification is made of SiO 2 .
  • the insulating layer 14 is formed, for example, by thermally oxidizing the base material 13.
  • the thickness of the insulating layer 14 is, for example, 0.7 ⁇ m or more and 2.0 ⁇ m or less.
  • the material, thickness, and forming method of the insulating layer 14 are not limited.
  • the insulating layer 14 may include SiO 2 and a resin layer. Further, the insulating layer 14 may be made of a resin layer
  • the substrate 12 has the base material 13 and the insulating layer 14.
  • the base material 13 is made of a single crystal intrinsic semiconductor material and has a through hole 135 penetrating the base material 13 from the main surface 131 to the back surface 132.
  • the insulating layer 14 is formed so as to cover the main surface 131 of the base material 13 and the inner wall surface 136 of the through hole 135 of the base material 13. Therefore, the upper surface of the insulating layer 14 (first insulating layer 141) becomes the substrate main surface 121 of the substrate 12, and the back surface 132 of the substrate 13 becomes the substrate back surface 122 of the substrate 12.
  • the substrate 12 has a through hole 125 covered with an insulating layer 14 (second insulating layer 142).
  • An insulating layer may be formed on the back surface 132 of the base material 13.
  • the insulating layer is a coating having electrical insulating properties.
  • As the insulating layer formed on the back surface 132 the same one as that of the insulating layer 14 can be used.
  • the wiring portion 20 of the semiconductor device A14 includes a plurality of main surface wirings 26 and a plurality of columnar bodies 25.
  • the main surface wiring 26 is a part of the wiring portion 20 formed on the side of the substrate main surface 121 of the substrate 12.
  • the main surface wiring 26 has an upper surface 261 and a lower surface 262, and a side surface 263.
  • the main surface wiring 26 of this modification includes a metal layer and a conductive layer.
  • a joint 40 is formed on the main surface wiring 26.
  • the joint portion 40 includes a plating layer 41 and a first solder layer 42.
  • the second solder layer 56 of the semiconductor element 50 is connected to the first solder layer 42.
  • the plurality of columnar bodies 25 are formed so as to penetrate the substrate 12. Each columnar body 25 is formed so as to be filled in a portion surrounded by the insulating layer 14 inside the through hole 125.
  • Each columnar body 25 is exposed from the substrate main surface 121 and the substrate back surface 122 of the substrate 12, respectively.
  • Each column 25 has an upper surface 251 and a back surface 252, and a plurality of side surfaces 253.
  • the upper surface 251 and the back surface 252 face opposite to each other in the thickness direction Z.
  • the upper surface 251 is a curved surface that is curved so as to be recessed toward the inside of the columnar body 25, that is, the back surface 252 of the columnar body 25.
  • the back surface 252 is a surface exposed from the back surface 122 of the substrate.
  • the back surface 252 of the columnar body 25 is flush with the back surface 122 of the substrate.
  • the side surface 253 is in contact with the second insulating layer 142 of the insulating layer 14.
  • each columnar body 25 is not limited, and may be, for example, a cylindrical shape.
  • the main surface wiring 26 and the columnar body 25 are integrally formed of the same material.
  • the main surface wiring 26 and the columnar body 25 may be separately formed of different materials.
  • the sealing resin 60 is arranged on the side of the substrate main surface 121 of the substrate 12 and is formed so as to cover the semiconductor element 50.
  • the sealing resin 60 is formed so as to be in contact with the substrate main surface 121 of the substrate 12 and to cover the semiconductor element 50 and the wiring portion 20 (main surface wiring 25 and the upper surface 152 of the columnar body 25).
  • the sealing resin 60 overlaps with the substrate 12 when viewed from the thickness direction Z.
  • the sealing resin 60 has a rectangular shape when viewed from the thickness direction Z.
  • the sealing resin 60 has electrical insulation.
  • the sealing resin 60 is made of, for example, a resin material colored black or the like.
  • the resin material is, for example, a synthetic resin such as an epoxy resin.
  • the material and shape of the sealing resin 60 are not limited.
  • the external connection terminal 70 is formed on the back surface 122 of the substrate 12.
  • the external connection terminal 70 is formed so as to cover the upper surface 251 of the columnar body 25.
  • the external connection terminal 70 serves as an external connection terminal of the semiconductor device A14.
  • the external connection terminal 70 is composed of, for example, a plurality of metal layers laminated with each other. Examples of the metal layer are a Ni layer, a Pd layer, and an Au layer.
  • the material of the external connection terminal 70 is not limited, but may be configured by laminating, for example, a Ni layer and an Au layer, or may be Sn.
  • the base material 13 made of a single crystal semiconductor material can be used, and the outflow of solder in the reflow process when mounting the semiconductor element 50 can be suppressed.
  • the semiconductor device A10 includes a sealing resin 710, wiring 721, a plurality of connecting wirings 722, a semiconductor element 730, and a plurality of terminals 741.
  • the semiconductor device A10 is in the form of a resin package that is surface-mounted on a wiring board.
  • FIG. 14 is transparent to the second layer 712 (details will be described later) of the sealing resin 710.
  • the VV line is shown by a alternate long and short dash line.
  • FIG. 15 further transmits the semiconductor element 730 to FIG. 14 for convenience of understanding.
  • the transmitted semiconductor element 730 is shown by an imaginary line (dashed-dotted line).
  • the thickness direction of the semiconductor device A10 is referred to as "thickness direction z".
  • the direction orthogonal to the thickness direction z is called the "first direction x”.
  • the direction orthogonal to both the thickness direction z and the first direction x is referred to as a "second direction y”.
  • the semiconductor device A10 has a rectangular shape when viewed along the thickness direction z.
  • the sealing resin 710 includes a first layer 711 and a second layer 712. Both the first layer 711 and the second layer 712 are made of a material containing a synthetic resin. An epoxy resin is mentioned as an example of the synthetic resin. In order to minimize the difference between the coefficient of linear expansion of the first layer 711 and the coefficient of linear expansion of the second layer 712, the synthetic resins contained in the first layer 711 and the second layer 712 are preferably the same.
  • the first layer 711 has a first main surface 711A, a first back surface 711B, and a side surface 711C. The first main surface 711A and the first back surface 711B face opposite to each other in the thickness direction z.
  • the first back surface 711B faces the wiring board when the semiconductor device A10 is mounted on the wiring board.
  • the side surface 711C faces a direction orthogonal to the thickness direction z and is connected to the first main surface 711A and the first back surface 711B.
  • the side surface 711C includes a pair of regions facing the first direction x and located apart from each other, and a pair of regions facing the second direction y and located apart from each other.
  • the second layer 712 is laminated in the thickness direction z with respect to the first main surface 711A.
  • the second layer 712 has a second main surface 712A and a second back surface 712B.
  • the second main surface 712A and the second back surface 712B face opposite to each other in the thickness direction z.
  • the second back surface 712B is in contact with the first main surface 711A.
  • the peripheral edge of the second layer 712 coincides with the peripheral edge of the first layer 711 when viewed along the thickness direction z.
  • the distance between the first main surface 711A and the first back surface 711B is smaller than the distance between the second main surface 712A and the second back surface 712B. That is, the thickness of the first layer 711 is smaller than the thickness of the second layer 712.
  • the filler 788 is mixed in the first layer 711.
  • the filler 788 is a fine powder.
  • the filler 788 contains an inorganic compound.
  • the inorganic compound is glass, ceramics, or the like.
  • alumina Al 2 O 3
  • Al 2 O 3 alumina
  • the wiring 721 is arranged in contact with the first main surface 711A of the first layer 711.
  • the wiring 721 constitutes a part of the conductive path between the semiconductor element 730 and the wiring board on which the semiconductor device A10 is mounted.
  • Wiring 721 includes a plurality of regions. Each of the plurality of regions is strip-shaped when viewed along the thickness direction z. In the semiconductor device A10, the semiconductor device A10 includes eight regions. A part of the wiring 721 is covered with the second layer 712. When viewed along the thickness direction z, the wiring 721 is located inward of the peripheral edge of the sealing resin 710 (first layer 711 and second layer 712). Therefore, the wiring 721 is not exposed from the sealing resin 710 to the outside of the semiconductor device A10.
  • each of the plurality of regions of the wiring 721 has a base layer 789 and a main body layer 790.
  • the base layer 789 is in contact with the first main surface 711A of the first layer 711 and any one of the plurality of connecting wirings 722.
  • the base layer 789 is composed of a barrier layer in contact with the barrier layer and a seed layer laminated in the thickness direction z with respect to the barrier layer.
  • the composition of the barrier layer contains titanium (Ti).
  • the composition of the seed layer contains copper (Cu).
  • the main body layer 790 is laminated with respect to the base layer 789 in the thickness direction z. The thickness of the main body layer 790 is larger than the thickness of the base layer 789.
  • the main body layer 790 becomes the main conductive path.
  • the composition of the main body layer 790 is the same as the composition of the seed layer of the base layer 789. Therefore, the composition of the main body layer 790 includes copper.
  • Each of the plurality of connecting wires 722 is connected to any of the plurality of regions of the wiring 721 as shown in FIGS. 14, 15 and 18.
  • Each of the plurality of connecting wirings 722 reaches the first back surface 711B of the first layer 711 from the wiring 721, and a part thereof is covered by the first layer 711.
  • the plurality of connecting wirings 722, together with the wiring 721, form a part of the conductive path between the semiconductor element 730 and the wiring board on which the semiconductor device A10 is mounted.
  • Each composition of the plurality of connecting wires 722 includes copper.
  • each of the plurality of connecting wires 722 has a bottom surface 722A and an end surface 722B.
  • the bottom surface 722A is exposed on the first back surface 711B of the first layer 711.
  • the end face 722B is connected to the bottom surface 722A and faces a direction orthogonal to the thickness direction z.
  • the end face 722B faces the second direction y.
  • the end face 722B is exposed in any region of the side surface 711C of the first layer 711.
  • the end face 722B is exposed in any of a pair of regions of the side surface 711C that are located apart from each other in the second direction y.
  • the surface facing the side opposite to the bottom surface 722A in the thickness direction z is flush with the first main surface 711A of the first layer 711 and the second back surface of the second layer 712. It is in contact with 712B.
  • the semiconductor element 730 is bonded to the wiring 721 via a plurality of bonding layers 739.
  • the plurality of bonding layers 739 have conductivity.
  • Each of the plurality of bonding layers 739 is composed of a nickel (Ni) layer laminated in the thickness direction z with respect to the wiring 721 and an alloy layer laminated on the nickel layer and containing tin (Sn) in the composition. Will be done.
  • the semiconductor element 730 is a flip-mounted element. In the semiconductor device A10, the semiconductor element 730 is an LSI.
  • the semiconductor element 730 is covered with a second layer 712.
  • the semiconductor element 730 has a lower surface 730A and a plurality of pads 731.
  • the lower surface 730A faces the first main surface 711A of the first layer 711 and the wiring 721.
  • the plurality of pads 731 are provided on the lower surface 730A.
  • each of the plurality of pads 731 is conductive to a circuit (not shown) configured inside the semiconductor element 730.
  • Each of the plurality of pads 731 is bonded to the wiring 721 via any one of the plurality of bonding layers 739. As a result, the semiconductor element 730 is electrically connected to the wiring 721.
  • each of the plurality of terminals 741 individually cover the bottom surface 722A of the plurality of connecting wirings 722.
  • the plurality of terminals 741 are exposed to the outside of the semiconductor device A10.
  • the semiconductor device A10 is mounted on the wiring board by joining each of the plurality of terminals 741 to the wiring board via solder.
  • each of the plurality of terminals 741 includes a plurality of metal layers laminated in the thickness direction z with respect to the bottom surface 722A.
  • the plurality of metal layers are laminated in the order of nickel layer and gold (Au) layer in order from the bottom surface 722A. Therefore, the composition of the plurality of metal layers includes nickel and gold.
  • a nickel layer, a palladium (Pd) layer, and a gold layer may be laminated in this order from the bottom surface 722A.
  • FIG. 21 is transparent to the second layer 712 of the sealing resin 710 for convenience of understanding. Further, in FIG. 21, the IX-IX line is shown by a alternate long and short dash line.
  • each of the plurality of terminals 741 includes a solder ball.
  • Each of the plurality of terminals 741 projects in the thickness direction z from the bottom surface 722A of any one of the plurality of connecting wirings 722.
  • each of the plurality of terminals 741 has a substantially spherical shape.
  • FIGS. 23 to 36 The cross-sectional positions of FIGS. 23 to 36 are the same as the cross-sectional positions of FIGS. 18.
  • an insulating film 781 is formed on the surface of the base material 780 on one side in the thickness direction z.
  • the base material 780 is a semiconductor wafer (silicon wafer).
  • the insulating film 781 is an oxide film (SiO 2 ) or a nitride film (Si 3 N 4 ).
  • the insulating film 781 in the case of an oxide film, it is formed by thermal oxidation.
  • a nitride film it is formed by plasma CVD (Chemical Vapor Deposition).
  • the release layer 782 is composed of a metal thin film that is in contact with the insulating film 781 and is made of titanium, and a metal thin film that is laminated on the metal thin film in the thickness direction z and is made of copper.
  • the release layer 782 is formed by forming each of these metal thin films by a sputtering method.
  • a plurality of columnar bodies 783 projecting from the upper surface of the release layer 782 in the thickness direction z are formed.
  • the plurality of columnar bodies 783 are made of copper.
  • the plurality of columnar bodies 783 are formed by electrolytic plating using the release layer 782 as a conductive path after performing lithography patterning on the upper surface of the release layer 782.
  • the height of each of the plurality of columnar bodies 783 should be 100 ⁇ m or more.
  • a first resin layer 784 that is in contact with the release layer 782 and covers the plurality of columnar bodies 783 is formed.
  • the first resin layer 784 is made of a material containing a black epoxy resin and a filler mixed with the epoxy resin and made of an inorganic compound.
  • the first resin layer 784 is formed by compression molding. In this step, the thickness of the first resin layer 784 is 150 ⁇ m or more and is larger than the height of each of the plurality of columnar bodies 783. ..
  • each of the first resin layer 784 and the plurality of columnar bodies 783 is removed by grinding.
  • the object to be removed is a portion opposite to the side where the base material 780 is located in the thickness direction z.
  • the height of each of the plurality of columnar bodies 783 becomes equal to the thickness of the first resin layer 784.
  • the upper surface of each of the plurality of columnar bodies 783 is exposed on the upper surface of the first resin layer 784.
  • a wiring 721 in contact with the upper surface of the first resin layer 784 and each upper surface of the plurality of columnar bodies 783, and a plurality of bonding layers 739 are formed on the upper surface of the wiring 721. ..
  • a base layer 789 that covers the upper surface of the first resin layer 784 and the upper surface of each of the plurality of columnar bodies 783 is formed.
  • the base layer 789 is formed by forming a film of a barrier layer covering these upper surfaces by a sputtering method and then forming a seed layer on the upper surface of the barrier layer by a sputtering method.
  • the barrier layer is made of titanium having a thickness of 100 nm to 300 nm.
  • the seed layer is made of copper having a thickness of 200 nm to 600 nm.
  • a plurality of main body layers 790 are formed on the upper surface of the base layer 789.
  • the plurality of main body layers 790 are formed by electrolytic plating using the base layer 789 as a conductive path after performing lithography patterning on the upper surface of the base layer 789.
  • a plurality of bonding layers 739 are formed on the upper surfaces of the plurality of main body layers 790.
  • the plurality of bonding layers 739 are formed by electrolytic plating using the base layer 789 and the plurality of main body layers 790 as conductive paths after lithographic patterning is performed on the upper surface of the base layer 789 and the upper surfaces of the plurality of main body layers 790. ..
  • the target of removal of the base layer 789 is a portion where a plurality of main body layers 790 are not laminated.
  • the base layer 789 is removed by wet etching with a mixed solution of sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2). By going through this step, the wiring 721 is formed.
  • the semiconductor element 730 is joined to the wiring 721 via the plurality of bonding layers 739.
  • a plurality of pads 731 of the semiconductor element 730 are temporarily attached to the plurality of bonding layers 739 individually.
  • the plurality of bonding layers 739 are melted by reflow.
  • the plurality of molten bonding layers 739 are solidified by cooling. This completes the joining of the semiconductor element 730 to the wiring 721.
  • the second resin layer 785 in contact with the first resin layer 784 is formed.
  • the second resin layer 785 is made of a material containing a black epoxy resin.
  • the second resin layer 785 is formed by compression molding. By going through this step, a part of the wiring 721 and the semiconductor element 730 are covered with the second resin layer 785.
  • the base material 780, the insulating film 781 and the release layer 782 are removed.
  • the base material 780 and the insulating film 781 are removed by grinding.
  • the peeling layer 782 is removed by wet etching with a mixed solution of sulfuric acid and hydrogen peroxide. By going through this step, a part of each of the plurality of columnar bodies 783 is exposed from the first resin layer 784.
  • a plurality of metal layers 786 that individually cover a part of each of the plurality of columnar bodies 783 exposed from the first resin layer 784 are formed.
  • Each of the plurality of metal layers 786 is formed by precipitating a nickel layer in contact with any of the plurality of columnar bodies 783 by electroless plating, and then precipitating a gold layer on the nickel layer by electroless plating.
  • the plurality of columnar bodies 783, the first resin layer 784, the second resin layer 785, and the plurality of metal layers 786 are attached.
  • the pieces are divided into a plurality of pieces.
  • a dicing blade or the like is used for cutting.
  • the plurality of columnar bodies 783 that have become individual pieces and the plurality of metal layers 786 that individually cover them form a plurality of connecting wirings 722 of the semiconductor device A10 and a plurality of terminals 741 of the semiconductor device A10. .. Through the above steps, the semiconductor device A10 is manufactured.
  • the semiconductor device A10 includes a sealing resin 710, wiring 721, and a semiconductor element 730.
  • the sealing resin 710 includes a first layer 711 having a first main surface 711A and a first back surface 711B, and a second layer 712 having a second main surface 712A and a second back surface 712B.
  • the second back surface 712B is in contact with the first main surface 711A.
  • the wiring 721 is in contact with the first main surface 711A.
  • a part of the wiring 721 is covered with the second layer 712.
  • the semiconductor element 730 is joined to the wiring 721 and covered with the second layer 712.
  • the difference between the coefficient of linear expansion of the first layer 711 on which the semiconductor element 730 is mounted and the coefficient of linear expansion of the second layer 712 covering the semiconductor element 730 is larger than that when the first layer 711 is a semiconductor wafer. Also becomes smaller. Further, the thickness of the second layer 712 can be made as small as possible under the condition that it covers the semiconductor element 730. Therefore, according to the semiconductor device A10, it is possible to reduce the warp of the semiconductor device A10 while reducing the size.
  • the distance between the first main surface 711A and the first back surface 711B of the first layer 711 is smaller than the distance between the second main surface 712A and the second back surface 712B of the second layer 712. That is, the thickness of the first layer 711 is smaller than the thickness of the second layer 712. As a result, the semiconductor device A10 can be miniaturized.
  • Filler 788 containing an inorganic compound is mixed in the first layer 711.
  • the filler 788 serves as a reinforcing material for the first layer 711. Thereby, even when the thickness of the first layer 711 is made as small as possible, the mechanical strength of the first layer 711 can be ensured.
  • the semiconductor device A10 further includes a plurality of connecting wires 722 connected to the wiring 721.
  • Each of the plurality of connecting wirings 722 reaches the first back surface 711B of the first layer 711 from the wiring 721, and a part thereof is covered by the first layer 711.
  • Each of the plurality of connecting wires 722 has a bottom surface 722A exposed on the first back surface 711B.
  • the first layer 711 is a semiconductor wafer
  • the plurality of holes can be formed by deep digging RIE (Reactive Ion Etching) or the like.
  • RIE Reactive Ion Etching
  • the semiconductor device A10 further includes a plurality of terminals 741 that individually cover the bottom surfaces 722A of the plurality of connecting wires 722.
  • a plurality of terminals 741 that individually cover the bottom surfaces 722A of the plurality of connecting wires 722.
  • Each of the plurality of terminals 741 includes a plurality of metal layers laminated in the thickness direction z.
  • the composition of the plurality of metal layers includes nickel and gold.
  • the wiring 721 is located inward of the peripheral edge of the sealing resin 710 when viewed along the thickness direction z. As a result, the entire wiring 721 is covered with the sealing resin 710. Therefore, it is possible to suppress a decrease in the withstand voltage of the semiconductor device A10 due to the wiring 721.
  • FIG. 37 is transparent to the second layer 712 of the sealing resin 710 for convenience of understanding. Further, in FIG. 37, the XXVI-XXVI line is shown by a alternate long and short dash line.
  • the configuration of the plurality of terminals 741 is different from the configuration of the semiconductor device A10 described above.
  • each of the plurality of terminals 741 has a bottom portion 791 and a side portion 792.
  • the bottom portion 791 covers the bottom surface 722A of any one of the plurality of connecting wires 722.
  • the bottom portion 791 includes a plurality of metal layers laminated in the thickness direction z with respect to the bottom surface 722A.
  • the configuration of the plurality of metal layers is the same as the configuration of the plurality of metal layers included in each of the plurality of terminals 741 of the semiconductor device A10.
  • the side portion 792 is connected to the bottom portion 791 of any of the plurality of terminals 741.
  • the side portion 792 extends from the bottom portion 791 in the thickness direction z.
  • the side portion 792 covers the end surface 722B of any one of the plurality of connecting wires 722.
  • the plurality of connecting wirings 722 are configured not to be exposed to the outside of the semiconductor device A10.
  • the side portion 792 includes a plurality of metal layers laminated in a direction orthogonal to the thickness direction z (second direction y in the semiconductor device A20).
  • the structure of the metal layer is the same as the structure of the plurality of metal layers included in the bottom 791.
  • the semiconductor device A20 includes a sealing resin 710, wiring 721, and a semiconductor element 730.
  • the sealing resin 710 includes a first layer 711 having a first main surface 711A and a first back surface 711B, and a second layer 712 having a second main surface 712A and a second back surface 712B.
  • the second back surface 712B is in contact with the first main surface 711A.
  • the wiring 721 is in contact with the first main surface 711A.
  • a part of the wiring 721 is covered with the second layer 712.
  • the semiconductor element 730 is joined to the wiring 721 and covered with the second layer 712. Therefore, the semiconductor device A20 can also reduce the warp of the semiconductor device A20 while reducing the size.
  • each of the plurality of terminals 741 has a bottom portion 791 and a side portion 792 connected to the bottom portion 791.
  • the bottom portion 791 covers the bottom surface 722A of any one of the plurality of connecting wires 722.
  • the side portion 792 covers the end surface 722B of any one of the plurality of connecting wires 722.
  • FIG. 40 is transparent to the second layer 712 of the sealing resin 710 for convenience of understanding. Further, in FIG. 40, the XXIX-XXIX line is shown by a alternate long and short dash line.
  • the semiconductor device A30 is different from the configuration of the semiconductor device A10 described above in that the heat radiator 750 is provided.
  • the semiconductor device A30 includes a heat radiating body 750.
  • the heat radiating body 750 has a base portion 751, a covering portion 752, and a bump portion 753.
  • the base portion 751 is a portion embedded in the first layer 711 of the sealing resin 710 and is in contact with the second layer 712 of the sealing resin 710.
  • the thickness of the base 751 is equal to the distance between the first main surface 711A of the first layer 711 and the first back surface 711B of the first layer 711, that is, the thickness of the first layer 711.
  • the composition of the base 751 includes copper.
  • the covering portion 752 includes a plurality of metal layers laminated in the thickness direction z with respect to the base portion 751, and is exposed on the first back surface 711B. Therefore, the covering portion 752 is exposed to the outside of the semiconductor device A30.
  • the configuration of the plurality of metal layers is the same as the configuration of the plurality of metal layers included in each of the plurality of terminals 741 of the semiconductor device A10.
  • the bump portion 753 is located on the side opposite to the covering portion 752 with respect to the base portion 751 in the thickness direction z.
  • the bump portion 753 projects from the base portion 751 toward the lower surface 730A of the semiconductor element 730 in the thickness direction z.
  • the bump portion 753 has a base layer 793 and a main body layer 794.
  • the base layer 793 is in contact with the base 751.
  • the base layer 793 is composed of a barrier layer in contact with the base 751 and a seed layer laminated in the thickness direction z with respect to the barrier layer.
  • the composition of the barrier layer contains titanium.
  • the composition of the seed layer contains copper.
  • the thickness of the base layer 793 is equal to the thickness of the base layer 789 of the wiring 721.
  • the main body layer 794 is laminated with respect to the base layer 793 in the thickness direction z.
  • the composition of the main body layer 790 is the same as the composition of the seed layer of the base layer 789. Therefore, the composition of the main body layer 790 includes copper.
  • the thickness of the main body layer 794 is larger than the thickness of the base layer 793, and is equal to the thickness of the main body layer 790 of the wiring 721. Therefore, the thickness of the bump portion 753 is equal to the thickness of the wiring 721.
  • any one of the plurality of pads 731 of the semiconductor element 730 is bonded to the bump portion 753 via the bonding layer 739.
  • the pad 731 joined to the bump portion 753 is a so-called dummy pad that does not conduct to the circuit configured inside the semiconductor element 730.
  • the pad 731 joined to the bump portion 753 touches the ground of the semiconductor element 730.
  • the semiconductor device A30 includes a sealing resin 710, wiring 721, and a semiconductor element 730.
  • the sealing resin 710 includes a first layer 711 having a first main surface 711A and a first back surface 711B, and a second layer 712 having a second main surface 712A and a second back surface 712B.
  • the second back surface 712B is in contact with the first main surface 711A.
  • the wiring 721 is in contact with the first main surface 711A.
  • a part of the wiring 721 is covered with the second layer 712.
  • the semiconductor element 730 is joined to the wiring 721 and covered with the second layer 712. Therefore, the semiconductor device A30 can also reduce the warp of the semiconductor device A30 while reducing the size.
  • the semiconductor device A30 further includes a radiator 750.
  • the radiator 750 has a base 751.
  • the base 751 is embedded in the first layer 711 and is in contact with the second back surface 712B of the second layer 712. When viewed along the thickness direction z, at least a part of the radiator 750 overlaps the semiconductor element 730. As a result, when the semiconductor device A30 is used, the heat generated from the semiconductor element 730 can be efficiently dissipated to the outside of the semiconductor device A30.
  • the thickness of the base 751 is equal to the distance between the first main surface 711A and the first back surface 711B of the first layer 711.
  • the method for forming the base 751 can be made the same as the method for forming the plurality of connecting wirings 722 (see FIGS. 25 to 27).
  • the heat radiating body 750 has a covering portion 752.
  • the covering portion 752 is laminated on the base portion 751 and is exposed on the first back surface 711B of the first layer 711.
  • the covering portion 752 includes a plurality of metal layers constituting each of the plurality of terminals 741.
  • the radiator 750 can be bonded to the wiring board by soldering, so that the heat conducted from the semiconductor element 730 to the radiator 750 can be more effectively transferred to the wiring. Can be communicated to the board.
  • the method for forming the covering portion 752 can be the same as the method for forming the plurality of terminals 741 (see FIG. 35).
  • the heat radiating body 750 has a bump portion 753.
  • the bump portion 753 projects from the base portion 751 toward the lower surface 730A of the semiconductor element 730 in the thickness direction z.
  • One of the plurality of pads 731 of the semiconductor element 730 is bonded to the bump portion 753.
  • the heat generated from the semiconductor element 730 can be more effectively transferred to the heat radiating body 750.
  • the heights of the plurality of bonding layers 739 individually located with respect to the plurality of pads 731 can all be made equal.
  • the method of forming the bump portion 753 can be the same as the method of forming the wiring 721 (see FIGS. 28, 29 and 31).
  • FIG. 46 is transparent to the second layer 712 of the sealing resin 710 for convenience of understanding.
  • the XXXIV-XXXIV line is shown as an alternate long and short dash line.
  • the semiconductor device A40 instead of the plurality of connecting wirings 722 and the plurality of terminals 741, the plurality of first connecting wirings 723, the plurality of second connecting wirings 724, the plurality of first terminal terminals 742, and the plurality of second terminals
  • the provision of 743 is different from the configuration of the semiconductor device A10 described above.
  • the semiconductor device A40 includes a plurality of first connecting wires 723.
  • Each of the plurality of first connecting wires 723 is connected to any of the plurality of regions of the wiring 721.
  • Each of the plurality of first connecting wires 723 reaches the first back surface 711B of the first layer 711 from the wiring 721, and the first layer 711 partially covers the first back surface 711B.
  • the plurality of first connecting wirings 723, together with the wiring 721, form a part of the conductive path between the semiconductor element 730 and the wiring board on which the semiconductor device A40 is mounted.
  • Each composition of the plurality of first connecting wires 723 includes copper.
  • each of the plurality of first connecting wires 723 has a bottom surface 723A and an end surface 723B.
  • the bottom surface 723A is exposed on the first back surface 711B of the first layer 711.
  • the end face 723B is connected to the bottom surface 723A and faces a direction orthogonal to the thickness direction z.
  • the end face 723B faces the second direction y.
  • the end face 723B is exposed in any region of the side surface 711C of the first layer 711.
  • the end face 723B is exposed in any of a pair of regions of the side surface 711C that are located apart from each other in the second direction y.
  • each of the plurality of first connecting wirings 723, the surface facing the side opposite to the bottom surface 723A in the thickness direction z is flush with the first main surface 711A of the first layer 711 and is the second layer 712. 2 It is in contact with the back surface 712B.
  • the semiconductor device A40 includes a plurality of second connecting wires 724.
  • Each of the plurality of second connecting wires 724 is connected to any of the plurality of regions of the wiring 721.
  • Each of the plurality of second connecting wires 724 reaches the second main surface 712A of the second layer 712 from the wiring 721, and the second layer 712 partially covers the second main surface 712A.
  • the plurality of second connecting wirings 724, together with the wiring 721, form a part of the conductive path between the semiconductor element 730 and the wiring board on which the semiconductor device A40 is mounted.
  • Each composition of the plurality of second connecting wires 724 includes copper.
  • each of the plurality of second connecting wires 724 has a top surface 724A and a side surface 724B.
  • the top surface 724A is exposed on the second main surface 712A of the second layer 712.
  • the side surface 724B is connected to the top surface 724A and faces a direction orthogonal to the thickness direction z.
  • the side surface 724B is covered with a second layer 712.
  • the shortest distance L2 from the center C of the semiconductor element 730 to any of the plurality of second connecting wires 724 is a plurality of short distances L2 from the center C of the semiconductor element 730. It is smaller than the shortest distance L1 to reach any of the first connecting wires 723.
  • the center C of the semiconductor element 730 points to the intersection of the diagonal lines of the semiconductor element 730 when viewed along the thickness direction z.
  • the semiconductor device A40 includes a plurality of first terminals 742.
  • the plurality of first terminals 742 individually cover the bottom surface 723A of the plurality of first connecting wires 723.
  • the plurality of first terminals 742 are exposed to the outside of the semiconductor device A40.
  • the semiconductor device A40 is mounted on the wiring board by joining each of the plurality of first terminals 742 to the wiring board via solder.
  • Each of the plurality of first terminals 742 includes a plurality of metal layers laminated in the thickness direction z with respect to the bottom surface 723A.
  • the configuration of the plurality of metal layers is the same as the configuration of the plurality of metal layers included in each of the plurality of terminals 741 of the semiconductor device A10.
  • the semiconductor device A40 includes a plurality of second terminals 743.
  • the plurality of second terminals 743 individually cover the top surface 724A of the plurality of second connecting wires 724.
  • the plurality of second terminals 743 are exposed to the outside of the semiconductor device A40.
  • the semiconductor device A40 is mounted on the wiring board by joining each of the plurality of second terminals 743 to the wiring board via solder.
  • Each of the plurality of second terminals 743 includes a plurality of metal layers laminated in the thickness direction z with respect to the top surface 724A.
  • the configuration of the plurality of metal layers is the same as the configuration of the plurality of metal layers included in each of the plurality of terminals 741 of the semiconductor device A10.
  • the semiconductor device A40 includes a sealing resin 710, wiring 721, and a semiconductor element 730.
  • the sealing resin 710 includes a first layer 711 having a first main surface 711A and a first back surface 711B, and a second layer 712 having a second main surface 712A and a second back surface 712B.
  • the second back surface 712B is in contact with the first main surface 711A.
  • the wiring 721 is in contact with the first main surface 711A.
  • a part of the wiring 721 is covered with the second layer 712.
  • the semiconductor element 730 is joined to the wiring 721 and covered with the second layer 712. Therefore, the semiconductor device A40 can also reduce the warp of the semiconductor device A40 while reducing the size.
  • the semiconductor device A40 includes a plurality of first connecting wirings 723 and a plurality of second connecting wirings 724 instead of the plurality of connecting wirings 722.
  • Each of the plurality of first connecting wires 723 reaches the first back surface 711B of the first layer 711 from the wiring 721, and the first layer 711 partially covers the first back surface 711B.
  • Each of the plurality of first connecting wires 723 has a bottom surface 723A exposed on the first back surface 711B.
  • Each of the plurality of second connecting wires 724 reaches the second main surface 712A of the second layer 712 from the wiring 721, and the second layer 712 partially covers the second main surface 712A.
  • Each of the plurality of second connecting wires 724 has a top surface 724A exposed on the second main surface 712A.
  • the shortest distance L2 from the center C of the semiconductor element 730 to any of the plurality of second connecting wires 724 is any of the plurality of first connecting wires 723 from the center C of the semiconductor element 730. It is smaller than the shortest distance L1 to reach the crab.
  • each side surface 724B of the plurality of second connecting wires 724 can be covered with the second layer 712.
  • the thickness of the second layer 712 is larger than the thickness of the first layer 711. Therefore, the height of each of the plurality of second connecting wires 724 is larger than the height of each of the plurality of first connecting wires 723, so that the volume of each of the plurality of second connecting wires 724 is a plurality of. It tends to be larger than the volume of each of the first connecting wires 723. Therefore, by adopting this configuration, it is possible to suppress a decrease in the withstand voltage of the semiconductor device A40 due to the plurality of second connecting wirings 724.
  • the semiconductor device A40 includes a plurality of first terminals 742 and a plurality of second terminals 743 instead of the plurality of terminals 741.
  • the plurality of first terminals 742 individually cover the bottom surface 723A of the plurality of first connecting wires 723.
  • the plurality of second terminals 743 individually cover the top surface 724A of the plurality of second connecting wires 724.
  • the present invention is not limited to the semiconductor device A10 to the semiconductor device A40 described above.
  • the specific configuration of each part of the present invention can be freely redesigned.
  • FIGS. 49 to 58 The configuration of the electronic component 801A according to the seventh embodiment of the present disclosure will be described with reference to FIGS. 49 to 58.
  • the solder SD that joins the second functional element 860 and the sealing resin 840 is omitted.
  • the second functional element 860 is shown by a chain double-dashed line.
  • the second functional element 860 is shown as a side structure instead of a cross-sectional structure.
  • the second functional element 860 and the solder SD are omitted for convenience. Further, the solder SD has dots in the side view in order to easily distinguish it from other parts.
  • the electronic component 801A includes a substrate 810, an internal electrode 820, a first functional element 830, a sealing resin 840, an external electrode 850, and a second functional element 860, which are examples of insulating members. ing.
  • the electronic component 801A is a component that is surface-mounted on a wiring board (not shown) of various electronic devices.
  • the first functional element 830 is arranged inside the sealing resin 840, and as shown in FIGS. 49 to 51, the second functional element 860 is outside the sealing resin 840. Is arranged in the sealing resin 840.
  • the sealing resin 840 is laminated on the substrate 810.
  • the second functional element 860 is laminated on the sealing resin 840.
  • the external electrode 850 is located outside the first functional element 830 by pulling out the internal electrode 820 to the outside of the first functional element 830.
  • the thickness direction of the substrate 810 is referred to as the thickness direction z. Further, of the directions orthogonal to the thickness direction z, the two directions orthogonal to each other are referred to as the first direction x and the second direction y, respectively.
  • the substrate 810 is a support member on which the first functional element 830 is mounted and is the basis of the electronic component 801A.
  • the shape of the substrate 810 when viewed from the thickness direction z is a substantially square having a pair of sides along the first direction x and a pair of sides along the second direction y.
  • the shape of the substrate 810 as viewed from the thickness direction z is not limited to a square, and can be arbitrarily changed.
  • the shape of the substrate 810 when viewed from the thickness direction z is a rectangular shape in which one of the first direction x and the second direction y is a long side and the other of the first direction x and the second direction y is a short side. Is.
  • the substrate 810 includes a substrate main surface 810s which is an example of an insulating main surface, a substrate back surface 810r which is an example of an insulating back surface, and a plurality of substrates 810 which are an example of an insulating side surface (in this embodiment). It has four) substrate side surfaces 811 to 814.
  • the main surface of the substrate 810s and the back surface of the substrate 810r face each other in the thickness direction z.
  • the substrate main surface 810s and the substrate back surface 810r are flat, respectively. As shown in FIG.
  • the substrate side surfaces 811 to 814 are provided between the substrate main surface 810s and the substrate back surface 810r in the thickness direction z, and face the first direction x or the second direction y.
  • the substrate side surfaces 811 and 812 are surfaces facing opposite to each other in the second direction y, and extend along the first direction x when viewed from the thickness direction z.
  • the substrate side surfaces 815 and 814 are surfaces facing opposite to each other in the first direction x, and extend along the second direction y when viewed from the thickness direction z.
  • the substrate main surface 810s can be said to be the upper surface of the substrate 810, and the substrate back surface 810r can be said to be the lower surface of the substrate 810.
  • the substrate 810 is made of, for example, a material having electrical insulation.
  • a synthetic resin containing an epoxy resin or the like as a main component, ceramics, glass or the like can be used.
  • the substrate 810 uses a synthetic resin containing an epoxy resin as a main component.
  • the substrate 810 has a plurality of recesses 815 that are recessed inward from each of the substrate side surfaces 811 to 814 so as to penetrate the substrate 810 in the thickness direction z. In this embodiment, four recesses 815 are provided for each side of the substrate 810.
  • the shape of each concave portion 815 as viewed from the thickness direction z is a rectangular concave shape.
  • the shape of the four recesses 815 arranged near the substrate side surface 811 and the four recesses 815 arranged near the substrate side surface 812 as viewed from the thickness direction z has the first direction x as the short side, and the first direction x is the short side. It is a rectangular concave shape with the long side in two directions y.
  • the shape of the four recesses 815 arranged near the substrate side surface 813 and the four recesses 815 arranged near the substrate side surface 814 as viewed from the thickness direction z is such that the first direction x is the long side and the first direction x is the long side. It is a rectangular concave shape with short sides in two directions y.
  • the four recesses 815 provided on the side surface 811 of the substrate are formed so as to be outside the first functional element 830 in the second direction y.
  • the four recesses 815 provided on the side surface 812 of the substrate are formed so as to be outside the first functional element 830 in the second direction y.
  • the four recesses 815 provided on the side surface 813 of the substrate are formed so as to be outside the first functional element 830 in the first direction x.
  • the four recesses 815 provided on the side surface 814 of the substrate are formed so as to be outside the first functional element 830 in the first direction x. As described above, each recess 815 does not overlap with the first functional element 830 when viewed from the thickness direction z.
  • the substrate 810 has a through hole 816 that penetrates the substrate 810 in the thickness direction z.
  • the through holes 816 are provided in the central portions of the substrate 810 in the first direction x and the second direction y. When viewed from the thickness direction z, the through hole 816 overlaps with the first functional element 830.
  • the shape of the through hole 816 as viewed from the thickness direction z is rectangular. In the present embodiment, the shape of the through hole 816 viewed from the thickness direction z is a rectangular shape in which the first direction x is the long side and the second direction y is the short side.
  • each recess 815 as viewed from the thickness direction z can be arbitrarily changed.
  • the shape of each concave portion 815 as viewed from the thickness direction z may be a concave shape having a square shape, an arc shape, or the like, or a concave shape having a polygonal shape other than a quadrangular shape.
  • the shape of the through hole 816 seen from the thickness direction z can be arbitrarily changed.
  • the shape of the through hole 816 as viewed from the thickness direction z may be a square, a circle, an ellipse, or the like, or may be a polygon other than a quadrangle.
  • the sealing resin 840 is provided so as to cover the entire substrate main surface 810s of the substrate 810. In other words, the sealing resin 840 overlaps the entire substrate 810 when viewed from the thickness direction z. As shown in FIG. 55, the sealing resin 840 covers the internal electrode 820 and the first functional element 830.
  • the sealing resin 840 includes a resin main surface 840s, which is an example of an element mounting surface, a resin back surface 840r, and a plurality of (four in this embodiment) resin side surfaces 841 to 844. ,have.
  • the resin main surface 840s and the resin back surface 840r face each other in the thickness direction z.
  • the resin main surface 840s and the resin back surface 840r are flat, respectively.
  • the resin main surface 840s faces the same direction as the substrate main surface 810s, and the resin back surface 840r faces the same direction as the substrate back surface 810r.
  • the resin side surfaces 841 to 844 are provided between the resin main surface 840s and the resin back surface 840r in the thickness direction z, and face the first direction x or the second direction y.
  • the resin side surfaces 841,842 are surfaces facing opposite to each other in the second direction y, and extend along the first direction x when viewed from the thickness direction z.
  • the resin side surface 841 faces the same direction as the substrate side surface 811 in the second direction y
  • the resin side surface 842 faces the same direction as the substrate side surface 812 in the second direction y.
  • the resin side surfaces 843 and 844 are surfaces facing opposite to each other in the first direction x, and extend along the second direction y when viewed from the thickness direction z.
  • the resin side surface 843 faces the same direction as the substrate side surface 813 in the first direction x
  • the resin side surface 844 faces the same direction as the substrate side surface 814 in the first direction x.
  • a part of the thickness direction z of the resin side surface 841 and the substrate side surface 811 are flush with each other
  • a part of the resin side surface 842 with a thickness direction z and the substrate side surface 812 are flush with each other.
  • a part of the thickness direction z and the substrate side surface 813 are flush with each other
  • a part of the resin side surface 844 with the thickness direction z and the substrate side surface 814 are flush with each other.
  • each resin side surface 841 to 844 of the sealing resin 840 is provided with a step 845 recessed inward from each resin side surface 841 to 844.
  • the sealing resin 840 is divided into a first resin portion 846 and a second resin portion 847 in the thickness direction z by the step 845.
  • the first resin portion 846 is a portion from the step 845 to the resin main surface 840s
  • the second resin portion 847 is a portion from the step 845 to the resin back surface 840r.
  • the second resin portion 847 is a portion recessed inward from the first resin portion 846.
  • the sealing resin 840 is made of, for example, a resin material having electrical insulation.
  • a resin material for example, a synthetic resin containing an epoxy resin as a main component can be used.
  • the material constituting the substrate 810 is the same as the material constituting the sealing resin 840.
  • the sealing resin 840 is colored black, for example.
  • the sealing resin 840 is formed on the substrate main surface 810s by molding so as to cover the substrate main surface 810s of the substrate 810. Therefore, the resin back surface 840r is in contact with the substrate main surface 810s. More specifically, the resin back surface 840r and the substrate main surface 810s are melted and adhered to each other. In this way, the resin back surface 840r and the substrate main surface 810s serve as the interface between the substrate 810 and the sealing resin 840.
  • the top surface wiring 870 is a wiring that is electrically connected to the second functional element 860, and constitutes a part of a conductive path that electrically connects the second functional element 860 and the internal electrode 820.
  • the top surface wiring 870 is made of, for example, Cu, and is formed on the resin main surface 840s.
  • the insulating film 873 is made of an electrically insulating material, for example, a polyimide resin.
  • the top surface wiring 870 has a first top surface electrode 871 and a second top surface electrode 872.
  • the first upper surface electrode 871 and the second upper surface electrode 872 are arranged apart from each other in the first direction x.
  • the first upper surface electrode 871 and the second upper surface electrode 872 each extend in the first direction x.
  • the shapes of the first upper surface electrode 871 and the second upper surface electrode 872 as viewed from the thickness direction z are rectangular in which the first direction x is the long side direction and the second direction y is the short side direction.
  • the first upper surface electrode 871 and the second upper surface electrode 872 are exposed from the insulating film 873.
  • the insulating film 873 covers the resin main surface 840s and the portion of the upper surface wiring 870 other than the first upper surface electrode 871 and the second upper surface electrode 872.
  • the internal electrodes 820 include a plurality of main surface wirings 821 (16 in the present embodiment), a plurality of through wirings 822 (16 in the present embodiment), and a plurality (the present embodiment). In the form, it has two) connecting conductors 823 and. A plurality of through wirings 822 and a plurality of connecting conductors 823 are conductive to the plurality of main surface wirings 821. Therefore, the plurality of main surface wirings 821, the plurality of through wirings 822, and the plurality of connecting conductors 823 are electrically connected to each other.
  • one connecting conductor 823 is referred to as the first connecting conductor 823A, and the other connecting conductor 823 is referred to as the second connecting conductor 823B.
  • Each through wiring 822 is a wiring that connects the external electrode 850 and the main surface wiring 821, and is arranged in each recess 815 and through hole 816. As shown in FIG. 52, the through wiring 822 arranged in each of the four recesses 815 provided on the side surface 811 of the substrate is formed so as to be outside the first functional element 830 in the second direction y. There is. The through wiring 822 arranged in each of the four recesses 815 provided on the side surface 812 of the substrate is formed so as to be outside the first functional element 830 in the second direction y.
  • the through wiring 822 arranged in each of the four recesses 815 provided on the side surface 813 of the substrate is formed so as to be outside the first functional element 830 in the first direction x.
  • the through wiring 822 arranged in each of the four recesses 815 provided on the side surface 814 of the substrate is formed so as to be outside the first functional element 830 in the first direction x. As described above, each through wiring 822 does not overlap with the first functional element 830 when viewed from the thickness direction z.
  • each through wiring 822 arranged in the recess 815 of the substrate 810 the positional relationship between each through wiring 822 and the first functional element 830 as viewed from the thickness direction z can be arbitrarily changed.
  • a part of each through wiring 822 may overlap with the first functional element 830 when viewed from the thickness direction z.
  • each through wiring 822 is configured to extend outward from the first functional element 830 in the direction orthogonal to the thickness direction z.
  • each through wiring 822 is provided as a separate body from the main surface wiring 821.
  • the shape of each through wiring 822 seen from the thickness direction z is determined according to the shape of each recess 815 and through hole 816 seen from the thickness direction z.
  • the shape of each through wiring 822 as viewed from the thickness direction z is rectangular.
  • Each through wiring 822 is made of a material having electrical conductivity. As a material for each through wiring 822, for example, Cu, a Cu alloy, or the like can be used.
  • each through wiring 822 includes a plating layer.
  • each through wiring 822 has a main surface 822s, a back surface 822r, and a plurality of (four in this embodiment) side surface 822x.
  • Each through wiring 822 penetrates the substrate 810 in the thickness direction z.
  • the main surface 822s and the back surface 822r face each other in the thickness direction z.
  • the main surface 822s faces the same direction as the substrate main surface 810s, and is flush with the substrate main surface 810s in this embodiment.
  • the back surface 822r faces the same direction as the substrate back surface 810r, and is flush with the substrate back surface 810r in the present embodiment. As described above, the main surface 822s is exposed from the substrate main surface 810s, and the back surface 822r is exposed from the substrate back surface 810r.
  • Each side surface 822x is provided between the main surface 822s and the back surface 822r in the thickness direction z, and faces the first direction x or the second direction y.
  • One of the four side surfaces 822x of the through wiring 822 arranged in each recess 815 forms an exposed side surface 822xa exposed from the substrate side surfaces 811 to 814 of the substrate 810.
  • the four side surfaces 822x of the through wiring 822 arranged in the through hole 816 are each surrounded by the substrate 810. That is, the four side surfaces 822x of the through wiring 822 arranged in the through hole 816 are not exposed.
  • Each main surface wiring 821 is formed on the substrate main surface 810s of the substrate 810. It can be said that each main surface wiring 821 is provided in the second resin portion 847 of the sealing resin 840.
  • Each main surface wiring 821 is made of a material having electrical conductivity. As the material of each main surface wiring 821, for example, Cu, Cu alloy, or the like can be used. In this embodiment, each main surface wiring 821 includes a plating layer.
  • the plurality of main surface wirings 821 have a plurality of main surface wirings 821 extending in the first direction x and a plurality of main surface wirings 821 extending in the second direction y.
  • the plurality of main surface wirings 821 extending in the first direction x are arranged apart from each other in the second direction y, and the plurality of main surface wirings 821 extending in the second direction y are arranged apart from each other in the first direction x.
  • the thickness of each main surface wiring 821 (dimension in the thickness direction z of each main surface wiring 821) is thinner than the thickness of each through wiring 822 (dimension in the thickness direction z of each through wiring 822). In other words, the thickness of each through wiring 822 is thicker than the thickness of each main surface wiring 821.
  • Each main surface wiring 821 has a wiring main surface 821s, a wiring back surface 821r, and a wiring side surface 821x.
  • the wiring main surface 821s faces the same direction as the substrate main surface 810s.
  • the wiring back surface 821r faces the same direction as the substrate back surface 810r and faces the substrate main surface 810s.
  • the wiring side surface 821x is provided between the wiring main surface 821s and the wiring back surface 821r in the thickness direction z, and faces the same direction as the substrate side surfaces 811 to 814.
  • the wiring side surface 821xa facing the same direction as the exposed side surface 822xa of the through wiring 822 is exposed from the resin side surfaces 841 to 844.
  • the wiring side surface 821xa is flush with the exposed side surface 822xa.
  • the main surface wiring 821 is arranged so as to cover the through wiring 822 from above. Therefore, the back surface 821r of the wiring is in contact with the main surface 822s of the through wiring 822. As a result, the main surface wiring 821 and the through wiring 822 are electrically connected. As described above, the through wiring 822 extends from the wiring back surface 821r to the substrate back surface 810r in the thickness direction z, and can be said to be exposed from the substrate back surface 810r.
  • the main surface wiring 821 extending in the first direction x has an inner portion 821p extending inward in the first direction x of the substrate 810 from the through wiring 822 arranged in the recess 815 of the substrate 810.
  • the main surface wiring 821 extending in the second direction y has an inner portion 821p extending inward in the second direction y of the substrate 810 with respect to the through wiring 822 arranged in the recess 815.
  • the tip portion of these inner portions 821p overlaps with the outer peripheral portion of the first functional element 830 when viewed from the thickness direction z.
  • the main surface wiring 821 has a main surface wiring 821 that conducts with the through wiring 822 arranged in the through hole 816 of the substrate 810.
  • the main surface wiring 821 covers the main surface 822s of the through wiring 822.
  • the dimensions of the main surface wiring 821 in the first direction x and the dimensions in the second direction y are the same as the dimensions of the through wiring 822 in the first direction x and the dimensions in the second direction y.
  • the main surface wiring 821 includes a metal layer 821a and a conductive layer 821b.
  • the metal layer 821a and the conductive layer 821b are laminated on the main surface of the substrate 810s in this order.
  • the metal layer 821a is composed of, for example, a Ti (titanium) layer in contact with the main surface 810s of the substrate and the main surface 822s of the through wiring 822, and a Cu layer in contact with the Ti layer.
  • the metal layer 821a is formed as a seed layer for forming the conductive layer 821b.
  • the metal layer 821a has an upper surface 821as and a lower surface 821ar facing opposite sides in the thickness direction z.
  • the lower surface 821ar constitutes the wiring back surface 821r of the main surface wiring 821.
  • the conductive layer 821b is formed on the upper surface 821as of the metal layer 821a.
  • the conductive layer 821b is made of Cu or a Cu alloy.
  • the conductive layer 821b has an upper surface 821bs and a lower surface 821br facing opposite sides in the thickness direction z.
  • the lower surface 821br of the conductive layer 821b is in contact with the upper surface 821as of the metal layer 821a.
  • the upper surface 821bs of the conductive layer 821b is covered with a second resin portion 847 of the sealing resin 840.
  • the upper surface 821bs of the conductive layer 821b constitutes the wiring main surface 821s of the main surface wiring 821.
  • the first connecting conductor 823A is arranged in the thickness direction z from the wiring main surface 821s of one of the plurality of main surface wirings 821 near the substrate side surface 811 in the first direction x. It is extending. As shown in FIG. 52, the first connecting conductor 823A is connected to the main surface wiring 821 closest to the substrate side surface 814 in the second direction y among the plurality of main surface wirings 821 close to the substrate side surface 811 in the first direction x. Has been done. As shown in FIG. 55, the second connecting conductor 823B extends in the thickness direction z from the wiring main surface 821s of one of the plurality of main surface wirings 821 near the substrate side surface 812. As shown in FIG. 52, the second connecting conductor 823B is connected to the main surface wiring 821 closest to the substrate side surface 813 in the second direction y among the plurality of main surface wirings 821 close to the substrate side surface 812 in the first direction x. Has been done.
  • the connecting conductors 823A and 823B are arranged closer to the through wiring 822 than the first functional element 830 in the inner portion 821p of the main surface wiring 821.
  • the connecting conductors 823A and 823B are arranged inside the through wiring 822 when viewed from the thickness direction z.
  • the connecting conductors 823A and 823B have a through wiring 822 and a first functional element 830 in the inner portion 821p of the main surface wiring 821 when viewed from the thickness direction z. It is placed in the middle part.
  • each of the connecting conductors 823A and 823B is a prism.
  • the shape of each of the connecting conductors 823A and 823B is not limited to this, and may be, for example, a cylinder or a polygonal prism.
  • Each of the connecting conductors 823A and 823B is made of a material having electrical conductivity.
  • As a material for each of the connecting conductors 823A and 823B for example, Cu, a Cu alloy, or the like can be used.
  • each of the connecting conductors 823A and 823B includes a plating layer.
  • each of the connecting conductors 823A and 823B has an upper surface 823s, a lower surface 823r, and a side surface 823x.
  • the upper surface 823s of each connecting conductor 823A, 823B faces the same direction as the substrate main surface 810s, and the lower surface 823r of each connecting conductor 823A, 823B faces the same direction as the substrate back surface 810r.
  • the side surface 823x of each of the connecting conductors 823A and 823B is provided between the upper surface 823s and the lower surface 823r in the thickness direction z, and faces the first direction x or the second direction y.
  • the side surfaces 823x of each of the connecting conductors 823A and 823B are entirely covered with the sealing resin 840.
  • the lower surface 823r of each of the connecting conductors 823A and 823B is a surface in contact with the wiring main surface 821s of the main surface wiring 821.
  • the lower surface 823r is flat.
  • Each of the connecting conductors 823A and 823B extends from the wiring main surface 821s to the resin main surface 840s in the thickness direction z. Therefore, the upper surface 823s of each of the connecting conductors 823A and 823B is exposed from the resin main surface 840s.
  • the upper surface 823s of the first connecting conductor 823A is formed so as to be recessed in a curved shape.
  • the upper surface 823s of the second connecting conductor 823B is also formed so as to be recessed in a curved shape.
  • the first connecting conductor 823A is electrically connected to the first upper surface electrode 871 of the upper surface wiring 870.
  • the upper surface 823s of the first connecting conductor 823A overlaps with the first upper surface electrode 871 of the upper surface wiring 870 when viewed from the thickness direction z, and is in contact with the first upper surface electrode 871.
  • the second connecting conductor 823B is electrically connected to the second upper surface electrode 872 of the upper surface wiring 870.
  • the upper surface 823s of the second connecting conductor 823B overlaps with the second upper surface electrode 872 of the upper surface wiring 870 when viewed from the thickness direction z, and is in contact with the second upper surface electrode 872. In this way, the top surface wiring 870 is electrically connected to the connecting conductor 823.
  • the first connecting conductor 823A is composed of a seed layer 823a and a plating layer 823b laminated on each other.
  • the seed layer 823a is composed of a first layer in contact with the upper surface 821bs of the conductive layer 821b (wiring main surface 821s of the main surface wiring 821) and a second layer in contact with the first layer.
  • the first layer has, for example, a main component of Ti
  • the second layer has, for example, a main component of Cu.
  • the thickness of the seed layer 823a (the dimension of the seed layer 823a in the thickness direction z) is about 200 nm or more and 8800 nm or less.
  • the main component of the plating layer 823b is Cu.
  • the seed layer 823a has an upper surface 823as and a lower surface 823ar facing opposite sides in the thickness direction z.
  • the upper surface 823as faces the same direction as the substrate main surface 810s, and the lower surface 823ar faces the same direction as the substrate back surface 810r.
  • the lower surface 823ar of the seed layer 823a constitutes the lower surface 823r of the connecting conductor 823.
  • the plating layer 823b has an upper surface 823 bs and a lower surface 823 br facing opposite sides in the thickness direction z.
  • the upper surface 823bs faces the same direction as the substrate main surface 810s, and the lower surface 823br faces the same direction as the substrate back surface 810r.
  • the lower surface 823br of the plating layer 823b is in contact with the upper surface 823as of the seed layer 823a.
  • the upper surface 823bs of the plating layer 823b constitutes the upper surface 823s of the connecting conductor 823.
  • the configuration of the second connecting conductor 823B is also the same as the configuration of the first connecting conductor 823A shown in FIG. 56.
  • the first functional element 830 is a flat plate-shaped chip component.
  • the first functional element 830 includes a semiconductor element.
  • the first functional element 830 is an integrated circuit (IC) such as an LSI (Large Scale Integration). More specifically, the first functional element 830 is a switching power supply LSI.
  • the first functional element 830 may be a voltage control element such as an LDO (Low Drop Out), an amplification element such as an operational amplifier, or a discrete semiconductor element such as a diode or various sensors.
  • the size of the first functional element 830 is smaller than the size of the second functional element 860.
  • the dimension of the first functional element 830 in the thickness direction z is smaller than the dimension of the second functional element 860 in the thickness direction z.
  • the dimension of the first functional element 830 in the thickness direction z is 100 ⁇ m or more and 300 ⁇ m or less.
  • the dimension of the LSI in the thickness direction z is, for example, about 100 ⁇ m.
  • the dimension of the first functional element 830 in the first direction x is smaller than the dimension of the second functional element 860 in the first direction x.
  • the dimension of the first functional element 830 in the second direction y is smaller than the dimension of the second functional element 860 in the second direction y.
  • the shape of the first functional element 830 as viewed from the thickness direction z is substantially square. As shown in FIG. 55, the first functional element 830 has an element main surface 830s and an element back surface 830r facing opposite sides in the thickness direction z.
  • the element main surface 830s is a surface on which a constituent member for the function of the first functional element 830 is formed.
  • the element main surface 830s faces the same direction as the substrate back surface 810r of the substrate 810.
  • the element back surface 830r faces the same direction as the substrate main surface 810s of the substrate 810.
  • the first functional element 830 has an element substrate 831, a plurality of electrode pads 832, wiring 833, an insulating film 834A, and a protective film 834B.
  • the element substrate 831 is formed with a recess 831b in which the electrode 831a of the element substrate 831 is exposed.
  • a plurality of electrodes 831a and a plurality of recesses 831b are provided.
  • the insulating film 834A covers the surface of the device substrate 831 (device main surface 830s).
  • the recess 831b is formed by the insulating film 834A penetrating in the thickness direction z.
  • the insulating film 834A is made of an electrically insulating material, for example, SiO 2 (silicon oxide).
  • the insulating film 834A covers a part of the electrode pad 832, and a part of the surface of the electrode pad 832 is exposed as a connection terminal.
  • the insulating film 834A may be made of SiN (silicon nitride).
  • a plurality of wirings 833 are formed on the element main surface 830s so as to be individually connected to each electrode 831a.
  • Each wiring 833 is formed on the surface of the insulating film 834A.
  • Each wiring 833 is also connected to each electrode 831a by being formed in the recess 831b.
  • Each wire 833 is made of, for example, Cu.
  • the protective film 834B covers the surface of the insulating film 834A and also covers the surface of each wiring 833.
  • the protective film 834B covers the peripheral edge of the electrode pad 832. That is, each electrode pad 832 projects downward from the protective film 834B.
  • the protective film 834B is made of an electrically insulating material, for example, a polyimide resin.
  • Each electrode pad 832 is a terminal for electrically connecting to the main surface wiring 821, and is connected to each wiring 833. In this way, each electrode 831a of the element substrate 831 is electrically connected to the main surface wiring 821 via each electrode pad 832 and each wiring 833.
  • Each electrode pad 832 is arranged at a position different from each recess 831b in a direction orthogonal to the thickness direction z (plane direction of the element main surface 830s).
  • Each electrode pad 832 has a conductive portion 832a and a barrier layer 832b laminated on each other in the thickness direction z.
  • the conductive portion 832a is made of, for example, Cu.
  • the barrier layer 832b is made of a Ni layer.
  • the barrier layer 832b is laminated so as to cover the tip surface of the conductive portion 832a.
  • a solder layer 835 is laminated on both end faces of the barrier layer 832b in the thickness direction z opposite to the end faces on the conductive portion 832a side.
  • the barrier layer 832b may be composed of a Ni layer, a Pd (palladium) layer, and an Au (gold) layer laminated on each other. Further, the barrier layer 832b may be omitted.
  • a barrier layer 881 is formed on a portion of the wiring main surface 821s of the main surface wiring 821 that faces the solder layer 835 in the thickness direction z.
  • the barrier layer 881 is made of a Ni layer.
  • the barrier layer 881 can prevent the solder layer 835 from getting wet and spreading.
  • the barrier layer 881 may be composed of a Ni layer, a Pd layer, and an Au layer that are laminated on each other. As described above, the solder layer 835 and the barrier layer 881 form a joint portion 880 for joining the main surface wiring 821 and the electrode pad 832 of the first functional element 830.
  • the first functional element 830 is connected to the main surface wiring 821 via the solder layer 835.
  • the solder layer 835 is made of an alloy containing Su (tin) or Sn. This alloy is, for example, a Sn—Ag-based alloy, a Sn—Sb (antimony) based alloy, or the like.
  • the electrode pad 832 is joined to the main surface wiring 821 via the solder layer 835, so that the first functional element 830 is mounted on the main surface wiring 821.
  • the external electrode 850 serves as an external connection terminal for connecting to the wiring board in the electronic component 801A.
  • the external electrode 850 is composed of, for example, a plurality of metal layers laminated with each other. Examples of the metal layer are a Ni layer, a Pd layer and an Au layer.
  • the external electrode 850 is provided according to the through wiring 822. More specifically, as shown in FIG. 52, each of the four through wires 822 provided close to the substrate side surface 811 and arranged apart from each other in the first direction x has an external electrode 850. Is provided. In this case, the four external electrodes 850 are arranged apart from each other in the first direction x. An external electrode 850 is provided for each of the four through wires 822 that are provided close to the substrate side surface 812 and are arranged apart from each other in the first direction x. In this case, the four external electrodes 850 are arranged apart from each other in the first direction x.
  • An external electrode 850 is provided for each of the four through wires 822 that are provided close to the substrate side surface 813 and are arranged apart from each other in the second direction y. In this case, the four external electrodes 850 are arranged apart from each other in the second direction y. An external electrode 850 is provided for each of the four through wires 822 that are provided close to the substrate side surface 814 and are arranged apart from each other in the second direction y. In this case, the four external electrodes 850 are arranged apart from each other in the second direction y. An external electrode 850 is provided on the through wiring 822 provided at the center of the first direction x and the second direction y of the back surface 810r of the substrate. Each external electrode 850 covers the back surface 822r of each through wiring 822.
  • the second functional element 860 is an element having a relatively large dimension in the thickness direction z, for example, an element such as a resistor, a capacitor, an inductor, or a diode.
  • the second functional element 860 is an inductor used in a power supply circuit, a so-called power supply system inductor.
  • the second functional element 860 has a configuration in which a wound metal alloy capable of handling a large current is sealed with a sealing resin.
  • the second functional element 860 has a first electrode 861 and a second electrode 862.
  • the second functional element 860 is a surface mount type package.
  • the dimension of the second functional element 860 in the first direction x is about 6.6 mm
  • the dimension of the second functional element 860 in the second direction y is about 7.0 mm
  • the thickness of the second functional element 860 is about 7.0 mm.
  • the dimension of the direction z is about 3.0 mm.
  • the inductor configuration is not limited to this.
  • wound ferrite or laminated ferrite inductors may be used.
  • the external shape of the inductor is not limited to the illustrated example, and may be a rectangular flat plate shape or a box shape which is square when viewed from the thickness direction z.
  • the second functional element 860 is connected to the top surface wiring 870. More specifically, the first electrode 861 of the second functional element 860 is joined to the first upper surface electrode 871 of the upper surface wiring 870 by the solder SD, and the second electrode 862 of the second functional element 860 is the second electrode 862 of the upper surface wiring 870. 2 The top electrode 872 and the solder SD are joined. As a result, the second functional element 860 is electrically connected to the first functional element 830. As shown in FIG. 55, the internal electrode 820 and the top surface wiring 870 form a conductive path that electrically connects the first functional element 830 and the second functional element 860. Further, the second functional element 860 is electrically connected to the external electrode 850 via the top surface wiring 870 and the internal electrode 820.
  • the electronic component 801A is a power supply module in which the inductor, which is the second functional element 860, is electrically connected to the switching power supply LSI, which is the first functional element 830. Therefore, the electronic component 801A is applied to the power supply circuit. In this way, since the switching power supply LSI and the inductor are modularized by the electronic component 801A, the power supply circuit can be miniaturized.
  • FIGS. 59 to 78 A method for manufacturing the electronic component 801A according to the seventh embodiment of the present disclosure will be described with reference to FIGS. 59 to 78.
  • FIGS. 59 to 62, 64, 65, 67 and 69 to 73 two adjacent broken lines indicate the range in which one electronic component 801A is formed.
  • the definition of the direction shown in FIGS. 59 to 78 is the same as the definition of the direction shown in FIGS. 49 to 58.
  • the manufacturing method of the electronic component 801A includes a step of preparing the support substrate 1600.
  • the support substrate 1600 is made of, for example, a single crystal intrinsic semiconductor.
  • the support substrate 1600 is made of, for example, a Si single crystal material.
  • the support substrate 1600 has an upper surface 1601 and a lower surface 1602 facing opposite sides in the thickness direction z.
  • a substrate made of a mixed resin material such as an epoxy resin may be used.
  • the manufacturing method of the electronic component 801A includes a step of forming the terminal pillar 1622 on the upper surface 1601 of the support substrate 1600.
  • the terminal pillar 1622 is made of, for example, Cu or a Cu alloy and is formed by electroplating.
  • the terminal pillar 1622 is formed through, for example, a step of forming a seed layer, a step of forming a mask on the seed layer by photolithography, and a step of forming a terminal pillar 1622 in contact with the seed layer.
  • a seed layer is formed on the upper surface 1601 of the support substrate 1600 by a sputtering method.
  • the seed layer is covered with a resist layer having photosensitivity, and the resist layer is photosensitized and developed to form a mask having an opening.
  • the terminal pillar 1622 is formed by depositing a plated metal on the surface of the seed layer exposed from the mask by an electrolytic plating method using the seed layer as a conductive path. After forming the terminal pillar 1622, the mask is removed.
  • the terminal pillar 1622 may be formed of a columnar material of Cu.
  • the manufacturing method of the electronic component 801A includes a step of forming a base material 1610, which is an example of an insulating layer. More specifically, as shown in FIG. 60, a base material 1610 is formed which is in contact with the upper surface 1601 of the support substrate 1600 and covers the terminal pillar 1622. The base material 1610 is formed so as to cover the upper surface of the terminal pillar 1622. As the material of the base material 1610, the material constituting the substrate 810 shown in FIG. 49 can be used. In the present embodiment, a synthetic resin containing an epoxy resin or the like as a main component is used as the material of the base material 1610. As described above, it can be said that the method for manufacturing the electronic component 801A includes an insulating layer forming step.
  • the manufacturing method of the electronic component 801A includes a step of grinding the base material 1610 and the terminal pillar 1622. More specifically, by grinding a portion of the substrate 1610 and the terminal pillars 1622, the terminal pillars 1622 are exposed on the top surface 1611 of the substrate 1610. In this step, the upper surface 1622s of the terminal pillar 1622 constitutes the main surface 822s of the through wiring 822. Further, in this step, the base material 1610 has an upper surface 1611 forming an insulating main surface and a lower surface 1612 forming an insulating back surface. The base material 1610 is the substrate 810 shown in FIG. 55. In grinding the base material 1610, the base material 1610 has the same thickness as the base material 810.
  • the terminal pillar 1622 has the same thickness as the through wiring 822. As shown in FIG. 60, a part of the terminal pillars 1622 (terminal pillars 1622 arranged between the broken lines adjacent to each other in the second direction y) forms a through wiring 822. As described above, it can be said that the manufacturing method of the electronic component 801A includes a step of forming a plurality of through wirings 822.
  • the manufacturing method of the electronic component 801A includes a step of forming the main surface wiring 1621. More specifically, as shown in FIG. 62, the main surface wiring 1621 is formed on the upper surface 1611 of the base material 1610 and the upper surface 1622s of the terminal pillar 1622 (the main surface 822s of the through wiring 822). As shown in FIG. 63, the main surface wiring 1621 includes a metal layer 1621a and a conductive layer 1621b. The main surface wiring 1621 is formed through a step of forming the metal layer 1621a, a step of forming a mask on the metal layer 1621a by photolithography, and a step of forming a conductive layer 1621b in contact with the metal layer 1621a.
  • the metal layer 1621a is formed by, for example, a sputtering method.
  • the metal layer 1621a including the Ti layer and the Cu layer forms a Ti layer on the upper surface 1611 of the base material 1610 and the main surface 822s of the through wiring 822, and forms a Cu layer in contact with the Ti layer.
  • the metal layer 1621a is covered with a photosensitive resist layer, and the resist layer is exposed and developed to form a mask having openings.
  • a plated metal is deposited on the surface of the metal layer 1621a exposed from the mask by an electrolytic plating method using the metal layer 1621a as a conductive path to form the conductive layer 1621b.
  • the main surface wiring 1621 is formed.
  • the mask is removed.
  • the manufacturing method of the electronic component 801A includes a main surface wiring forming step.
  • the manufacturing method of the electronic component 801A includes a step of forming the connecting conductor 1623. More specifically, as shown in FIGS. 65 and 66, the connecting conductor 1623 is formed on the upper surface 1621s of the main surface wiring 1621.
  • the connecting conductor 1623 is formed through, for example, a step of forming a seed layer, a step of forming a mask on the seed layer by photolithography, and a step of forming a plating layer in contact with the seed layer.
  • a seed layer 1623a is formed on the upper surface 1621s of the main surface wiring 1621 and the upper surface 1611 of the base material 1610 by, for example, a sputtering method.
  • the seed layer 1623a is covered with a resist layer having photosensitivity, and the resist layer is photosensitized and developed to form a mask having openings.
  • a plating metal is deposited on the surface of the seed layer 1623a exposed from the mask by an electrolytic plating method using the seed layer 1623a as a conductive path to form a plating layer 1623b.
  • the connecting conductor 1623 composed of the laminated body of the seed layer 1623a and the plating layer 1623b is formed.
  • the mask is removed.
  • the connecting conductor 1623 may be formed of a columnar material of Cu.
  • the unnecessary seed layer 1623a is removed. Specifically, the seed layer 1623a other than the portion of the seed layer 1623a covered by the plating layer 1623b is removed.
  • the unnecessary seed layer 1623a is removed by, for example, wet etching using a mixed solution of H 2 SO 4. As described above, it can be said that the method for manufacturing the electronic component 801A includes a conductor forming step.
  • the manufacturing method of the electronic component 801A includes a step of forming the joint portion 880. More specifically, as shown in FIG. 67, the joint portion 880 is formed on the upper surface 1621s of the main surface wiring 1621. As shown in FIG. 68, the joint 880 includes a barrier layer 881 and a solder layer 1682. First, the barrier layer 881 is formed on the upper surface 1621s of the main surface wiring 1621. The barrier layer 881 can be formed, for example, by an electrolytic plating method using the main surface wiring 1621 as a conductive path.
  • the solder layer 1682 is formed by depositing an alloy containing Sn as a plating metal on the upper surface 881s of the barrier layer 881 by an electrolytic plating method. After that, the solder layer 1682 is melted by a reflow treatment to smooth the surface of the solder layer 1682 having roughness. By this smoothing, it is possible to suppress the generation of voids when the solder layer 1682 and the solder layer (not shown) of the first functional element 830 are joined.
  • the solder layer 1682 shown in FIGS. 67 and 68 shows the state after the reflow treatment.
  • the manufacturing method of the electronic component 801A includes a step of mounting the first functional element 830. More specifically, as shown in FIG. 69, the first functional element 830 is mounted on the main surface wiring 1621. The first functional element 830 is mounted by flip chip bonding (FCB: Flip Chip Bonding).
  • FCB Flip Chip Bonding
  • a solder layer (not shown) is formed by depositing an alloy containing Sn as a plating metal on the barrier layer 832b of the electrode pad 832 of the first functional element 830 by, for example, an electrolytic plating method.
  • This solder layer is made of the same material as the solder layer 1682 (see FIG. 68) of the joint 880.
  • the surface of the solder layer of the first functional element 830 is also smoothed by a reflow treatment in the same manner as in the above-mentioned solder layer 1682.
  • the first functional element 830 is mounted on the joint portion 880 using, for example, a flip chip bonder. As a result, the first functional element 830 is temporarily attached to the joint portion 880. After that, the solder layer 1682 of the joint portion 880 and the solder layer of the first functional element 830 are brought into a liquid phase state by reflow processing, and then the solder layer 1682 of the joint portion 880 and the solder layer of the first functional element 830 are cooled. By solidifying, the first functional element 830 is connected to the joint portion 880. Therefore, the solder layer 835 shown in FIG. 57 is composed of the solder layer 1682 of the joint portion 880 and the solder layer of the first functional element 830. As described above, it can be said that the manufacturing method of the electronic component 801A includes a first element mounting process.
  • the manufacturing method of the electronic component 801A includes a step of forming a resin layer 1640. More specifically, as shown in FIG. 70, the resin layer 1640 is formed so as to cover the upper surface 1611 of the base material 1610, the main surface wiring 1621, the connecting conductor 1623, and the first functional element 830.
  • the resin layer 1640 is a member to be the sealing resin 840 shown in FIG. 49.
  • the resin layer 1640 is, for example, a synthetic resin containing an epoxy resin as a main component.
  • the resin layer 1640 is formed by transfer molding. As described above, it can be said that the method for manufacturing the electronic component 801A includes a resin layer forming step.
  • the method for manufacturing the electronic component 801A includes a step of cutting the resin layer 1640 and the connecting conductor 1623 so as to reduce the thickness of the resin layer 1640 and the connecting conductor 1623. More specifically, as shown in FIG. 71, the resin layer 1640 is exposed from the resin layer 1640 until the connecting conductor 1623 is exposed by, for example, a CMP (Chemical Mechanical Polishing) method using an abrasive (abrasive grain). The resin main surface 1640s of the above is ground. In this step, the resin main surface 1640s of the resin layer 1640 and the upper surface of the connecting conductor 1623 are ground until the size of the connecting conductor 1623 in the thickness direction z becomes a predetermined size.
  • CMP Chemical Mechanical Polishing
  • FIG. 71 shows the state after grinding.
  • the upper surface 823s of the connecting conductor 823 is exposed from the resin main surface 1640s of the resin layer 1640.
  • the shape of the upper surface 823s of the connecting conductor 823 is the same as the shape of the upper surface 823s of the connecting conductor 823 shown in FIG. 58.
  • the shape of the resin main surface 1640s of the resin layer 1640 is the same as the shape of the resin main surface 40s of the sealing resin 840 shown in FIG. 58. That is, grinding marks are formed on the resin main surface 1640s by grinding. Therefore, the resin main surface 1640s corresponds to the cutting surface in the resin layer 1640.
  • the manufacturing method of the electronic component 801A includes a resin layer cutting process.
  • the manufacturing method of the electronic component 801A includes a step of forming the upper surface wiring 870 and the insulating film 873. More specifically, as shown in FIG. 72, the upper surface wiring 870 is formed on the resin main surface 1640s of the resin layer 1640 and the upper surface 823s of the connecting conductor 823. It can be said that this step forms the upper surface wiring 870 on the cutting surface of the resin layer 1640.
  • the method for forming the top surface wiring 870 is the same as the method for forming the main surface wiring 1621, for example.
  • An insulating film 873 is formed on a portion of the resin main surface 1640s of the resin layer 1640 other than the first upper surface electrode 871 and the second upper surface electrode 872 of the upper surface wiring 870.
  • the insulating film 873 is applied to the resin main surface 1640s of the resin layer 1640 by using, for example, a spin coater (rotary coating device). A film-like photosensitive resin material may be attached. Then, patterning is performed by exposing and developing the photosensitive resin material. As a result, the first upper surface electrode 871 and the second upper surface electrode 872 of the upper surface wiring 870 are exposed from the insulating film 873.
  • the method for manufacturing the electronic component 801A includes a top surface wiring forming step and an insulating film forming step.
  • the manufacturing method of the electronic component 801A includes a step of removing the support substrate 1600.
  • the support substrate 1600 is removed by grinding. Note that FIG. 73 is shown upside down with respect to FIG. 72.
  • the base material 1610 is made thicker than the substrate 810 shown in FIG. 55, and in the grinding step of the support substrate 1600, the base material 1610 and the terminal pillar 1622 are ground after the support substrate 1600 is ground.
  • the thickness of the base material 1610 may be equal to the thickness of the substrate 810.
  • a method may be used in which a release film is formed in advance and the support substrate 1600 is removed by a release method.
  • the manufacturing method of the electronic component 801A includes a step of cutting the base material 1610 and half-cutting the resin layer 1640. More specifically, as shown in FIG. 74, first, the dicing tape DT is attached to the lower surface of the resin layer 1640. Next, the base material 1610 is cut and a part of the resin layer 1640 in the thickness direction z is cut (half-cut). In such cutting of the base material 1610 and half-cutting of the resin layer 1640, the base material 1610 is cut from the base material 1610 toward the dicing tape DT along the cutting line (broken line) shown in FIG. 73, for example, by a dicing blade. By half-cutting the resin layer 1640 in this way, as shown in FIG.
  • a separation groove 1645 is formed in the resin layer 1640.
  • the substrate 810, each through wiring 822, and each main surface wiring 821 are formed by cutting the base material 1610.
  • the manufacturing method of the electronic component 801A includes a cutting step. Further, it can be said that the manufacturing method of the electronic component 801A includes a first cutting step.
  • the manufacturing method of the electronic component 801A includes a step of forming the external electrode 850. More specifically, as shown in FIG. 75, an external electrode 850 is formed on the back surface 822r of each through wiring 822 exposed from the base material 1610.
  • the external electrode 850 is made of plated metal.
  • the external electrode 850 is formed by precipitating plated metals such as Ni, Pd, and Au in this order by electroless plating.
  • the manufacturing method of the electronic component 801A includes a step of dividing the first functional element 830 into individual pieces as one unit. More specifically, as shown in FIG. 76, the resin layer 1640 is cut from the separation groove 1645 of the resin layer 1640 to the dicing tape DT by a dicing blade narrower than the dicing blade in which the resin layer 1640 is half-cut. In this case, the resin layer 1640 is cut along the cutting line (broken line) shown in FIG. 73. As a result, the sealing resin 840 having a step 845 is formed.
  • the individual piece is an electronic component including a substrate 810, a sealing resin 840, and a first functional element 830. As described above, it can be said that the manufacturing method of the electronic component 801A includes a cutting step. Further, it can be said that the manufacturing method of the electronic component 801A includes a second cutting step.
  • the manufacturing method of the electronic component 801A includes a step of mounting the second functional element 860. More specifically, as shown in FIG. 77, the solder SD is applied to each of the first upper surface electrode 871 and the second upper surface electrode 872 of the upper surface wiring 870. As a method for forming the solder SD, the solder SD may be formed by depositing an alloy containing Sn as a plating metal on the first upper surface electrode 871 and the second upper surface electrode 872.
  • the second functional element 860 is mounted on the solder SD formed on the first upper surface electrode 871 and the second upper surface electrode 872.
  • the second functional element 860 is temporarily attached to the first upper surface electrode 871 and the second upper surface electrode 872.
  • the solder SD is melted by a reflow process and then cooled to solidify the solder SD.
  • the second functional element 860 is connected to the solder SD.
  • the manufacturing method of the electronic component 801A includes a second element mounting process. Through the above steps, the electronic component 801A can be manufactured.
  • Each connecting conductor 823 conductive to the main surface wiring 821 is electrically connected to the top surface wiring 870 formed on the resin main surface 840s of the sealing resin 840. That is, the main surface wiring 821 and the top surface wiring 870 are electrically connected via the respective connecting conductors 823.
  • the first functional element 830 is arranged inside the sealing resin 840 so as to be electrically connected to the main surface wiring 821, and the second functional element 860 is sealed so as to be electrically connected to the upper surface wiring 870. It is arranged on the resin main surface 840s of the stop resin 840. As described above, the position of the first functional element 830 in the thickness direction z and the position of the second functional element 860 in the thickness direction z are different, and when viewed from the thickness direction z, the first functional element 830 and the second functional element 830 and the second. The first functional element 830 and the second functional element 860 are arranged so as to overlap with the functional element 860.
  • the first functional element 830 and the second functional element 860 electrically connected to each other are not two-dimensionally mounted (2D mounted) but three-dimensionally mounted (three-dimensionally mounted). 3D mounting).
  • the first functional element 830 and the second functional element 860 are arranged on the same plane in the direction orthogonal to the thickness direction z, the first functional element is arranged in the direction orthogonal to the thickness direction z.
  • the arrangement space of the 830 and the second functional element 860 can be reduced.
  • the electronic component 801A seals the first functional element 830 arranged so as to conduct with the main surface wiring 821 formed on the substrate 810, and the main surface wiring 821 and the first functional element 830.
  • a stop resin 840, a second functional element 860 mounted on the resin main surface 840s of the sealing resin 840, and a connecting conductor 823 that electrically connects the main surface wiring 821 and the second functional element 860 are provided. ing.
  • the connecting conductor 823 is exposed from the resin main surface 840s of the sealing resin 840.
  • the first functional element 830 and the second functional element 860 are arranged so as to overlap each other when viewed from the thickness direction z, the first functional element 830 and the second functional element 830 are arranged in a direction orthogonal to the thickness direction z.
  • the electronic component 801A can be downsized in the direction orthogonal to the thickness direction z.
  • the dimension of the second functional element 860 in the thickness direction z is larger than the dimension of the first functional element 830 in the thickness direction z. According to this configuration, even if the dimension of the second functional element 860 arranged outside the sealing resin 840 in the thickness direction z is large, it is not necessary to increase the dimension of the sealing resin 840 in the thickness direction z. .. In other words, since the dimension of the first functional element 830 sealed by the sealing resin 840 in the thickness direction z is small, the dimension of the sealing resin 840 in the thickness direction z can be reduced. Therefore, in the manufacturing process of the electronic component 801A, the dimension of the resin layer 1640 in the thickness direction z can be reduced, so that the warp of the base material 1610 due to the influence of heat shrinkage of the resin layer 1640 can be reduced.
  • Top surface wiring 870 is formed on the resin main surface 840s of the sealing resin 840.
  • the top surface wiring 870 is electrically connected to the connecting conductor 823. According to this configuration, the top surface wiring 870 can form wiring suitable for mounting the second functional element 860. Therefore, the second functional element 860 can be suitably mounted on the resin main surface 840s.
  • the dimension of the second functional element 860 in the second direction y is larger than the dimension of the first functional element 830 in the second direction y. According to this configuration, a functional element larger than the first functional element 830 in the second direction y can be mounted on the resin main surface 840s. Therefore, there are many types of second functional elements 860 that can be mounted on the resin main surface 840s.
  • Each main surface wiring 821 has an inner portion 821p extending inward of the substrate main surface 810s from each through wiring 822.
  • the first functional element 830 is mounted on the inner portion 821p.
  • a plurality of through wirings 822 are arranged outside the substrate main surface 810s with respect to the first functional element 830.
  • the pitch in the arrangement direction of the plurality of through wires 822 can be made larger than the pitch of the inner portion 821p in the arrangement direction of the plurality of main surface wirings 821.
  • the connecting conductor 823 is arranged between the first functional element 830 and the through wiring 822 in the direction in which the inner portion 821p of the inner portion 821p of the main surface wiring 821 extends. According to this configuration, the influence of the deformation of the through wiring 822 is less likely to be transmitted to the connecting conductor 823.
  • the first connecting conductor 823A and the second connecting conductor 823B are dispersedly arranged on both sides of the first functional element 830 when viewed from the thickness direction z. According to this configuration, the distance between the first upper surface electrode 871 of the upper surface wiring 870 and the first connecting conductor 823A and the distance between the second upper surface electrode 872 of the upper surface wiring 870 and the second connecting conductor 823B can be determined. Each can be shortened. Therefore, the length of the top surface wiring 870 can be shortened.
  • Main surface wiring 821 is exposed on each of the resin side surfaces 841 to 844 of the sealing resin 840.
  • the solder when the electronic component 801A is mounted on a wiring board by solder, for example, the solder also contacts the surface of the main surface wiring 821 exposed from the resin side surfaces 841 to 844 to form a fillet.
  • the bonding state of the electronic component 801A by solder can be visually recognized.
  • the main surface wiring 821, the through wiring 822, and the connecting conductor 823 are each formed by electrolytic plating.
  • the internal electrode 820 is formed by electrolytic plating.
  • each of the external electrodes 850 is formed by electroless plating. Therefore, the electronic component 801A is wired by plating and does not use a lead frame formed of a metal plate. Wiring by plating can be made thinner than when the lead frame structure is adopted. Therefore, it is possible to reduce the thickness of the electronic component 801A.
  • the number of terminals increases with the high integration of the LSI, and it is necessary to miniaturize the internal electrodes and the like.
  • the metal plate is processed, there is a limit to miniaturization.
  • the electronic component 801A of the present embodiment forms the internal electrode 820 by the plating process, it can be miniaturized. Therefore, it is possible to manufacture an electronic component having more terminals.
  • the electronic component 801B according to the eighth embodiment of the present disclosure will be described with reference to FIGS. 79 to 100.
  • the electronic component 801B of the present embodiment is different from the electronic component 801A of the seventh embodiment in that it is provided with an insulating member 890 instead of the substrate 810 and the configuration of the internal electrode 820 is mainly different.
  • components common to the components of the electronic component 801A of the seventh embodiment may be designated by the same reference numerals and the description thereof may be omitted.
  • the insulating member 890 is made of an electrically insulating material, for example, a polyimide resin or a phenol resin.
  • the insulating member 890 is provided on the lower surface side (back surface side) of the electronic component 801B.
  • the insulating member 890 is arranged below the sealing resin 840 in the thickness direction z.
  • the shape of the insulating member 890 viewed from the thickness direction z is the same as the shape of the substrate 810 viewed from the thickness direction z (see FIGS. 50 and 52).
  • the insulating member 890 has four insulating main surfaces 890s and an insulating back surface 890r facing opposite sides in the thickness direction z, and four insulating side surfaces 890x provided between the insulating main surface 890s and the insulating back surface 890r in the thickness direction z. And have. Each insulating side surface 890x faces the first direction x or the second direction y.
  • the insulating main surface 890s of the insulating member 890 faces the same direction as the element back surface 830r of the first functional element 830 in the thickness direction z, and faces the element main surface 830s of the first functional element 830.
  • the insulating back surface 890r of the insulating member 890 faces the same direction as the element main surface 830s of the first functional element 830 in the thickness direction z.
  • the insulating member 890 is formed with a plurality of recesses 891 and through holes 892.
  • the arrangement mode of the plurality of recesses 891 is the same as the arrangement mode of the plurality of recesses 815 (see FIG. 52) in the seventh embodiment.
  • each concave portion 891 as viewed from the thickness direction z is a rectangular concave shape.
  • the shape of each recess 891 seen from the thickness direction z is the same as the shape of the recess 815 seen from the thickness direction z in the seventh embodiment.
  • the through hole 892 penetrates the substrate 810 in the thickness direction z.
  • the through hole 892 is provided in the central portion of the insulating member 890 in the first direction x and the second direction y.
  • the shape of the through hole 892 as viewed from the thickness direction z is rectangular.
  • each recess 891 as viewed from the thickness direction z can be arbitrarily changed.
  • the shape of each concave portion 891 as viewed from the thickness direction z may be a concave shape having a square shape, an arc shape, or the like, or a concave shape having a polygonal shape other than a quadrangular shape.
  • the shape of the through hole 892 viewed from the thickness direction z can be arbitrarily changed.
  • the shape of the through hole 892 as viewed from the thickness direction z may be a square, a circle, an ellipse, or the like, or may be a polygon other than a quadrangle.
  • the internal electrode 820 has a plurality of (16 in this embodiment) wiring layers 824 and a plurality of (2 in this embodiment) connecting conductors 823.
  • the arrangement mode of the wiring layer 824 is the same as the arrangement mode of the main surface wiring 821 and the through wiring 822 (see FIG. 52) of the seventh embodiment.
  • the two connecting conductors 823 are the first connecting conductor 823A and the second connecting conductor 823B.
  • the first connecting conductor 823A is electrically connected to one of the plurality of wiring layers 824, which is the wiring layer 824.
  • the second connecting conductor 823B is electrically connected to another wiring layer 824 of the plurality of wiring layers 824.
  • the arrangement mode of the connection conductors 823A and 823B is the same as the arrangement mode of the connection conductors 823A and 823B of the seventh embodiment.
  • each wiring layer 824 has a wiring main surface 824s and a wiring back surface 824r facing opposite sides in the thickness direction z.
  • the wiring main surface 824s faces the same direction as the insulating main surface 890s of the insulating member 890, and the wiring back surface 824r faces the same direction as the insulating back surface 890r of the insulating member 890.
  • Each wiring layer 824 is made of a material having electrical conductivity. As the material of each wiring layer 824, for example, Cu, Cu alloy, or the like can be used. In this embodiment, each wiring layer 824 includes a plating layer.
  • Each wiring layer 824 includes a main surface wiring 825 and a through wiring 826.
  • the main surface wiring 825 and the through wiring 826 are integrally formed. Therefore, the wiring main surface 824s constitutes the wiring main surface of the main surface wiring 825, and the wiring back surface 824r constitutes the back surface of the main surface wiring 825 and the back surface of the through wiring 826. Since the back surface of the through wiring 826 is exposed from the insulating member 890 in the thickness direction z, it can be said that the wiring back surface 824r constitutes an exposed back surface exposed from the insulating back surface 890r of the through wiring 826.
  • the main surface wiring 825 is formed on the insulating main surface 890s of the insulating member 890.
  • the through wiring 826 is formed in each recess 891 and through hole 892 of the insulating member 890.
  • the shape of each through wiring 826 seen from the thickness direction z is determined according to the shape of each recess 891 and through hole 892 seen from the thickness direction z. In the present embodiment, the shape of each through wiring 826 viewed from the thickness direction z is rectangular.
  • each wiring layer 824 is composed of a seed layer 824a and a plating layer 824b laminated on each other.
  • the seed layer 824a is composed of, for example, a first layer whose main component is Ti and a second layer whose main component is Cu.
  • the thickness of the seed layer 824a is about 200 nm or more and 8800 nm or less.
  • the main component of the plating layer 824b is Cu.
  • the thickness of the plating layer 824b is about 20 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the seed layer 824a and the thickness of the plating layer 824b are not limited to those described above.
  • Each of the connecting conductors 823A and 823B extends upward from the wiring main surface 824s of the wiring layer 824 along the thickness direction z. More specifically, the connecting conductors 823A and 823B extend upward along the thickness direction z from the upper surface 825s of the main surface wiring 825.
  • the configuration of the connecting conductors 823A and 823B is the same as the configuration of the connecting conductors 823A and 823B of the seventh embodiment. Further, the upper surface 823s of each of the connecting conductors 823A and 823B is exposed from the resin main surface 840s of the sealing resin 840 as in the seventh embodiment.
  • the upper surface wiring 870 and the insulating film 873 are formed on the resin main surface 840s of the sealing resin 840 as in the seventh embodiment.
  • the second functional element 860 is connected to the upper surface wiring 870 as in the seventh embodiment.
  • the mounting position of the second functional element 860 with respect to the resin main surface 840s is the same as the mounting position of the second functional element 860 with respect to the resin main surface 840s of the seventh embodiment. Therefore, the positional relationship between the first functional element 830 and the second functional element 860 is the same as the positional relationship between the first functional element 830 and the second functional element 860 of the seventh embodiment.
  • the manufacturing method of the electronic component 801B includes a step of preparing the support substrate 1700. More specifically, as shown in FIG. 81, a support substrate 1700 having an upper surface 1701 and a lower surface 1702 facing opposite sides in the thickness direction z is prepared.
  • the support substrate 1700 is, for example, a glass substrate or a Si substrate. In this embodiment, a translucent glass substrate is used as the support substrate 1700.
  • the thickness of the support substrate 1700 is about 0.5 ⁇ m.
  • the manufacturing method of the electronic component 801B includes a step of forming a temporary fixing material 1710 on the upper surface 1701 of the support substrate 1700. More specifically, as shown in FIG. 81, the temporary fixing member 1710 is formed so as to cover the entire surface of the upper surface 1701 of the support substrate 1700.
  • the manufacturing method of the electronic component 801B includes a step of forming a sputter film 1720 on the temporary fixing material 1710. More specifically, as shown in FIG. 81, the sputter film 1720 is formed so as to cover the entire surface of the temporary fixing material 1710.
  • the sputtered film 1720 is a metal film whose main component is Ti.
  • the manufacturing method of the electronic component 801B includes a step of forming the insulating layer 1790 shown in FIG. 82.
  • the insulating layer 1790 corresponds to the insulating member 890 (see FIG. 79) of the electronic component 801B.
  • the insulating layer 1790 is an insulating film made of a photosensitive resin material such as a polyimide resin or a phenol resin.
  • the insulating layer 1790 has an insulating main surface 1790s and an insulating back surface 1790r facing opposite sides in the thickness direction z.
  • a spin coater rotary coating device
  • a film-like photosensitive resin material may be attached.
  • patterning is performed by exposing and developing the photosensitive resin material.
  • the insulating layer 1790 is formed.
  • the method for manufacturing the electronic component 801B includes an insulating layer forming step.
  • the manufacturing method of the electronic component 801B includes a step of forming the wiring layer 1724 shown in FIG. 83.
  • the seed layer 1724a is formed.
  • the seed layer 1724a is formed by a sputtering method.
  • the seed layer 1724a is formed over the entire surfaces of the insulating layer 1790 and the sputter film 1720 exposed to the insulating layer 1790.
  • the seed layer 1724a of the present embodiment is composed of a Ti layer and a Cu layer laminated on each other. In the step of forming the seed layer 1724a, a Ti layer in contact with the sputter film 1720 exposed to the insulating layer 1790 and the insulating layer 1790 is formed, and then a Cu layer in contact with the Ti layer is formed.
  • FIG. 85 shows a plating layer 1724b formed on a part of the seed layer 1724a.
  • Each wiring layer 1724 shown in FIG. 85 has a laminated structure of a seed layer 1724a and a plating layer 1724b.
  • the plating layer 1724b corresponds to a part of the internal electrode 820 of the electronic component 801B (specifically, the plating layer 824b of the wiring layer 824).
  • the plating layer 824b is formed by pattern formation by photolithography and electrolytic plating.
  • a resist layer (not shown) for forming the plating layer 1724b is formed by photolithography.
  • a photosensitive resist is applied so as to cover the entire surface of the seed layer 1724a, and the photosensitive resist is exposed and developed for patterning. By this patterning, a part of the seed layer 1724a (the part forming the plating layer 1724b) is exposed.
  • the plating layer 1724b is formed on the exposed seed layer 1724a by electrolytic plating using the seed layer 1724a as a conductive path. Then, by removing the resist layer, the plating layer 1724b shown in FIG. 85 is formed.
  • the unnecessary seed layer 1724a is removed by wet etching.
  • a mixed solution of H 2 SO 4 and H 2 O 2 (hydrogen peroxide) is used.
  • the insulating layer 1790 is exposed from the portion from which the seed layer 1724a has been removed.
  • a wiring layer 1724 composed of the seed layer 1724a and the plating layer 1724b is formed.
  • the wiring layer 1724 corresponds to the wiring layer 824 (see FIG. 61) of the internal electrode 820 of the electronic component 801B.
  • the method for manufacturing the electronic component 801B includes a first internal electrode forming step.
  • the manufacturing method of the electronic component 801B includes a step of forming a plurality of (two in this embodiment) connecting conductors 1723 shown in FIG. 86.
  • the seed layer 1723a is formed.
  • the seed layer 1723a is formed by a sputtering method.
  • the seed layer 1723a is formed over the entire portion of the wiring layer 1724 and the insulating layer 1790 that is exposed to the wiring layer 1724.
  • the seed layer 1723a is composed of a Ti layer and a Cu layer laminated on each other. In the step of forming the seed layer 1723a, a Ti layer in contact with the portion of the wiring layer 1724 and the insulating layer 1790 exposed to the wiring layer 1724 is formed, and then a Cu layer in contact with the Ti layer is formed.
  • FIG. 88 shows a plating layer 1723b formed on a part of the seed layer 1723a.
  • Each connecting conductor 1723 shown in FIG. 88 has a laminated structure of a seed layer 1723a and a plating layer 1723b.
  • the plating layer 1723b corresponds to a part of the internal electrode 820 of the electronic component 801B (specifically, the plating layer 823b of the connecting conductor 1723).
  • the plating layer 1723b is formed by pattern formation by photolithography and electrolytic plating.
  • a resist layer (not shown) for forming the plating layer 1723b is formed by photolithography.
  • a photosensitive resist is applied so as to cover the entire surface of the seed layer 1723a, and the photosensitive resist is exposed and developed for patterning.
  • the plating layer 1723b is formed on the exposed seed layer 1723a by electrolytic plating using the seed layer 1723a as a conductive path.
  • the manufacturing method of the electronic component 801B includes a step of removing an unnecessary seed layer 1723a. More specifically, all unnecessary seed layers 1723a that are not covered by the plating layer 1723b and the joint 880 are removed.
  • the removal of the unnecessary seed layer 1723a is performed in the same manner as the removal of the unnecessary seed layer 1724a described above. That is, for example, it is performed by wet etching using a mixed solution of H 2 SO 4 and H 2 O 2.
  • the wiring layer 1724, the insulating layer 1790, and the sputtering film 1720 are exposed from the portion from which the seed layer 1723a has been removed.
  • the method for manufacturing the electronic component 801B includes a second internal electrode forming step.
  • the manufacturing method of the electronic component 801B includes a step of forming the joint portion 880 shown in FIG. 89.
  • the step of forming the joint portion 880 of the present embodiment is the same as the step of forming the joint portion 880 of the seventh embodiment.
  • the manufacturing method of the electronic component 801B includes a step of mounting the first functional element 830 shown in FIG. 90.
  • the mounting method of the first functional element 830 of the present embodiment is the same as the mounting method of the first functional element 830 of the seventh embodiment. That is, it can be said that the method for manufacturing the electronic component 801B includes a first element mounting process.
  • the manufacturing method of the electronic component 801B includes a step of forming a resin layer 1740 that covers the first functional element 830.
  • the resin layer 1740 corresponds to the encapsulating resin 840 (see FIG. 79) of the electronic component 801B.
  • the resin layer 1740 that collectively seals all the first functional elements 830 is formed.
  • the resin layer 1740 is, for example, a synthetic resin containing an epoxy resin as a main component.
  • the resin layer 1740 is formed by transfer molding.
  • the method for manufacturing the electronic component 801B includes a resin layer forming step.
  • the method for manufacturing the electronic component 801B includes a step of cutting the resin layer 1740 and the connecting conductor 1723 so as to reduce the thickness of the resin layer 1740 and the connecting conductor 1723 shown in FIG. 92.
  • the resin layer 1640 and the connecting conductor 1623 of the seventh embodiment are thinned. This is the same as the step of cutting the connecting conductor 1623.
  • the connecting conductor 823 is formed.
  • the upper surface 823s of the connecting conductor 823 is exposed from the resin main surface 1740s, which is the end surface of the resin layer 1740 opposite to the support substrate 1700 in the thickness direction z.
  • the manufacturing method of the electronic component 801B includes a resin layer cutting process.
  • the manufacturing method of the electronic component 801B includes a step of forming the upper surface wiring 870 and the insulating film 873 shown in FIG. 93.
  • the step of forming the upper surface wiring 870 and the insulating film 873 of the present embodiment is the same as the step of forming the upper surface wiring 870 and the insulating film 873 of the seventh embodiment. That is, it can be said that the method for manufacturing the electronic component 801B includes a top surface wiring forming step and an insulating film forming step.
  • the method for manufacturing the electronic component 801B includes a step of peeling the support substrate 1700 (see FIG. 93) from the sputtering film 1720.
  • the step of peeling off the support substrate 1700 first, the dicing tape DT is attached to the resin main surface 1740s (insulating film 873) of the resin layer 1740. Then, for example, the laser is irradiated from the lower surface 1702 (see FIG. 93) of the support substrate 1700. At this time, the laser beam passes through the support substrate 1700 and irradiates the temporary fixing material 1710 (see FIG. 93).
  • the adhesive force of the temporary fixing material 1710 is reduced, and the support substrate 1700 can be peeled off from the sputtering film 1720.
  • the temporary fixing material 1710 partially remains (for example, remains as soot) after the support substrate 1700 is peeled from the sputtering film 1720, the partially remaining temporary fixing material 1710 is removed by, for example, plasma.
  • the support substrate 1700 and the temporary fixing material 1710 are removed.
  • the method of peeling the support substrate 1700 is not limited to the method of laser irradiation.
  • the support substrate 1700 or the like may be peeled from the sputter film 1720 by blowing air from a direction (first direction x or second direction y) orthogonal to the thickness direction z, or a temporary fixing material may be provided by heating. After the 1710 is softened, the support substrate 1700 or the like may be peeled off from the sputter film 1720.
  • the support substrate 1700 needs to be a material having appropriate translucency in order to transmit the laser light.
  • a Si substrate or the like can be used as the support substrate 1700 instead of the glass substrate.
  • the manufacturing method of the electronic component 801B includes a step of removing the sputter film 1720 (see FIG. 94). By removing the sputter film 1720, the insulating back surface 1790r of the insulating layer 1790 and the back surface 1724r of the wiring layer 1724 are exposed.
  • the manufacturing method of the electronic component 801B includes a step of cutting the insulating layer 1790 and the wiring layer 1724 and half-cutting the resin layer 1740. More specifically, as shown in FIG. 96, a dicing tape DT is attached to the lower surface of the resin layer 1740, the insulating layer 1790 and the wiring layer 1724 are cut, and a part of the resin layer 1740 in the thickness direction z is cut. (Half cut). In cutting the insulating layer 1790 and the wiring layer 1724 and half-cutting the resin layer 1740, the dicing blade is used, for example, from the insulating layer 1790 toward the dicing tape DT along the cutting line CL (dashed line) shown in FIG. Cut in.
  • CL dashex line
  • the width in the short side direction is the thickness (width) of the dicing blade.
  • the manufacturing method of the electronic component 801B includes a step of forming the external electrode 850.
  • the step of forming the external electrode 850 of the present embodiment is the same as the step of forming the external electrode 850 of the seventh embodiment.
  • the method for manufacturing the electronic component 801B includes a step of dividing the first functional element 830 into individual pieces as one unit.
  • the step of dividing the first functional element 830 of the present embodiment into individual pieces having one unit is the same as the step of dividing the first functional element 830 of the seventh embodiment into individual pieces. That is, it can be said that the method for manufacturing the electronic component 801B includes a cutting step. Further, it can be said that the method for manufacturing the electronic component 801B includes a second cutting step.
  • the method for manufacturing the electronic component 801B includes a step of mounting the second functional element 860.
  • the step of mounting the second functional element 860 of the present embodiment is the same as the step of mounting the second functional element 860 of the seventh embodiment. That is, as shown in FIG. 99, after forming the solder SD on each of the first upper surface electrode 871 and the second upper surface electrode 872 of the upper surface wiring 870, as shown in FIG. 100, the second functional element 860 is attached to the solder SD. Fix it.
  • the manufacturing method of the electronic component 801B includes a second functional element mounting process. Through the above steps, the electronic component 801B can be manufactured.
  • the main surface wiring 825 and the through wiring 826 are integrally formed as the wiring layer 824. According to this configuration, the step of forming the wiring layer 824 can be simplified as compared with the case where the main surface wiring 825 and the through wiring 826 are individually formed.
  • the through wiring 826 and the main surface wiring 825 are formed to have the same thickness. According to this configuration, the thickness of the insulating member 890 can be reduced as compared with the case where the through wiring 826 is formed by the terminal pillars.
  • the electronic component 801C according to the ninth embodiment of the present disclosure will be described with reference to FIGS. 101 to 105.
  • the electronic component 801C of the present embodiment is different from the electronic component 801A of the seventh embodiment mainly in the type and number of the second functional elements 860 and the number and arrangement of the connecting conductors 823.
  • components common to the components of the electronic component 801A of the seventh embodiment may be designated by the same reference numerals and the description thereof may be omitted.
  • the second functional element 860 is shown by a chain double-dashed line.
  • the electronic component 801C of this embodiment constitutes an audio output device by a first functional element 830 and a plurality of (four in this embodiment) second functional elements 860.
  • the audio output device is a device for amplifying a weak audio signal and driving an electroacoustic conversion element 1000 (see FIG. 105) such as a speaker or headphones.
  • the plurality of second functional elements 860 are arranged so as to be separated from each other in the first direction x and the second direction y.
  • two second functional elements 860 separated from each other in the first direction x are arranged near the resin side surface 841 of the resin main surface 840s, and near the resin side surface 842 of the resin main surface 840s.
  • Two second functional elements 860 that are separated from each other in the first direction x are arranged.
  • the upper surface wiring 900 formed on the resin main surface 840s has an upper surface electrode 901 for electrically connecting to the second functional element 860.
  • the present embodiment four top electrode 901s are formed per one second functional element 860.
  • the four top electrodes 901 are arranged apart from each other in the first direction x and the second direction y.
  • the upper surface wiring 900 has 16 upper surface electrodes 901.
  • 16 connecting conductors 823 are provided in order to electrically connect the 16 top electrode 901 and the 16 main surface wirings 821 individually. In other words, a connecting conductor 823 is connected to each main surface wiring 821.
  • the four connecting conductors 823 overlap with the top electrode 901 in the thickness direction z. That is, the connecting conductor 823 is in contact with the top electrode 901. Therefore, the upper surface wiring 900 has 12 connection wirings 902 that individually connect the 12 connecting conductors 823 and the 12 upper surface electrodes 901 that do not overlap each other in the thickness direction z. In this way, the first functional element 830 and the four second functional elements 860 are electrically connected to each other.
  • connection wiring 902 is formed on the upper surface 823s of the connecting conductor 823 that does not overlap with the upper surface electrode 901 in the thickness direction z. That is, the connection wiring 902 covers the upper surface 823s of the connection conductor 823. The connection wiring 902 is covered with an insulating film 873.
  • FIG. 105 shows a simplified circuit configuration of the electronic component 801C as an audio output device.
  • each second functional element 860 is electrically connected to the electroacoustic conversion element 1000, and after amplifying the audio signal, outputs the audio signal to the electroacoustic conversion element 1000.
  • Each second functional element 860 has a full bridge type output stage 863 that amplifies and outputs an audio signal, and an LC filter 864 that removes noise from the audio signal output from the output stage 863.
  • each second functional element 860 uses the BTL (Balanced Trans Less) method, it has an output stage 863 and two LC filters 864 connected to the output stage 863. By using this BLT method, the output coupling capacitor becomes unnecessary, and the output of the electroacoustic conversion element 1000 is doubled.
  • each second functional element 860 is packaged by sealing the output stage 863 and two LC filters 864 with a sealing resin, and has four external electrodes 865. doing. Two of the four external electrodes 865 are the input electrode electrically connected to the input side of one half-bridge circuit of the output stage 863 and the LC of one of the two LC filters 864. It constitutes an output electrode electrically connected to the output side of the filter 864. The remaining two external electrodes 865 are an input electrode electrically connected to the input side of another half-bridge circuit in the output stage 863, and the output of the other LC filter 864 of the two LC filters 864. It constitutes an output electrode that is electrically connected to the side.
  • the output stage 863 has a configuration in which two pairs of transistors connected in series are connected in parallel.
  • An example of a transistor is an N-type MOSFET.
  • two arms in which the source electrode of the MOSFET of the upper arm and the drain electrode of the MOSFET of the lower arm are connected are connected in parallel.
  • Each LC filter 864 has a configuration in which an inductor 864a and a capacitor 864b are connected in series.
  • the first end of the inductor 864a is connected to a node between the source electrode of the MOSFET in the upper arm and the drain electrode of the MOSFET in the lower arm.
  • the second end of the inductor 864a is connected to the first end of the capacitor 864b.
  • the second end of the capacitor 864b is grounded. Further, the second end portion of the inductor 864a and the first end portion of the capacitor 864b are connected to the electroacoustic conversion element 1000 via the external electrode 865.
  • the first functional element 830 is a control circuit element that controls each second functional element 860, and is composed of, for example, an LSI.
  • the first functional element 830 controls on / off switching of each MOSFET in the output stage 863 of each second functional element 860.
  • the first functional element 830 is for the upper arm drive circuit that controls the switching of the MOSFET of the upper arm, the lower arm drive circuit that controls the switching of the MOSFET of the lower arm, and the upper arm drive circuit and the lower arm drive circuit. It has a signal generation circuit that outputs a PWM signal for controlling a MOSFET.
  • the electronic component 801C of the present embodiment can be said to be an audio output device including a class D amplifier circuit.
  • the second functional element 860 is not sealed by the sealing resin 840 like the first functional element 830, in other words, the second functional element 860 is mounted on the resin main surface 840s which is the outside of the sealing resin 840. Therefore, the number of the second functional elements 860 mounted on the resin main surface 840s can be easily changed. Therefore, the number of the second functional elements 860 mounted on the resin main surface 840s can be adjusted according to the number of the electroacoustic conversion elements 1000 electrically connected to the electronic component 801C.
  • the second functional element 860 has a transistor as an output stage 863. According to this configuration, the second functional element 860 is provided outside the sealing resin 840, and the heat generated by driving the transistor is easily dissipated to the outside of the electronic component 801C. Therefore, the heat of the transistor is less likely to interfere with the heat generated by driving the first functional element 830, and the generation of heat concentration by the transistor and the first functional element 830 can be suppressed.
  • the wiring of the transistor through which a large current flows is provided in the second functional element 860 by including the output stage 863 in the second functional element 860, the output stage 863 of the first functional element 830 to the second functional element 860 is provided.
  • the current supplied to is reduced. Therefore, it is possible to reduce the EMI noise in the internal electrode 820 connecting the first functional element 830 and the second functional element 860.
  • Each of the above embodiments is an example of possible forms of the electronic component and the method of manufacturing the electronic component according to the present disclosure, and is not intended to limit the form.
  • the electronic component and the method for manufacturing the electronic component according to the present disclosure may take a form different from the form exemplified in each of the above-described embodiments.
  • One example thereof is a form in which a part of the configuration of each of the above embodiments is replaced, changed, or omitted, or a new configuration is added to each of the above embodiments.
  • the following modifications can be combined with each other as long as there is no technical conflict.
  • the following modification is basically described using the seventh embodiment, but it can be applied to other embodiments as long as there is no technical contradiction.
  • the configuration of the main surface wiring 821 can be arbitrarily changed.
  • the main surface wiring 821 may have a laminated structure of a seed layer 824a and a plating layer 824b such as the wiring layer 824 of the eighth embodiment.
  • the wiring layer 824 of the eighth embodiment may have a laminated structure of a metal layer 821a and a conductive layer 821b such as the main surface wiring 821 of the seventh embodiment.
  • the main surface wiring 821 and the through wiring 822 may be integrally formed as in the main surface wiring 825 and the through wiring 826 of the eighth embodiment.
  • the main surface wiring 825 and the through wiring 826 may be individually formed as in the main surface wiring 821 and the through wiring 822 of the seventh embodiment.
  • the width dimension of the main surface wiring 821 (the dimension in the direction orthogonal to the direction in which the main surface wiring 821 extends when viewed from the thickness direction z) and the width dimension (thickness) of the through wiring 822.
  • the dimensions in the direction orthogonal to the direction in which the through wiring 822 extends when viewed from the direction z) can be arbitrarily changed.
  • the width dimension of the main surface wiring 821 may be larger than the width dimension of the through wiring 822.
  • the width dimension of the main surface wiring 821 may be smaller than the width dimension of the through wiring 822.
  • the electronic component 801C may include an insulating member 890 of the electronic component 801B instead of the substrate 810.
  • the wiring layer 824 is used instead of the main surface wiring 821 and the through wiring 822.
  • the configuration of the first functional element 830 and the configuration of the second functional element 860 can be arbitrarily changed.
  • the first functional element 830 may have an output stage 863 of each second functional element 860 of the ninth embodiment.
  • the first functional element 830 has a control circuit 836 that controls the output stage 863 of each second functional element 860.
  • the control circuit 836 is made of, for example, an LSI. Since the first functional element 830 has an output stage 863, the output stage 863 is omitted from each of the second functional elements 860.
  • Each second functional element 860 has an LC filter 864.
  • the second functional element 860 is separated from the sealing resin 840 of the electronic component 801C.
  • the conductive path between the first functional element 830 and the second functional element 860 is shorter than that of the configuration in which the first functional element 830 is arranged. Therefore, as shown in FIG. 106, even if a large current flows from the output stage 863 of the first functional element 830 to the second functional element 860 due to the first functional element 830 having the output stage 863. Since the conductive path between the first functional element 830 and the second functional element 860 is short, an increase in EMI noise can be suppressed.
  • the shapes of the electronic components 801A, 801B, and 801C may be changed as appropriate.
  • the electronic component 801A has a configuration in which the step 845 is omitted from the sealing resin 840. That is, the sealing resin 840 is not partitioned into the first resin portion 846 and the second resin portion 847.
  • the step 845 instead of the step of cutting the base material 1610 and half-cutting the resin layer 1640, it is a step of individualizing. That is, a step of forming the external electrode 850 is performed after the step of individualizing.
  • the step 845 may be omitted from the electronic component 801B of the eighth embodiment and the electronic component 801C of the ninth embodiment.
  • the shape of the back surface 822r of the through wiring 822 exposed from the substrate 810 when viewed from the thickness direction z can be arbitrarily changed.
  • the shape seen from the thickness direction z on the back surface 822r of the through wiring 822 arranged apart from each other in the first direction x is a rectangular shape in which the second direction y is the long side and the first direction x is the short side. There may be.
  • the shape seen from the thickness direction z on the back surface 822r of the through wiring 822 arranged apart from each other in the second direction y is a rectangular shape in which the first direction x is the long side and the second direction y is the short side. There may be.
  • the shape of the back surface 822r of the through wiring 822 viewed from the thickness direction z is not limited to a rectangular shape, but may be a circular shape, an elliptical shape, or the like.
  • the shape of the back surface 826r of the through wiring 826 exposed from the insulating member 890 when viewed from the thickness direction z can be arbitrarily changed.
  • the shape seen from the thickness direction z on the back surface 826r of the through wiring 826 arranged apart from each other in the first direction x is a rectangular shape in which the second direction y is the long side and the first direction x is the short side. There may be.
  • the shape seen from the thickness direction z on the back surface 826r of the through wiring 826 arranged apart from each other in the second direction y is a rectangular shape in which the first direction x is the long side and the second direction y is the short side. There may be.
  • the shape of the back surface 826r of the through wiring 826 viewed from the thickness direction z is not limited to a rectangular shape, but may be a circular shape, an elliptical shape, or the like.
  • the shape seen from the vertical direction z) can be changed arbitrarily. In one example, as shown in FIG. 107, the shape of the through hole 816 seen from the thickness direction z and the shape of the through wiring 822 arranged in the through hole 816 seen from the thickness direction z (thickness direction of the external electrode 850).
  • the shape seen from z) is square.
  • the dimension of the through hole 816 in the second direction y and the dimension of the through wiring 822 arranged in the through hole 816 in the second direction y are the seventh. It is larger than the dimension of the through hole 816 of the embodiment in the second direction y and the dimension of the through wiring 822 arranged in the through hole 816 in the second direction y (the dimension of the external electrode 850 in the second direction y). According to this configuration, heat is easily dissipated from the first functional element 830 to the outside of the electronic component 801A.
  • the through wirings 822 and 826 arranged in the through holes 816 and 892 do not have to be electrically connected to the electrode pads 832 of the first functional element 830 via the main surface wiring 821.
  • the external electrode 850 that covers the through wirings 822 and 828 arranged in the through holes 816 and 892 may be omitted.
  • the through wires 812 and 826 arranged in the through holes 816 and 892 and the through holes 816 and 892 may be omitted.
  • the external electrode 850 that covers the through wirings 822 and 828 arranged in the through holes 816 and 892 is also omitted.
  • the internal electrode 820 is formed by electrolytic plating, but the present invention is not limited to this.
  • the lead frame may form the main surface wiring 821 of the internal electrode 820, and the metal column may form the connecting conductor 823.
  • the connecting conductor 823 may be bonded to the wiring main surface 821s of the main surface wiring 821 by a conductive bonding material, or may be bonded to the main surface wiring 821 by welding such as ultrasonic welding.
  • the external electrode 850 is configured to cover the back surfaces 822r and 826r of the through wiring 822 and 826, but the present invention is not limited to this.
  • the external electrode 850 may be configured to cover the exposed side surface 822xa exposed from the substrate side surface 811-1814 of the substrate 810 among the side surface 822x of the through wiring 822.
  • the external electrode 850 may be configured to cover the wiring side surface 821xa exposed from the resin side surfaces 841 to 844 of the sealing resin 840 in the main surface wiring 821.
  • the external electrode 850 may be configured to cover the side surface of the through wiring 826 that is exposed from the insulating side surface 890x of the insulating member 890. Further, the external electrode 850 may be configured to cover the side surface of the main surface wiring 825 exposed from the resin side surfaces 841 to 844 of the sealing resin 840.
  • the arrangement position of the connecting conductor 823 with respect to the main surface wiring 821 can be arbitrarily changed.
  • the connecting conductor 823 is arranged in a portion of the main surface wiring 821 that overlaps with the through wiring 822 in the thickness direction z.
  • the arrangement position of the connecting conductor 823 with respect to the wiring layer 824 can be arbitrarily changed.
  • the first connecting conductor 823A is connected to the through wiring 826 of the wiring layer 824.
  • the second connecting conductor 823B is connected to the through wiring 826 of the wiring layer 824.
  • the arrangement relationship between the first connecting conductor 823A and the second connecting conductor 823B and the first functional element 830 can be arbitrarily changed.
  • the first connecting conductor 823A and the second connecting conductor 823B may be arranged on one side of the second direction y with respect to the first functional element 830, respectively.
  • the first connecting conductor 823A and the second connecting conductor 823B may be dispersedly arranged with respect to the first functional element 830 in the first direction x.
  • the first connecting conductor 823A and the second connecting conductor 823B may be arranged on one side of the first direction x with respect to the first functional element 830, respectively.
  • the dimensions of the connecting conductor 823 in the first direction x and the second direction y can be arbitrarily changed.
  • the dimension of the first connecting conductor 823A in the first direction x is larger than the dimension of the main surface wiring 821 extending in the second direction y in the first direction x.
  • the dimension of the second connecting conductor 823B in the first direction x is larger than the dimension of the main surface wiring 821 extending in the second direction y in the first direction x.
  • the number of main surface wiring 821, through wiring 822, and connecting conductor 823 can be arbitrarily changed.
  • the number of the main surface wiring 821, the through wiring 822, and the connecting conductor 823 may be such that the first functional element 830 and the second functional element 860 can be electrically connected. Therefore, for example, the main surface wiring 821, the through wiring 822, and the connecting conductor 823 may be one each.
  • the terminal configuration of the first functional element 830 can be arbitrarily changed.
  • the wiring 833 may be omitted, and the electrode pad 832 may be provided in the recess 831b of the element substrate 831. In this case, the electrode pad 832 is directly connected to the electrode 831a.
  • the main surface wiring 821 and the first functional element 830 are electrically connected by flip-chip bonding, but the present invention is not limited to this.
  • the main surface wiring 821 and the first functional element 830 may be electrically connected by a wire formed by wire bonding.
  • the main surface wiring 821 extends along the first direction x or the second direction y, but is not limited to this.
  • the pitch of the through wiring 822 (external electrode 850) arranged in the first direction x is larger than the pitch of the electrode pads 832 arranged in the first direction x. It may be configured so that the pitch of the through wiring 822 (external electrode 850) arranged in the second direction y becomes larger than the pitch of the electrode pads 832 arranged in the second direction y. In this case, as shown in FIG.
  • the first connecting conductor 823A and the second connecting conductor 823B overlap with the first upper surface electrode 871 and the second upper surface electrode 872 of the upper surface wiring 870 when viewed from the thickness direction z. It doesn't become. Therefore, in the illustrated example, the upper surface wiring 870 connects the first upper surface electrode 871 and the first connecting conductor 823A with the connecting wiring 874, and the second upper surface electrode 872 and the second connecting conductor 823B. It is provided with a connection wiring 874 for connecting.
  • the first upper surface electrode 871 and the connection wiring 874 are integrally formed, and the second upper surface electrode 872 and the connection wiring 875 are integrally formed.
  • connection wiring 874 is provided so as to cover the upper surface 823s of the first connection conductor 823A.
  • the connection wiring 875 is provided so as to cover the upper surface 823s of the second connecting conductor 823B.
  • the electronic component 801B of the eighth embodiment can be changed in the same manner.
  • the main surface wiring 821 does not have to have the inner portion 821p.
  • the connecting conductor 823 is connected to the portion of the main surface wiring 821 that overlaps with the through wiring 822 in the thickness direction z.
  • the top surface wiring 870 and the second functional element 860 are electrically connected by the solder SD, but the present invention is not limited to this.
  • the upper surface wiring 870 and the second functional element 860 may be electrically connected by a wire formed by wire bonding.
  • the upper surface wirings 870 and 900 may be omitted from the electronic components 801A to 801C.
  • the connecting conductor 823 and the second functional element 860 are directly electrically connected.
  • the upper surface 823s of the first connecting conductor 823A exposed from the resin main surface 840s and the first electrode 861 of the second functional element 860 are connected by the solder SD, and the resin main of the second connecting conductor 823B is connected.
  • the upper surface 823s exposed from the surface 840s and the second electrode 862 of the second functional element 860 are connected by the solder SD.
  • the insulating film 873 may be omitted from the electronic components 801A to 801C.
  • the relationship between the first functional element 830 and the second functional element 860 can be arbitrarily changed.
  • the second functional element 860 may be a driving element
  • the first functional element 830 may be a control element that controls the driving of the second functional element 860.
  • the second functional element 860 may be an optical element
  • the first functional element 830 may be a control element that controls the light emitting mode of the second functional element 860.
  • the optical element for example, a light emitting diode may be used.
  • the first functional element 830 as a control element controls the supply of electric power to the optical element (second functional element 860). In one example, as shown in FIG.
  • the second functional element 860 is a substrate 910 having a substrate main surface 910s and a substrate back surface 910r facing opposite sides in the thickness direction z, and light emitting light mounted on the substrate main surface 910s. It has a diode 920 and a translucent sealing resin 930 that seals the light emitting diode 920.
  • the substrate 910 is formed in a rectangular flat plate shape in which the second direction y is the long side direction and the first direction x is the short side direction.
  • a first electrode 911 and a second electrode 912 are provided at both ends of the substrate 910 in the second direction y.
  • the first electrode 911 constitutes an anode electrode
  • the second electrode 912 constitutes a cathode electrode.
  • the first electrode 911 is connected to the first upper surface electrode 871, and the second electrode 912 is connected to the second upper surface electrode 872.
  • the light emitting diode 920 and the LSI as the first functional element 830 are electrically connected.
  • VCSEL Vertical Cavity Surface Emitting LASER
  • the electronic components 801A, 801B, and 801C may include a plurality of first functional elements 830.
  • the types (LSI, IC, etc.) of the plurality of first functional elements 830 may be different from each other.
  • the size of the second functional element 860 can be arbitrarily changed. In one example, the size of the second functional element 860 may be smaller than the size of the first functional element 830. Further, in the seventh and eighth embodiments, a plurality of second functional elements 860 may be mounted on the resin main surface 840s.
  • the second functional element may be omitted from the electronic components 801A, 801B, and 801C. That is, the electronic components 801A, 801B, and 801C are conductive to the substrate 810 (insulating member 890), the main surface wiring 821 (825), and the main surface wiring 821 (825), and the main surface wiring in the thickness direction z.
  • the first functional element 830 arranged on the opposite side of the substrate 810 (insulating member 890) with respect to the 821 (825) and the main surface wiring 821 (825) are electrically connected to the substrate 810 (in the thickness direction z).
  • the configuration may include an extending through wiring 822 (826), a main surface wiring 821 (825), a first functional element 830, and a sealing resin 840 that seals the connecting conductor 823.
  • the connecting conductor 823 is exposed from the resin main surface 840s of the sealing resin 840 so that it can be electrically connected to the second functional element 860.
  • the electronic components 801A, 801B, and 801C may be provided with top surface wiring 870 on the resin main surface 840s of the sealing resin 840.
  • the electronic component 801A does not include the second functional element 860.
  • An upper surface wiring 870 is formed on the resin main surface 840s of the sealing resin 840.
  • the type of the second functional element 860 can be appropriately changed according to the circuit to which the electronic component 801A is applied.
  • the second functional element 860 of an appropriate type can be mounted on the upper surface wiring 870 according to the circuit of the wiring board.
  • the electronic components 801B and 801C can be changed in the same manner.
  • the manufacturing method of the electronic components 801A and 801C not provided with the second functional element 860 is different from the manufacturing method of the electronic components 801A of the seventh embodiment on the upper surface 1601 of the support substrate 1600 in FIG. 59 with the terminal pillars 1622. It has the same steps from the step of forming the above to the step of dividing the first functional element 830 of FIG. 76 into individual pieces as one unit. That is, the manufacturing method of the electronic components 801A and 801C not provided with the second functional element 860 includes a step of forming a plurality of through wires 822, a step of forming an insulating layer (base material 1610), and a main surface.
  • the method of manufacturing the electronic component 801B not provided with the second functional element 860 is the first step of FIG. 98 from the step of preparing the support substrate 1700 of FIG. 81 with respect to the manufacturing method of the electronic component 801B of the eighth embodiment. It has the same process up to the process of dividing the functional element 830 into individual pieces as one unit. That is, in the method of manufacturing the electronic component 801B not provided with the second functional element 860, the insulating layer forming step of forming the insulating layer 1790 and the first internal electrode forming of the wiring layer 1724 composed of the main surface wiring and the through wiring are formed.
  • a substrate having a substrate main surface and a substrate back surface facing opposite sides, A wiring portion having a conductive layer formed on the main surface of the substrate and A joint portion having a first plating layer formed on the upper surface of the wiring portion and a first solder layer formed on the upper surface of the first plating layer.
  • a semiconductor device having an element main surface facing the substrate main surface, an element electrode formed on the element main surface, and a second solder layer formed on the lower surface of the element electrode and bonded to the first solder layer.
  • Appendix 1-2 The semiconductor device according to Appendix 1-1, wherein the aspect ratio of the first solder layer in a cross section perpendicular to the main surface of the substrate is 40 or more and 80 or less.
  • Appendix 1-3 The semiconductor device according to Appendix 1-1 or Appendix 1-2, wherein the distance from the element electrode to the end of the junction is 4 ⁇ m or more and 10 ⁇ m or less.
  • the element electrode and the second solder layer are arranged at both ends of the mounting surface along a first direction parallel to the mounting surface.
  • the wiring portion is formed so as to extend toward the outside of the semiconductor element.
  • Appendix 1-6 The distance from the element electrode to the end of the junction is described in Appendix 1-5, in which the second distance in the direction toward the outside of the semiconductor element is larger than the first distance in the direction toward the inside of the semiconductor element.
  • Appendix 1-8 The semiconductor device according to any one of Appendix 1-1 to Appendix 1-7, wherein the thickness of the first solder layer is 1 ⁇ m or more and 5 ⁇ m or less, and the thickness of the first plating layer is 3 ⁇ m or more and 5 ⁇ m or less. ..
  • the substrate is made of resin and is made of resin.
  • the wiring portion is arranged outside the semiconductor element when viewed from the thickness direction with the main surface wiring including the conductive layer, is connected to the main surface wiring, and penetrates the substrate in the thickness direction.
  • the semiconductor device according to any one of Supplementary note 1-1 to Supplementary note 1-15, which has wiring.
  • Appendix 1-17 The semiconductor device according to Appendix 1-16, which has an external connection terminal that covers the through wiring exposed on the back surface of the substrate.
  • Appendix 1-18 The semiconductor device according to Appendix 1-17, wherein the main surface wiring and the through wiring are exposed on the side surface of the substrate.
  • the wiring portion has a columnar wiring provided on the side opposite to the through wiring with respect to the main surface wiring.
  • the sealing resin has a first resin portion on the side of the substrate and a second resin portion on the upper surface side of the resin, and the second resin portion is the first resin portion when viewed from the thickness direction.
  • the semiconductor device according to Appendix 1-20 which is larger than the above.
  • Appendix 1-22 The semiconductor device according to Appendix 1-20 or Appendix 1-21, which has an external connection terminal that covers the wiring portion exposed from the substrate and the sealing resin.
  • the substrate is made of resin and is made of resin.
  • the wiring portion is arranged outside the semiconductor element when viewed from the thickness direction of the main surface wiring including the conductive layer, is connected to the main surface wiring, and penetrates the sealing resin in the thickness direction.
  • the semiconductor device according to any one of Supplementary note 1-1 to Supplementary note 1-15, which has a through wiring.
  • Appendix 1-24 The semiconductor device according to Appendix 1-23, which has an external connection terminal that covers the through wiring exposed on the upper surface of the sealing resin.
  • the substrate is made of a semiconductor material and is made of a semiconductor material.
  • the wiring portion is arranged outside the semiconductor element when viewed from the thickness direction with the main surface wiring including the conductive layer, is connected to the main surface wiring, and penetrates the substrate in the thickness direction.
  • the semiconductor device according to any one of Supplementary note 1-1 to Supplementary note 1-15, which has wiring.
  • the substrate includes a first insulating layer interposed between the main surface of the substrate and the conductive layer, and a second insulating layer interposed between the inner wall of the through hole in which the through wiring is arranged and the through wiring.
  • Appendix 1-27 The semiconductor device according to Appendix 1-25 or Appendix 1-26, wherein the penetrating wiring has an upper surface facing the conductive layer, and the upper surface is concave toward the inside of the penetrating wiring.
  • a first layer having a first main surface and a first back surface facing each other in the thickness direction, a second back surface in contact with the first main surface, and a side opposite to the second back surface in the thickness direction.
  • a semiconductor device including a semiconductor element.
  • Appendix 2-2 The semiconductor device according to Appendix 2-1.
  • the distance between the first main surface and the first back surface is smaller than the distance between the second main surface and the second back surface.
  • Appendix 2-3 The semiconductor device according to Appendix 2-2, wherein a filler containing an inorganic compound is mixed in the first layer.
  • each of the plurality of connecting wirings reaches the first back surface from the wiring, and a part thereof is covered with the first layer.
  • Appendix 2--7 The semiconductor device according to Appendix 2-6, wherein the composition of the plurality of metal layers includes nickel and gold.
  • the first layer has a side surface that faces in a direction orthogonal to the thickness direction and is connected to a first main surface and a first back surface.
  • Each of the plurality of terminals has a bottom portion and a side portion connected to the bottom portion.
  • the bottom covers the bottom of any of the plurality of connecting wires.
  • the heat radiating body includes a portion embedded in the first layer and in contact with the second back surface.
  • the heat radiating body has a base portion embedded in the first layer and a covering portion laminated on the base portion and exposed on the first back surface.
  • the thickness of the base is equal to the distance between the first main surface and the first back surface.
  • the heat radiating body has a bump portion that protrudes from the base portion toward the lower surface in the thickness direction.
  • a plurality of first connecting wires and a plurality of second connecting wires connected to the wiring are further provided.
  • Each of the plurality of first connecting wirings reaches the first back surface from the wirings, and a part thereof is covered with the first layer.
  • Each of the plurality of first connecting wires has a bottom surface exposed on the first back surface.
  • Each of the plurality of second connecting wirings reaches the second main surface from the wiring and is partially covered with the second layer.
  • An electrically insulating insulating member having an insulating main surface and an insulating back surface facing opposite sides in the thickness direction, A main surface wiring formed on the insulating main surface and having a wiring main surface facing the same direction as the insulating main surface and a wiring back surface facing the insulating main surface.
  • a first functional element that is conductive to the main surface wiring and is arranged on the side opposite to the insulating member with respect to the main surface wiring in the thickness direction.
  • a sealing resin that covers the main surface wiring and the first functional element and has an element mounting surface that faces the same direction as the insulating main surface.
  • a connecting conductor that is conductive to the main surface wiring extends from the wiring main surface to the element mounting surface in the thickness direction, and is exposed from the element mounting surface.
  • Through wiring that is conductive to the main surface wiring extends from the back surface of the wiring to the insulating back surface in the thickness direction, and is exposed from the insulating back surface.
  • a second functional element mounted on the element mounting surface and electrically connected to the connecting conductor, Electronic components equipped with.
  • Appendix 3-2 The electronic component according to Appendix 3-1 in which the dimension of the second functional element in the thickness direction is larger than the dimension of the first functional element in the thickness direction.
  • Appendix 3-3 It has a top surface wiring formed on the element mounting surface and electrically connected to the connecting conductor.
  • the top surface wiring has a top surface electrode that is electrically connected to the second functional element.
  • the electronic component according to Appendix 3-3 which has an insulating film that covers the element mounting surface and a portion of the upper surface wiring other than the upper surface electrode.
  • the connecting conductor is arranged so as to overlap the first functional element when viewed from a direction orthogonal to the thickness direction.
  • the dimension of the second functional element in the direction orthogonal to the thickness direction is larger than the dimension of the first functional element in the direction orthogonal to the thickness direction.
  • the main surface wiring has an inner portion extending inward of the insulating main surface from the penetrating wiring in the plane direction of the insulating main surface.
  • the electronic component according to any one of Supplementary note 3-1 to Supplementary note 3-5 mounted on the inner portion of the first functional element.
  • Appendix 3--7 The electronic component according to Appendix 3-6, wherein the connecting conductor is connected to a portion of the inner portion between the first functional element and the through wiring in a direction in which the inner portion extends.
  • Appendix 3-8 A plurality of the connecting conductors are provided, and the connecting conductors are provided.
  • the sealing resin is The resin side surface facing the direction intersecting the thickness direction, A step that dents inward from the side of the resin, And In the thickness direction, the sealing resin is divided into a first resin portion, which is a portion of the sealing resin closer to the element mounting surface than the step, and a second resin portion, which is a portion closer to the insulating member than the step.
  • the electronic component according to any one of Appendix 3-1 to Appendix 3-8.
  • Appendix 3-10 The electronic component according to any one of Appendix 3-1 to Appendix 3-9, wherein the through wiring is exposed from the side surface of the insulating member.
  • the sealing resin has a resin side surface facing a direction intersecting the thickness direction.
  • a plurality of the second functional elements are provided, and the second functional element is provided.
  • a plurality of the main surface wirings are provided, and the main surface wiring is provided.
  • a plurality of the connecting conductors are provided, and the connecting conductors are provided.
  • the first functional element is individually electrically connected to the plurality of second functional elements via the plurality of main surface wirings and the plurality of connecting conductors.
  • a plurality of the second functional elements are provided, and the second functional element is provided.
  • Each of the plurality of second functional elements has a plurality of electrodes.
  • a top surface wiring having a plurality of top surface electrodes individually connected to the plurality of connecting conductors is formed on the element mounting surface.
  • Appendix 3-14 The electronic component according to any one of Appendix 3-1 to Appendix 3-13, wherein the first functional element includes a semiconductor element.
  • the first functional element is a control element and The electronic component according to any one of Supplementary note 3-1 to Supplementary note 3-14, wherein the second functional element is a drive element driven by the control element.
  • the first functional element is an electronic component according to Appendix 3-14 or Appendix 3-15, which is an LSI.
  • the first functional element is a switching power supply LSI.
  • the second functional element is an inductor, which is an electronic component according to Appendix 3-14.
  • the second functional element is an electronic component according to Appendix 3-15 or Appendix 3-16, which is an optical element.
  • the second functional element has a bridge type output stage and an LC filter that removes noise of an output signal from the output stage.
  • the electronic component according to any one of Supplementary note 3-12 to Supplementary note 3-16, wherein the first functional element has an LSI that controls the output stage.
  • the first functional element includes a bridge type output stage and an LSI that controls the output stage.
  • the electronic component according to any one of Supplementary note 3-12 to Supplementary note 3-14, wherein the second functional element has an LC filter that removes noise of an output signal from the output stage.
  • An electrically insulating insulating member having an insulating main surface and an insulating back surface facing opposite sides in the thickness direction, A main surface wiring formed on the insulating main surface and having a wiring main surface facing the same direction as the insulating main surface and a wiring back surface facing the insulating main surface. Through wiring that is conductive to the main surface wiring, extends from the back surface of the wiring to the insulating back surface in the thickness direction, and is exposed from the insulating back surface.
  • a first functional element that is conductive to the main surface wiring and is arranged on the side opposite to the insulating member with respect to the main surface wiring in the thickness direction.
  • a sealing resin that covers the main surface wiring and the first functional element and has an element mounting surface that faces the same direction as the insulating main surface.
  • a connecting conductor that is conductive to the main surface wiring, extends from the wiring main surface to the element mounting surface in the thickness direction, and is exposed from the element mounting surface. With The connecting conductor is an electronic component configured to be electrically connected to a second functional element mounted on the element mounting surface.
  • a conductor forming step of forming a connecting conductor on the main surface of the wiring The first element mounting process of mounting the first functional element on the wiring main surface, and A resin layer forming step of forming a resin layer covering the main surface wiring, the connecting conductor, and the first functional element.
  • the insulating layer, the resin layer, the main surface wiring, and the penetrating wiring By cutting the insulating layer, the resin layer, the main surface wiring, and the penetrating wiring in the thickness direction, the insulating member provided with the penetrating wiring, the main surface wiring, the connecting conductor, and the first. 1
  • a cutting process for forming a sealing resin that covers a functional element and With In the resin layer forming step, the resin layer is formed so that the connecting conductor is exposed from the surface of the resin layer on the side opposite to the insulating member.
  • a method for manufacturing an electronic component comprising a second element mounting step of mounting a second functional element on a surface of the sealing resin opposite to the insulating member so as to be electrical
  • Appendix 3-23 The method for manufacturing an electronic component according to Appendix 3-22, wherein the main surface wiring is formed by electrolytic plating in the main surface wiring forming step.
  • Appendix 3-24 The method for manufacturing an electronic component according to Appendix 3-22 or Appendix 3-23, wherein the connecting conductor is formed by electrolytic plating in the conductor forming step.
  • Appendix 3-25 includes an upper surface wiring forming step of forming an upper surface wiring electrically connected to the connecting conductor on the cutting surface of the resin layer between the resin layer cutting step and the second element mounting step. The method of manufacturing the electronic component described.
  • a method for manufacturing an electronic component comprising a second element mounting step of mounting a second functional element on a surface of the sealing resin opposite to the insulating member so as to be electrically connected to the connecting conductor.
  • Appendix 3-29 The method for manufacturing an electronic component according to Appendix 3-28, wherein the through wiring and the main surface wiring are integrally formed in the first internal electrode forming step.
  • Appendix 3-30 The method for manufacturing an electronic component according to Appendix 3-29, wherein the through wiring and the main surface wiring are formed by electrolytic plating in the first internal electrode forming step.
  • Appendix 3-32 includes an upper surface wiring forming step of forming an upper surface wiring electrically connected to the connecting conductor on the cutting surface of the resin layer between the resin layer cutting step and the second element mounting step. The method of manufacturing the electronic component described.
  • the cutting step includes a first cutting step and a second cutting step.
  • the insulating member is formed by cutting the insulating layer by cutting from the insulating layer side toward the resin layer with a dicing blade, and one of the resin layers in the thickness direction. It is a process of cutting a part to form a separation groove.
  • a conductor forming step of forming a connecting conductor on the main surface of the wiring The first element mounting process of mounting the first functional element on the wiring main surface, and A resin layer forming step of forming a resin layer covering the main surface wiring, the connecting conductor, and the first functional element.
  • the sealing resin has an element mounting surface on which a second functional element that is electrically connected to the connecting conductor is mounted.
  • the sealing resin has an element mounting surface on which a second functional element that is electrically connected to the connecting conductor is mounted.
  • Semiconductor device 10 ... Board 20 ... Wiring part 21 ... Main surface wiring 22 ... Through wiring 23 ... First wiring part 24 ... Second wiring part 27 ... Columnar wiring 31 ... Metal layer 32 ... Conductive layer 40 ... Joint 41 ... Plating layer (first plating layer) 42 ... 1st solder layer 45 ... Solder layer 50 ... Semiconductor element 55 ... Element electrode 56 ... 2nd solder layer 60 ... Encapsulating resin 70 ... External connection terminal 71 ... 1st conductive film 72 ... 2nd conductive film 101 ... Substrate main Surface 102 ... Substrate back surface 105 ... Through hole 106 ... Inner wall surface 111 ...
  • Substrate main surface 112 ... Substrate back surface 121 . Substrate main surface 122 ; Substrate back surface 125 ... Through hole 135 ... Through hole 141 . First insulation layer 142 ; Second insulation Layer 501 ... Element main surface 551 ... Metal layer 552 ... Conductive layer 605 ...
  • First functional element 840 Sealing resin 840s ... Resin main surface (element mounting surface) 841 to 844 ... Resin side surface 845 ... Step 846 ... First resin part 847 ... Second resin part 860 ... Second functional element 861 ... First electrode 862 ... Second electrode 865 ... External electrode 863 ... Output stage 864 ... LC filter 870 ... Top surface wiring 871 ... First top surface electrode (top surface electrode) 872 ... Second top electrode (top electrode) 873 ... Insulation film 890 ... Insulation member 890s ... Insulation main surface 890r ... Insulation back surface 890x ... Insulation side surface (side surface of insulation member) 900 ... Top surface wiring 901 ... Top surface electrode 1600 ...
  • Support substrate 1610 Base material (insulating layer) 1611 ... Top surface (insulation main surface) 1612 ... Bottom surface (insulated back surface) 1621 ... Main surface wiring 1623 ... Connecting conductors 1640, 1740 ... Resin layers 1640s, 1740s ... Resin main surface (the surface of the resin layer on the opposite side of the insulating member) 1645, 1745 ... Separation groove 1700 ... Support substrate 1723 ... Connecting conductor 1790 ... Insulation layer 1790s ... Insulation main surface 1790r ... Insulation back surface x ... First direction y ... Second direction z ... Thickness direction

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Abstract

半導体装置は、基板と配線部と接合部と半導体素子と封止樹脂とを含む。基板は、互いに反対側を向く基板主面及び基板裏面を有する。配線部は、基板主面に形成された導電層を有する。接合部は、配線部の上面に形成された第１めっき層と、第１めっき層の上面に形成された第１はんだ層とを有する。半導体素子は、基板主面と対向する素子主面と、素子主面に形成された素子電極と、素子電極の下面に形成され第１はんだ層と接合される第２はんだ層とを有する。封止樹脂は半導体素子を覆う。接合部は、基板主面と垂直な厚さ方向から視て、素子電極よりも大きい。

Description

半導体装置、電子部品および電子部品の製造方法
　本開示は、半導体装置、電子部品および電子部品の製造方法に関するものである。
　従来、抵抗や半導体チップ等の素子を含む電子部品は、素子が搭載された基板と、素子を覆う封止樹脂とを含む。例えば、特許文献１には、一面に外部接続端子を備え、他面に半導体チップが搭載された配線体と、半導体チップを封止するように配線体の他面に形成された封止樹脂とを含む半導体装置が開示されている。
　また、近年における電子機器の小型化に伴い、当該電子機器に適用される半導体装置の小型化が求められている。こうした要請を受け、特許文献２には、小型化を図った半導体装置の一例が開示されている。当該半導体装置は、半導体ウエハと、フリップチップ実装型の半導体チップと、熱硬化性の合成樹脂を含む封止用シートとを備える。半導体ウエハは、半導体チップを搭載する基板の役割を担う。半導体チップは、半導体ウエハの上面に設けられた配線にフリップチップ実装されている。封止用シートは、半導体ウエハに積層され、かつ半導体チップを覆っている。半導体ウエハは、比較的厚さが小であるため、当該半導体装置は、小型化が図られたものとなる。
　先述の半導体装置の製造においては、半導体ウエハの線膨張係数よりも封止用シートの線膨張係数が大であることに起因して、封止用シートが熱硬化する際、当該半導体装置に反りが発生することが懸念される。そこで、特許文献２に開示されている半導体装置の封止用シートは、互いに最低溶融粘度が異なる埋め込み用樹脂層と、当該埋め込み用樹脂層に積層された硬質層との２層構成となっている。埋め込み用樹脂層は、半導体ウエハに接し、かつ半導体チップを覆っている。硬質層は、当該半導体装置の厚さ方向において、埋め込みよう樹脂層に対して半導体ウエハとは反対側に位置する。硬質層の最低溶融粘度は、埋め込み用樹脂層の最低溶融粘度よりも大である。これにより、当該半導体装置の反りを低減することが可能となっている。しかし、特許文献２に開示されている半導体装置は、封止用シートの反りを低減するために封止用シートの全体の厚さがより大となるため、半導体装置の小型化が阻害されるという課題がある。
　さらに、電子部品の一例として、回路基板と、回路基板の上面に載置された複数の機能素子と、複数の機能素子を封止する封止樹脂と、を備える電子部品モジュールが知られている（たとえば、特許文献３参照）。
特開２０１３－１９７２６３号公報 特開２０１５－３２６４８号公報 特開２０１１－１２４４１３号公報
　ところで、半導体チップは、リフロー処理によって配線体の導電層にはんだ付けされる。導電層には、Ｃｕ（銅）が用いられる。このため、リフロー処理時の加熱によって液相状態になったはんだが導電層に沿って流れ出すことがある。このようにはんだが意図せぬ方向に流れ出すことにより、短絡不良の問題が生じるおそれがある。
　本開示の第１の目的は、はんだの流れ出しを抑制可能とした半導体装置を提供することにある。
　本開示の第２の目的は、小型化を図りつつ、装置の反りを低減することが可能な半導体装置を提供することにある。
　また、従来の電子部品では、複数の機能素子が回路基板の同一平面上に並べて配置される構成であるため、回路基板の上面に沿う平面方向、すなわち電子部品の高さ方向に直交する方向における小型化に改善の余地がある。
　本開示の第３の目的は、電子部品の高さ方向に直交する方向において小型化を図ることができる電子部品および電子部品の製造方法を提供することにある。
　本開示の第１の態様に係る半導体装置は、互いに反対側を向く基板主面及び基板裏面を有する基板と、前記基板主面に形成された導電層を有する配線部と、前記配線部の上面に形成された第１めっき層と、前記第１めっき層の上面に形成された第１はんだ層とを有する接合部と、前記基板主面と対向する素子主面と、前記素子主面に形成された素子電極と、前記素子電極の下面に形成され前記第１はんだ層と接合される第２はんだ層とを有する半導体素子と、前記半導体素子を覆う封止樹脂と、を備え、前記接合部は、前記基板主面と垂直な厚さ方向から視て、前記素子電極よりも大きい。
　この構成によれば、第１はんだ層は、リフロー処理によって半導体素子の第２はんだ層と接合され、はんだ層を形成する。このリフロー処理において、溶融した第２はんだ層は、第１はんだ層と融合するため、めっき層よりも外側に流れ出し難い。このため、半導体素子を実装する際のリフロー処理におけるはんだの流れ出しを抑制できる。
　本開示の第２の態様に係る半導体装置は、厚さ方向において互いに反対側を向く第１主面および第１裏面を有する第１層と、前記第１主面に接する第２裏面、および前記厚さ方向において前記第２裏面とは反対側を向く第２主面を有する第２層と、を含む封止樹脂と、前記第１主面に接し、かつ一部が前記第２層に覆われた配線と、前記第１主面に対向する下面と、前記下面に設けられた複数のパッドと、を有するとともに、前記複数のパッドの少なくともいずれかが前記配線に接合され、かつ前記第２層に覆われた半導体素子と、を備える。
　本開示の第３の態様に係る電子部品は、厚さ方向において互いに反対側を向く絶縁主面および絶縁裏面を有する電気絶縁性の絶縁部材と、前記絶縁主面に形成され、前記絶縁主面と同じ方向を向く配線主面と、前記絶縁主面と対向する配線裏面とを有する主面配線と、前記主面配線に導通しており、前記厚さ方向において前記主面配線に対して前記絶縁部材とは反対側に配置された第１機能素子と、前記主面配線および前記第１機能素子を覆い、前記絶縁主面と同じ方向を向く素子搭載面を有する封止樹脂と、前記主面配線に導通しており、前記厚さ方向において前記配線主面から前記素子搭載面まで延びており、前記素子搭載面から露出する接続導電体と、前記主面配線に導通しており、前記厚さ方向において前記配線裏面から前記絶縁裏面まで延びており、前記絶縁裏面から露出する貫通配線と、前記素子搭載面に搭載され、前記接続導電体と電気的に接続された第２機能素子と、を備える。
　この構成によれば、厚さ方向において第１機能素子と第２機能素子とが異なる位置に配置されるため、厚さ方向から視て第１機能素子と第２機能素子とが重なるように第１機能素子および第２機能素子を配置することができる。したがって、厚さ方向に直交する方向において第１機能素子と第２機能素子とを同一平面上に並べて配置する構成と比較して、厚さ方向に直交する方向における電子部品の小型化を図ることができる。
　本開示の第４の態様に係る電子部品は、厚さ方向において互いに反対側を向く絶縁主面および絶縁裏面を有する電気絶縁性の絶縁部材と、前記絶縁主面に形成され、前記絶縁主面と同じ方向を向く配線主面と、前記絶縁主面と対向する配線裏面とを有する主面配線と、前記主面配線に導通しており、前記厚さ方向において前記配線裏面から前記絶縁裏面まで延びており、前記絶縁裏面から露出する貫通配線と、前記主面配線に導通しており、前記厚さ方向において前記主面配線に対して前記絶縁部材とは反対側に配置された第１機能素子と、前記主面配線および前記第１機能素子を覆い、前記絶縁主面と同じ方向を向く素子搭載面を有する封止樹脂と、前記主面配線に導通しており、前記厚さ方向において前記配線主面から前記素子搭載面まで延びており、前記素子搭載面から露出する接続導電体と、を備え、前記接続導電体は、前記素子搭載面に搭載される第２機能素子と電気的に接続されるように構成されている。
　この構成によれば、厚さ方向において第１機能素子と第２機能素子とが異なる位置に配置されるため、厚さ方向から視て第１機能素子と第２機能素子とが重なるように第１機能素子および第２機能素子を配置することができる。したがって、厚さ方向に直交する方向において第１機能素子と第２機能素子とを同一平面上に並べて配置する構成と比較して、厚さ方向に直交する方向における電子部品の小型化を図ることができる。
　本開示の第５の態様に係る電子部品の製造方法は、支持基板上に複数の貫通配線を形成する工程と、前記支持基板上における前記複数の貫通配線の間を埋めるように形成され、厚さ方向において反対側を向く絶縁主面および絶縁裏面の両方から前記貫通配線を露出させるように絶縁層を形成する絶縁層形成工程と、前記厚さ方向において反対側を向く配線主面および配線裏面を有し、前記配線裏面が前記貫通配線と導通するように主面配線を前記絶縁主面に形成する主面配線形成工程と、前記配線主面上に接続導電体を形成する導電体形成工程と、前記配線主面に第１機能素子を搭載する第１素子搭載工程と、前記主面配線、前記接続導電体および前記第１機能素子を覆う樹脂層を形成する樹脂層形成工程と、前記絶縁層、前記樹脂層、前記主面配線および前記貫通配線を前記厚さ方向に切断することによって、前記貫通配線が設けられた絶縁部材と、前記主面配線、前記接続導電体および前記第１機能素子を覆う封止樹脂とを形成する切断工程と、を備え、前記樹脂層形成工程では、前記樹脂層のうち前記絶縁部材とは反対側の表面から前記接続導電体が露出するように前記樹脂層が形成され、前記接続導電体と電気的に接続するように前記封止樹脂のうち前記絶縁部材とは反対側の表面に第２機能素子を搭載する第２素子搭載工程を備える。
　この構成によれば、厚さ方向において第１機能素子と第２機能素子とが異なる位置に配置されるため、厚さ方向から視て第１機能素子と第２機能素子とが重なるように第１機能素子および第２機能素子を配置することができる。したがって、厚さ方向に直交する方向において第１機能素子と第２機能素子とを同一平面上に並べて配置する構成と比較して、厚さ方向に直交する方向における電子部品の小型化を図ることができる。
　本開示の第６の態様に係る電子部品の製造方法は、厚さ方向において反対側を向く絶縁主面および絶縁裏面を有する絶縁層を形成する絶縁層形成工程と、前記絶縁裏面から露出する貫通配線と、前記厚さ方向において反対側を向く配線主面および配線裏面を有し、前記配線裏面において前記貫通配線と導通するように前記絶縁主面に積層される主面配線とを形成する第１内部電極形成工程と、前記配線主面に積層される接続導電体を形成する第２内部電極形成工程と、前記配線主面に第１機能素子を搭載する第１素子搭載工程と、前記主面配線、前記接続導電体および前記第１機能素子を覆う樹脂層を形成する樹脂層形成工程と、前記絶縁層、前記貫通配線、前記配線主面および前記樹脂層を前記厚さ方向に切断することによって、前記貫通配線が設けられた絶縁部材と、前記主面配線、前記接続導電体、および前記第１機能素子を覆う封止樹脂とを形成する切断工程と、を備え、前記樹脂層形成工程では、前記樹脂層のうち前記絶縁部材とは反対側の表面から前記接続導電体が露出するように前記樹脂層が形成され、前記接続導電体と電気的に接続するように前記封止樹脂のうち前記絶縁部材とは反対側の表面に第２機能素子を搭載する第２素子搭載工程を備える。
　この構成によれば、厚さ方向において第１機能素子と第２機能素子とが異なる位置に配置されるため、厚さ方向から視て第１機能素子と第２機能素子とが重なるように第１機能素子および第２機能素子を配置することができる。したがって、厚さ方向に直交する方向において第１機能素子と第２機能素子とを同一平面上に並べて配置する構成と比較して、厚さ方向に直交する方向における電子部品の小型化を図ることができる。
　本開示の第７の態様に係る電子部品の製造方法は、支持基板上に複数の貫通配線を形成する工程と、前記支持基板上における前記複数の貫通配線の間を埋めるように形成され、厚さ方向において反対側を向く絶縁主面および絶縁裏面の両方から前記貫通配線を露出させるように絶縁層を形成する絶縁層形成工程と、前記厚さ方向において反対側を向く配線主面および配線裏面を有し、前記配線裏面が前記貫通配線と導通するように主面配線を前記絶縁主面に形成する主面配線形成工程と、前記配線主面上に接続導電体を形成する導電体形成工程と、前記配線主面に第１機能素子を搭載する第１素子搭載工程と、前記主面配線、前記接続導電体および前記第１機能素子を覆う樹脂層を形成する樹脂層形成工程と、前記絶縁層、前記樹脂層、前記主面配線および前記貫通配線を前記厚さ方向に切断することによって、前記貫通配線が設けられた絶縁部材と、前記主面配線、前記接続導電体および前記第１機能素子を覆う封止樹脂とを形成する切断工程と、を備え、前記樹脂層形成工程では、前記樹脂層のうち前記絶縁部材とは反対側の表面から前記接続導電体が露出するように前記樹脂層が形成され、前記封止樹脂は、前記接続導電体と電気的に接続する第２機能素子が実装される素子搭載面を有し、前記素子搭載面は、前記封止樹脂のうち前記厚さ方向において前記絶縁層とは反対側の表面に形成される。
　この構成によれば、厚さ方向において第１機能素子と第２機能素子とが異なる位置に配置されるため、厚さ方向から視て第１機能素子と第２機能素子とが重なるように第１機能素子および第２機能素子を配置することができる。したがって、厚さ方向に直交する方向において第１機能素子と第２機能素子とを同一平面上に並べて配置する構成と比較して、厚さ方向に直交する方向における電子部品の小型化を図ることができる。
　本開示の第８の態様に係る電子部品の製造方法は、厚さ方向において反対側を向く絶縁主面および絶縁裏面を有する絶縁層を形成する絶縁層形成工程と、前記絶縁裏面から露出する貫通配線と、前記厚さ方向において反対側を向く配線主面および配線裏面を有し、前記配線裏面において前記貫通配線と導通するように前記絶縁主面に積層される主面配線とを形成する第１内部電極形成工程と、前記配線主面に積層される接続導電体を形成する第２内部電極形成工程と、前記配線主面に第１機能素子を搭載する第１素子搭載工程と、前記主面配線、前記接続導電体および前記第１機能素子を覆う樹脂層を形成する樹脂層形成工程と、前記絶縁層、前記貫通配線、前記配線主面および前記樹脂層を前記厚さ方向に切断することによって、前記貫通配線が設けられた絶縁部材と、前記主面配線、前記接続導電体、および前記第１機能素子を覆う封止樹脂とを形成する切断工程と、を備え、前記樹脂層形成工程では、前記樹脂層のうち前記絶縁部材とは反対側の表面から前記接続導電体が露出するように前記樹脂層が形成され、前記封止樹脂は、前記接続導電体と電気的に接続する第２機能素子が実装される素子搭載面を有し、前記素子搭載面は、前記封止樹脂のうち前記厚さ方向において前記絶縁層とは反対側の表面に形成される。
　この構成によれば、厚さ方向において第１機能素子と第２機能素子とが異なる位置に配置されるため、厚さ方向から視て第１機能素子と第２機能素子とが重なるように第１機能素子および第２機能素子を配置することができる。したがって、厚さ方向に直交する方向において第１機能素子と第２機能素子とを同一平面上に並べて配置する構成と比較して、厚さ方向に直交する方向における電子部品の小型化を図ることができる。
第１実施形態の半導体装置を示す概略断面図。 第１実施形態の半導体装置を示す概略２５裏面図。 第１実施形態の半導体装置の一部拡大平面図。 第１実施形態の半導体装置の一部拡大断面図。 リフロー処理前の配線部及び半導体素子の一部を示す拡大断面図。 第２実施形態の半導体装置を示す概略断面図。 第２実施形態の半導体装置を示す概略平面図。 第２実施形態の半導体装置の一部拡大平面図。 変更例の半導体装置の一部拡大平面図。 変更例の半導体装置の概略断面図。 変更例の半導体装置の概略断面図。 変更例の半導体装置の概略断面図。 変更例の半導体装置の概略断面図。 本発明の第３実施形態にかかる半導体装置の平面図であり、封止樹脂の第２層を透過している。 図１４に対応する平面図であり、図１４に対して半導体素子をさらに透過している。 図１４に示す半導体装置の底面図である。 図１４に示す半導体装置の正面図である。 図１４のＶ－Ｖ線に沿う断面図である。 図１４のＶＩ－ＶＩ線に沿う断面図である。 図１８の部分拡大図である。 本発明の第３実施形態の変形例にかかる半導体装置の平面図であり、封止樹脂の第２層を透過している。 図２１のＩＸ－ＩＸ線に沿う断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 図１４に示す半導体装置の製造工程を説明する断面図である。 本発明の第４実施形態にかかる半導体装置の平面図であり、封止樹脂の第２層を透過している。 図３７に示す半導体装置の正面図である。 図３７のＸＸＶＩ－ＸＸＶＩ線に沿う断面図である。 本発明の第５実施形態にかかる半導体装置の平面図であり、封止樹脂の第２層を透過している。 図４０に示す半導体装置の底面図である。 図４０のＸＸＩＸ－ＸＸＩＸ線に沿う断面図である。 図４０のＸＸＸ－ＸＸＸ線に沿う断面図である。 図４２の部分拡大図である。 本発明の第６実施形態にかかる半導体装置の平面図である。 図４５に対応する平面図であり、図４５に対して封止樹脂の第２層を透過している。 図４５のＸＸＸＩＶ－ＸＸＸＩＶ線に沿う断面図である。 図４５のＸＸＸＶ－ＸＸＸＶ線に沿う断面図である。 第７実施形態の電子部品を平面側から視た斜視図。 図４９の電子部品を裏面側から視た斜視図。 図４９の電子部品の分解斜視図。 図４９の電子部品の裏面図。 図４９の電子部品の平面図。 図４９の電子部品の側面図。 図５３の７－７線の断面図。 図５５の接続導電体およびその周辺の拡大図。 図５５の第１機能素子の電極パッドおよびその周辺の拡大図。 図５６の接続導電体の上面およびその周辺の拡大図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 図６２の一部の拡大図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 図６５の一部の拡大図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 図６７の一部の拡大図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第７実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の断面図。 図７９の一部の拡大図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 図８４の一部の拡大図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 図８７の一部の拡大図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第８実施形態の電子部品の製造方法の一工程の一例を示す説明図。 第９実施形態の電子部品を平面側から視た斜視図。 図１０１の電子部品の平面図。 図１０１の電子部品の裏面図。 図１０２の５６－５６線の断面図。 図１０１の電子部品の模式的な回路図。 変更例の電子部品の模式的な回路図。 変更例の電子部品の裏面図。 変更例の電子部品について、第１機能素子の電極パッドおよびその周辺を拡大した断面図。 変更例の電子部品の裏面図。 変更例の電子部品の平面図。 変更例の電子部品の断面図。 変更例の電子部品の断面図。
　以下、実施形態及び変更例について図面を参照して説明する。以下に示す実施形態及び変更例は、技術的思想を具体化するための構成や方法を例示するものであって、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の実施形態及び変更例は、種々の変更を加えることができる。また、以下の実施形態及び変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　（第１実施形態）
　以下、図１から図５に基づき、第１実施形態の半導体装置Ａ１を説明する。
　図１及び図２に示すように、半導体装置Ａ１は、基板１０、配線部２０、接合部４０、半導体素子５０、封止樹脂６０、外部接続端子７０を備えている。配線部２０は、主面配線２１と貫通配線２２とを含む。
　図１は、第１実施形態の半導体装置Ａ１の断面図である。図２は、半導体装置Ａ１の概略平面図である。なお、理解の便宜上、図２において、封止樹脂６０を除き、半導体素子５０を二点鎖線にて示している。図３は、半導体装置Ａ１の一部拡大平面図であり、配線部２０の一部を示している。図４は、半導体装置Ａ１の一部拡大断面図であり、配線部２０、接合部４０、及び半導体素子５０の一部を示す。図５は、配線部２０、接合部４０、及び半導体素子５０の一部を示し、実装前の状態を示す。
　これらの図に示す半導体装置Ａ１は、様々な電子機器の回路基板に表面実装される装置である。ここで、説明の便宜上、基板１０の厚さ方向を厚さ方向Ｚと呼ぶ。また、厚さ方向Ｚに対して直交する半導体装置Ａ１の１つの辺に沿った方向（平面図の左右方向）を第１方向Ｘと呼ぶ。また、基板１０の厚さ方向Ｚおよび第１方向Ｘの双方に対して直交する方向（平面図の上下方向）を第２方向Ｙと呼ぶ。
　半導体装置Ａ１は、図２に示すように、厚さ方向Ｚ視において、矩形状である。
　図２に示すように、半導体素子５０は、厚さ方向Ｚから見て矩形状である。本実施形態の半導体素子５０は、厚さ方向Ｚから視て正方形状である。
　半導体素子５０は、例えばＬＳＩ（Large Scale Integration）などの集積回路（ＩＣ）である。また、半導体素子５０は、ＬＤＯ（Low Drop Out）などの電圧制御用素子や、オペアンプなどの増幅用素子、ダイオードや各種のセンサなどのディスクリート半導体素子であってもよい。例えばＬＳＩの場合、素子主面５０１は、半導体素子５０の機能のための構成部材が形成される面である。なお、半導体素子５０は、複数の構成部材が形成されたものに限らず、チップコンデンサやチップインダクタ等のように、単一の構成部材が形成された素子、半導体以外の基材に構成部材が形成された素子とすることができる。本実施形態において、半導体素子５０は、ＬＳＩである。
　図２に示すように、半導体装置Ａ１は、複数の外部接続端子７０を有する。外部接続端子７０は、半導体素子５０の周縁よりも外側に位置する。半導体装置Ａ１は、Ｆａｎ－Ｏｕｔ型と呼ばれるパッケージ形式の半導体装置である。
　図１、図２に示すように、半導体素子５０は、厚さ方向Ｚにおいて互い反対側を向く素子主面５０１及び素子裏面５０２、厚さ方向Ｚに延びる素子側面５０３，５０４，５０５，５０６を有する。素子側面５０３は、素子主面５０１及び素子裏面５０２と交差している。素子主面５０１は、基板１０の基板主面１０１と対向している。素子裏面５０２は、基板１０の基板主面１０１と同じ方向を向く。素子側面５０３，５０４は、第１方向Ｘにおいて互いに反対側を向く。素子側面５０５，５０６は、第２方向Ｙにおいて互いに反対側を向く。
　素子主面５０１は、半導体素子５０の機能のための構成部材が形成される面である。半導体素子５０は、素子主面５０１の側に、実装のための素子電極５５を有する。素子電極５５は、接合部４０の第１はんだ層４２と、半導体素子５０の第２はんだ層５６とにより基板１０に搭載されている。つまり、半導体素子５０は、素子主面５０１を基板１０に向けて実装される。従って、素子主面５０１は、半導体素子５０を実装するための素子実装面と言える。
　図４に示すように、半導体素子５０は、素子基板５１、電極パッド５２、絶縁膜５３、保護膜５４、素子電極５５を有する。電極パッド５２は、例えばＡｌ（アルミニウム）からなる。絶縁膜５３は、素子基板５１の表面を覆うとともに、電極パッド５２の周縁部を覆う。絶縁膜５３は、例えばＳｉＮからなる。保護膜５４は、絶縁膜５３の表面及び電極パッド５２の一部を覆い、電極パッド５２の表面の一部を接続端子として露出する。保護膜５４は、例えばポリイミド樹脂からなる。
　素子電極５５は、電極パッド５２の露出する部分である接続端子に接続されている。素子電極５５は、金属層５５１、導電層５５２、第２めっき層としてのバリア層５５３を備えている。金属層５５１は、電極パッド５２の露出する部分と、電極パッド５２を露出する保護膜５４の開口の端部を覆うように形成されている。金属層５５１は、例えばチタン（Ｔｉ）／Ｃｕからなり、導電層３２を形成するシード層として形成される。
　導電層５５２は、金属層５５１の下面を覆うように形成されている。導電層３２は、例えばＣＵ，Ｃｕ合金からなる。バリア層５５３は、導電層５５２の下面を覆うように形成されている。バリア層５５３は、Ｎｉ、Ｎｉを含む合金、Ｎｉを含む複数の金属層からなる。バリア層５５３としては、例えばＮｉ，Ｐｄ，Ａｕ、これらの２つ以上の金属を含む合金、等を用いることができる。バリア層５５３の下面５５３ｄには、第２はんだ層５６が形成されている。つまり、バリア層５５３の下面５５３ｄは、素子電極５５の下面である。
　図１に示すように、基板１０は、半導体素子５０を搭載し、半導体装置Ａ１の基礎となる支持部材である。厚さ方向Ｚから視た基板１０の形状は、図２に示すように、第１方向Ｘの辺の長さと第２方向Ｙの辺との長さがほぼ等しい矩形状である。なお、基板１０の形状、各辺の長さは適宜変更されてもよい。
　基板１０は、基板主面１０１、基板裏面１０２、複数の基板側面１０３を有する。基板主面１０１と基板裏面１０２は、厚さ方向Ｚにおいて互いに反対側を向く。基板主面１０１は平坦である。基板裏面１０２は平坦である。各基板側面１０３は、基板主面１０１及び基板裏面１０２と交差する。基板側面１０３は、第１方向Ｘと第２方向Ｙのいずれか一方を向く。各基板側面１０３は平坦である。各基板側面１０３は、基板主面１０１及び基板裏面１０２に対して交差、第１実施形態では直交している。
　基板１０は、例えば電気絶縁性を有する材料からなる。この材料としては、例えば、エポキシ樹脂等を主剤とした合成樹脂、セラミックス、ガラス、等を用いることができる。基板１０は、厚さ方向Ｚにおいて、基板主面１０１から基板裏面１０２まで基板１０を貫通する複数の貫通孔１０５を有する。第１実施形態において、基板１０は、４つの貫通孔１０５を有する。各貫通孔１０５は、基板１０の４つの角の近辺にそれぞれ設けられている。貫通孔１０５は、厚さ方向Ｚから視て、例えば矩形状である。なお、貫通孔１０５の形状は、円形状であってもよいし、多角形状であってもよい。
　配線部２０は、複数の主面配線２１と複数の貫通配線２２と複数の柱状配線２７とを含む。
　各貫通配線２２は、各貫通孔１０５に配設されている。各貫通配線２２は、上面２２１、下面２２２、複数の側面２２３を有する。上面２２１及び下面２２２は、厚さ方向Ｚにおいて互いに反対側を向く。各側面２２３は、上面２２１及び下面２２２と交差する。第１実施形態において、貫通配線２２の上面２２１は、基板１０の基板主面１０１と面一である。また、第１実施形態において、貫通配線２２の下面２２２は、基板１０の基板裏面１０２と面一である。この下面２２２は、基板１０の基板裏面１０２から露出する露出面である。なお、貫通配線２２の上面２２１及び下面２２２の少なくとも一方が基板１０の基板主面１０１及び基板裏面１０２と面一ではないようにしてもよい。また、貫通配線２２の側面２２３は、貫通孔１０５の内壁面１０６と接している。貫通配線２２は、電気導電性を有する材料からなる。貫通配線２２の材料としては、例えばＣｕ、Ｃｕ合金、等を用いることができる。
　主面配線２１は、基板１０の基板主面１０１に形成されている。主面配線２１は、電気導電性を有する材料からなり、貫通配線２２と電気的に接続されている。主面配線２１は、上面２１１、下面２１２、側面２１３を有する。主面配線２１の上面２１１は、基板１０の基板主面１０１と同じ方向を向く。主面配線２１の下面２１２は、基板１０の基板裏面１０２と同じ方向を向き、基板１０の基板主面１０１と対向している。主面配線２１の側面２１３は、基板１０の基板側面１０３と同じ方向を向く。また、主面配線２１の側面２１３は、主面配線２１の上面２１１、下面２１２と交差する。
　柱状配線２７は、主面配線２１の上面２１１から厚さ方向Ｚに延びている。より詳細には、柱状配線２７は、主面配線２１の上面２１１から、厚さ方向Ｚにおいて貫通配線２２と反対側に延びている。厚さ方向Ｚから視た柱状配線２７の形状は、例えば矩形状である。つまり、本実施形態の柱状配線２７は角柱である。なお、柱状配線２７の形状は、これに限定されず、円柱や多角柱等であってもよい。
　柱状配線２７は、上面２７１、下面２７２、複数の側面２７３を有する。上面２７１及び下面２７２は、厚さ方向Ｚにおいて互いに反対側を向く。各側面２７３は、上面２７１と下面２７２とに挟まれている。本実施形態において、柱状配線２７の上面２７１は、例えば平坦である。なお、上面２７１の形状は任意に変更可能である。柱状配線２７の下面２７２は、主面配線２１の上面２１１と接する面である。この下面２７２は、例えば平坦である。本実施形態において、複数の側面２７３のうちの１つの側面２７３は、封止樹脂６０から露出する。図１において、第１方向Ｘを向く側面２７３ａは、封止樹脂６０の樹脂側面６０３から露出する露出側面である。
　図４、図５に示すように、主面配線２１は、金属層３１、導電層３２を備えている。金属層３１、導電層３２は、この順番で基板１０の基板主面１０１に積層されている。
　金属層３１は、例えば基板１０の基板主面１０１、及び図１に示す貫通配線２２の上面２２１に接するＴｉ層と、Ｔｉ層に接するＣｕ層からなる。金属層３１は、導電層３２を形成するシード層として形成される。金属層３１は、厚さ方向Ｚにおいて互いに反対側を向く上面３１１及び下面３１２を有する。
　導電層３２は、金属層３１の上面３１１に形成されている。導電層３２は、Ｃｕ，Ｃｕ合金からなる。導電層３２は、厚さ方向Ｚにおいて互いに反対側を向く上面３２１及び下面３２２を有する。導電層３２の厚さは、例えば１５μｍ以上２０μｍ以下である。
　図１、図２及び図４に示すように、接合部４０は、主面配線２１の上に形成されている。接合部４０は、配線部２０に導通する。接合部４０は、半導体素子５０を配線部２０に接合するものである。
　接合部４０は、主面配線２１の導電層３２の上面３２１に形成された第１めっき層としてのめっき層４１と、めっき層４１の上面に形成された第１はんだ層４２とを有する。半導体素子５０は、素子主面５０１に形成された素子電極５５と、素子電極５５の下面に形成された第２はんだ層５６とを有する。接合部４０は、厚さ方向Ｚから視て、半導体素子５０の素子電極５５よりも大きく形成されている。第１はんだ層４２と第２はんだ層５６は、半導体素子５０を基板１０に実装する工程におけるリフロー処理によって互いに接合され、一体的なはんだ層４５を構成する。つまり、半導体素子５０は、はんだ層４５により主面配線２１に接続され、基板１０に対して実装される。
　図５は、リフロー処理前の接合部４０と半導体素子５０の素子電極５５及び第２はんだ層５６を示す。
　接合部４０は、めっき層４１と第１はんだ層４２とを含む。めっき層４１と第１はんだ層４２は、この順番で、配線部２０の主面配線２１の上に積層されている。めっき層４１は、導電性の金属材料からなる。例えば、めっき層４１は、Ｎｉ（ニッケル）からなる。第１はんだ層４２は、Ｓｎ（すず）、Ｓｎを含む合金からなる。この合金は、例えばＳｎ－Ａｇ（銀）系合金、Ｓｎ－Ｓｂ（アンチモン）系合金、等である。
　図３、図４、図５に示すように、めっき層４１は、配線部２０を構成する導電層３２の上面３２１に形成されている。めっき層４１は、上面４１１、下面４１２、側面４１３を有する。上面４１１は、導電層３２の上面３２１と同じ方向を向く。下面４１２は、導電層３２の上面３２１と対向する。下面４１２は、導電層３２の上面３２１と接している。側面４１３は、上面４１１及び下面４１２と交差する。側面４１３には、酸化膜が形成されている場合がある。めっき層４１の厚さＴ１は、例えば３μｍ以上５μｍ以下である。
　図５に示すように、第１はんだ層４２は、上面４２１、下面４２２、側面４２３を有する。上面４２１と下面４２２は、厚さ方向Ｚにおいて互いに反対側を向く。側面４２３は、上面４２１及び下面４２２と交差する。第１はんだ層４２の下面４２２は、めっき層４１の上面４１１と接する。厚さ方向Ｚから視て、第１はんだ層４２は、めっき層４１と同じ大きさに形成されている。第１はんだ層４２は、めっき層４１の厚さＴ１以下の厚さにて形成される。第１はんだ層４２の厚さは、例えば１μｍ以上５μｍ以下であることが好ましい。第１はんだ層４２において、基板１０の基板主面１０１と垂直な断面、例えば第１方向Ｘに沿った断面におけるアスペクト比は、例えば４０以上８０以下であることが好ましい。第１はんだ層４２のアスペクト比は、第１はんだ層４２を含む矩形の縦横の比であり、第１はんだ層４２の厚さＴ２に対する第１はんだ層４２の第１方向Ｘにおける長さＬ１の比（Ｌ１／Ｔ２）である。
　図４は、リフロー処理後のはんだ層４５を示す。
　はんだ層４５は、上面４５１、下面４５２、側面４５３を有する。上面４５１と下面４５２は、厚さ方向Ｚにおいて互いに反対側を向く。側面４５３は、上面４５１及び下面４５２と交差する。はんだ層４５の上面４５１は、素子電極５５の下面、つまりバリア層５５３の下面５５３ｄに接している。はんだ層４５の下面４５２は、めっき層４１の上面４１１に接している。はんだ層４５は、基板主面１０１に垂直な断面において、概略台形状に形成されている。より詳しくは、はんだ層４５の側面は、めっき層４１の上面４１１の外周端部から、素子電極５５の外周端部、詳しくはバリア層５５３の下面５５３ｄの外周端部まで延びている。また、はんだ層４５の側面４５３は、基板１０に向かうほど第１方向Ｘの幅と第２方向Ｙの幅とが大きくなるよう傾斜している。
　図１に示すように、封止樹脂６０は、基板１０の基板主面１０１と接し、半導体素子５０を覆うように形成されている。詳述すると、封止樹脂６０は、半導体素子５０の素子主面５０１、素子裏面５０２、及び素子側面５０３を覆う。さらに、第１実施形態において、封止樹脂６０は、主面配線２１、及び接合部４０を覆う。
　封止樹脂６０は、厚さ方向Ｚから視て、基板１０と重なっている。封止樹脂６０は、基板１０の基板主面１０１と同じ方向を向く樹脂上面６０１、基板側面１０３と同じ方向を向く樹脂側面６０３を有する。
　封止樹脂６０は、厚さ方向Ｚにおいて基板１０の側の部分である第１樹脂部分６０Ａと、樹脂上面６０１の側の第２樹脂部分６０Ｂとを有する。第１樹脂部分６０Ａは、樹脂側面６０３の一部を構成する第１樹脂側面６０３ａを有し、第２樹脂部分６０Ｂは、樹脂側面６０３の一部を構成する第２樹脂側面６０３ｂを有する。厚さ方向Ｚから視て第１樹脂部分６０Ａは、基板１０と同じ大きさである。また、厚さ方向Ｚから視て、第２樹脂部分６０Ｂは、第１樹脂部分６０Ａよりも大きく形成されている。第２樹脂側面６０３ｂは、第１樹脂側面６０３ａよりも外側に位置している。このように、封止樹脂６０は、第１樹脂部分６０Ａと第２樹脂部分６０Ｂとの大きさの差によって封止樹脂６０の内側に窪む段差６１を有する。図２に示すように、段差６１は、封止樹脂６０の周方向の全体にわたり設けられている。
　封止樹脂６０は、例えば電気絶縁性を有する樹脂からなる。この樹脂としては、例えばエポキシ樹脂を主剤とした合成樹脂を用いることができる。また、封止樹脂６０は、例えば黒色に着色されている。
　外部接続端子７０は、基板１０と封止樹脂６０とから露出する配線部２０を覆うように形成されている。外部接続端子７０は、貫通配線２２の下面２２２を覆う第１導電膜７１と、貫通配線２２の側面２２３と、主面配線２１の側面２１３と柱状配線２７の側面２７３ａとを覆う第２導電膜７２とを有する。第１導電膜７１と第２導電膜７２とを有する外部接続端子７０は、半導体装置Ａ１の外部接続端子となる。外部接続端子７０は、例えば互いに積層された複数の金属層から構成される。金属層としては、例えば、Ｎｉ層、Ｐｄ（パラジウム）層、及びＡｕ（金）層である。なお、外部接続端子７０の材料は限定されないが、例えばＮｉ層及びＡｕ層が積層されて構成されてもよいし、Ｓｎであってもよい。
　この半導体装置Ａ１では、実装基板に実装した際に、実装基板の接続パッドに外部接続端子７０を接続するはんだが第１導電膜７１と接続パッドとの間に介在し、第２導電膜７２にも付着する。つまり、リフロー処理によって液相状態となったはんだは、第２導電膜７２を這い上がり、第２導電膜７２と接続パッドとの間にはんだフィレットを形成する。なお、このように半導体装置Ａ１では、はんだフィレットがより容易に形成される。このはんだフィレットにより、はんだの接合面積が増加し、接続強度をより高めることができる。また、はんだフィレットにより外部から半導体装置Ａ１のはんだ付けの状態を確認できる。
　図３は、本実施形態の半導体装置Ａ１において、半導体素子５０及び主面配線２１の一部を示す。なお、図３において、半導体素子５０及び素子電極５５は一点鎖線にて示されている。主面配線２１は、半導体素子５０の素子電極５５に接続され、その素子電極５５から半導体素子５０の外側に向けて延びている。
　めっき層４１及び第１はんだ層４２からなる接合部４０は、第１方向Ｘに延びる端辺４０ａ，４０ｃと、第２方向Ｙに延びる端辺４０ｂ，４０ｄを有する。素子電極５５は、厚さ方向Ｚから見て矩形状に形成され、第１方向Ｘに沿った側面５５ａ，５５ｃと、第２方向Ｙに沿った側面５５ｂ，５５ｄを有する。
　素子電極５５の側面５５ａから接合部４０の端辺４０ａまでの距離Ｌ２ａは、例えば４μｍ以上１０μｍ以下である。素子電極５５の側面５５ｂから接合部４０の端辺４０ｂまでの距離Ｌ２ｂは、例えば４μｍ以上１０μｍ以下である。素子電極５５の側面５５ｃから接合部４０の端辺４０ｃまでの距離Ｌ２ｃは、例えば４μｍ以上１０μｍ以下である。素子電極５５の側面５５ｄから接合部４０の端辺４０ｄまでの距離Ｌ２ｄは、例えば４μｍ以上１０μｍ以下である。
　主面配線２１において、半導体素子５０の内側の端辺２１ａと、その端辺２１ａの両側にあって端辺２１ａと交差する側辺２１ｂ，２１ｃに対して、接合部４０の各端辺４０ｂ～４０ｄ、つまりめっき層４１及び第１はんだ層４２の端部は、主面配線２１の内側に位置している。端辺２１ａと接合部４０との距離Ｌ３ａは、例えば０．５μｍ以上１．０μｍ以下である。側辺２１ｂと接合部４０との距離Ｌ３ｂは、例えば０．５μｍ以上１．０μｍ以下である。また、側辺２１ｃと接合部４０との距離Ｌ３ｃは、例えば０．５μｍ以上１．０μｍ以下である。
　（製造工程）
　次に、上記の半導体装置Ａ１の製造工程の一例を説明する。
　先ず、支持基板を用意する。支持基板は、例えばＳｉの単結晶材料からなる。なお、支持基板として、エポキシ樹脂等の合成樹脂材料からなる基板を用いてもよい。支持基板の上面に、貫通配線２２となる端子ピラーを形成する。端子ピラーは、例えばＣｕ，Ｃｕ合金からなる。端子ピラーは、例えば、支持基板の上面に形成されたシード層と、シード層の上面に形成されためっき金属からなる。なお、Ｃｕの柱状材により端子ピラーを形成してもよい。
　次に、支持基板の上面に接し、端子ピラーを覆う基材を形成する。基材は、端子ピラーの上面を覆うように形成される。この基材の材料としては、図１に示す基板１０を構成する材料を用いることができる。本実施形態において、基材の材料としては、エポキシ樹脂等を主剤とした合成樹脂を用いることができる。
　次に、基材及び端子ピラーの一部を研削し、基材の上面において露出する貫通配線２２、及び貫通配線２２の上面２２１を形成する。基材は、図１に示す基板１０となるものである。基材の研削において、基材を基板１０と同じ厚さとする。
　次に、基材の上面、及び貫通配線２２の上面２２１に主面配線２１を形成する。主面配線２１は、金属層３１と導電層３２とを含む。先ず、例えばスパッタリング法により金属層３１を形成する。例えばＴｉ層とＣｕ層を含む金属層３１は、基材の上面及び貫通配線２２の上面２２１にＴｉ層を形成し、そのＴｉ層に接するＣｕ層を形成する。次に、例えば金属層３１を導電経路とした電解めっき法により、金属層３１の表面にめっき金属を析出させて導電層３２を形成する。
　次に、主面配線２１の上に接合部４０を形成する。接合部４０は、めっき層４１と第１はんだ層４２とを含む。先ず、主面配線２１の上に、例えば電解めっき法によりめっき層４１を形成する。次に、めっき層４１の上に、例えば電解めっき法により第１はんだ層４２を形成する。
　また、主面配線２１の上に柱状配線２７を形成する。柱状配線２７は、例えばシード層とめっき層とを含む。シード層は、例えば主成分がＴｉである第１層と主成分がＣｕである第２層からなる。めっき層は、例えば主成分がＣｕである。先ず、主面配線２１の上に、例えばスパッタリング法によりシード層を形成し、次に、例えばシード層を導電経路とした電解めっき法によりめっき層を形成することにより、柱状配線２７を形成する。
　次に、半導体素子５０を搭載する。半導体素子５０の搭載は、フリップチップボンディング（ＦＣＢ:Flip Chip Bonding）により行う。例えば、フリップチップボンダを用いて、半導体素子５０の第２はんだ層５６にフラックスをピン転写塗布し、フリップチップ実装する。これにより、半導体素子５０は、接合部４０に仮付けされる。その後、リフローにより接合部４０の第１はんだ層４２と半導体素子５０の第２はんだ層５６とを液相状態とした後、冷却により第１はんだ層４２及び第２はんだ層５６を固化させることによってはんだ層４５が形成される。このはんだ層４５により半導体素子５０が基板１０に搭載される。
　次に、基材の上面と配線部２０と半導体素子５０を覆う樹脂層を形成する。樹脂層は、図１に示す封止樹脂６０となる部材である。樹脂層は、例えばエポキシ樹脂を主材とした合成樹脂である。例えば、トランスファ成型により、樹脂層を形成する。
　次に、例えば研削により支持基板を除去する。なお、予め支持基板と基材との間に剥離膜を形成し、剥離法によって支持基板を除去する方法を用いることもできる。
　次に、基材の側から樹脂層の途中までダイシングブレード等によって溝部を形成し、溝部にて貫通配線２２の側面２２３と主面配線２１の側面２１３と柱状配線２７の側面２７３ａとを露出する。
　次に、基材と樹脂層とから露出する貫通配線２２と主面配線２１と柱状配線２７の表面に外部接続端子７０を形成する。外部接続端子７０は、例えば、めっき金属からなる。例えば、無電解めっきにより、めっき金属、例えばＮｉとＰｄとＡｕとをこの順番で析出させることで、外部接続端子７０を形成する。なお、外部接続端子７０の構造、形成方法は限定されない。
　次に、樹脂層にダイシングテープを貼付し、基材及び樹脂層を切断し、半導体素子５０を１つの単位とした個片に分割する。分割にあたっては、例えばダイシングブレードにより基材の側からダイシングテープまで切り込み、基材と樹脂層とを切断する。当該個片は、基板１０と封止樹脂６０とを含む半導体装置Ａ１である。
　（作用）
　次に、上記の半導体装置Ａ１の作用を説明する。
　半導体装置Ａ１は、主面配線２１の上面２１１に接合部４０を有する。接合部４０は、めっき層４１と、めっき層４１の上の第１はんだ層４２とを有する。接合部４０は、厚さ方向Ｚから見て、半導体素子５０の素子電極５５よりも大きく形成されている。第１はんだ層４２は、リフロー処理によって半導体素子５０の第２はんだ層５６と接合され、はんだ層４５を形成する。このリフロー処理において、溶融した第２はんだ層５６は、第１はんだ層４２と融合するため、めっき層４１よりも外側に流れ出し難い。このため、半導体素子５０を実装する際のリフロー処理におけるはんだの流れ出しを抑制できる。
　接合部４０は、主面配線２１の上面のめっき層４１と、めっき層４１の上の第１はんだ層４２とを有する。主面配線２１はＣｕ，Ｃｕ合金からなり、第１はんだ層４２は、ＳｎＡｇからなる。めっき層４１はバリアメタルであるため、主面配線２１のＣｕと第１はんだ層４２及び第２はんだ層５６のＳｎとの合金化を防ぐ。これにより、ＳｎＡｇとＣｕとの間のボイド（カーケンダルボイド）の発生を抑制できる。
　接合部４０は、めっき層４１と、めっき層４１の上の第１はんだ層４２とを有する。第１はんだ層４２は、半導体素子５０の第２はんだ層５６と接合され、はんだ層４５を形成する。めっき層４１の上面４１１は、主面配線２１とめっき層４１の形成において凹凸が生じる場合がある。そして、めっき層４１に対して第２はんだ層５６を直接接合する場合、主面配線２１の上面２１１及びめっき層４１の上面４１１のラフネスによって、はんだ層内にボイド（空孔）が発生する虞がある。これに対し、めっき層４１の上に形成された第１はんだ層４２は、半導体素子５０を実装する前のリフロー処理で溶融されることで、ラフネスのある表面を平滑化される。この平滑化によって、第１はんだ層４２と第２はんだ層５６とを接合させたときのボイドの発生を抑制できる。第１はんだ層４２は、この第１はんだ層４２が形成されるめっき層４１の上面４１１と平行な方向における大きさに対して厚さＴ２が小さい。すなわち、第１はんだ層４２のアスペクト比が小さいため、半導体素子５０を実装する前のリフロー処理でのはんだ流れを抑制できる。
　以上記述したように、本実施の形態によれば、以下の効果を奏する。
　（１－１）半導体装置Ａ１は、主面配線２１の上面２１１に接合部４０を有する。接合部４０は、めっき層４１と、めっき層４１の上の第１はんだ層４２とを有する。接合部４０は、厚さ方向Ｚから見て、半導体素子５０の素子電極５５よりも大きく形成されている。第１はんだ層４２は、リフロー処理によって半導体素子５０の第２はんだ層５６と接合され、はんだ層４５を形成する。このリフロー処理において、溶融した第２はんだ層５６は、第１はんだ層４２と融合するため、めっき層４１よりも外側に流れ出し難い。このため、半導体素子５０を実装する際のリフロー処理におけるはんだの流れ出しを抑制できる。
　（１－２）第１はんだ層４２は、この第１はんだ層４２が形成されるめっき層４１の上面４１１と平行な方向における大きさに対して厚さＴ２が小さい。すなわち、第１はんだ層４２のアスペクト比が小さいため、半導体素子５０を実装する前のリフロー処理でのはんだ流れを抑制できる。
　（１－４）接合部４０は、主面配線２１の上面のめっき層４１と、めっき層４１の上の第１はんだ層４２とを有する。主面配線２１はＣｕ，Ｃｕ合金からなり、第１はんだ層４２は、ＳｎＡｇからなる。めっき層４１バリアメタルであるためは、主面配線２１のＣｕと第１はんだ層４２及び第２はんだ層５６のＳｎとの合金化を防ぐ。これにより、ＳｎＡｇとＣｕとの間のボイド（カーケンダルボイド）の発生を抑制できる。
　（１－５）接合部４０は、めっき層４１と、めっき層４１の上の第１はんだ層４２とを有する。第１はんだ層４２は、半導体素子５０の第２はんだ層５６と接合され、はんだ層４５を形成する。めっき層４１の上面４１１は、主面配線２１とめっき層４１の形成において凹凸が生じる場合がある。そして、めっき層４１に対して第２はんだ層５６を直接接合する場合、主面配線２１の上面２１１及びめっき層４１の上面４１１のラフネスによって、はんだ層内にボイド（空孔）が発生する虞がある。これに対し、めっき層４１の上に形成された第１はんだ層４２は、半導体素子５０を実装する前のリフロー処理で溶融されることで、ラフネスのある表面を平滑化される。この平滑化によって、第１はんだ層４２と第２はんだ層５６とを接合させたときのボイドの発生を抑制できる。
　（１－６）半導体装置Ａ１では、実装基板に実装した際に、実装基板の接続パッドに外部接続端子７０を接続するはんだが第１導電膜７１と接続パッドとの間に介在し、第２導電膜７２にも付着する。つまり、リフロー処理によって液相状態となったはんだは、第２導電膜７２を這い上がり、第２導電膜７２と接続パッドとの間にはんだフィレットを形成する。このはんだフィレットにより、はんだの接合面積が増加し、接続強度をより高めることができる。また、はんだフィレットにより外部から半導体装置Ａ１のはんだ付けの状態を確認できる。
　（第２実施形態）
　以下、図６から図８に基づき、第２実施形態の半導体装置Ａ２を説明する。なお、この第２実施形態において、第１実施形態と同じ部材については同じ符号を用いて説明する。
　図６及び図７に示すように、半導体装置Ａ２は、基板１０、配線部２０、接合部４０、半導体素子５０、封止樹脂６０、外部接続端子７０を備えている。配線部２０は、主面配線２１と貫通配線２２とを含む。
　図６は、第２実施形態の半導体装置Ａ２の断面図である。図７は、半導体装置Ａ２の概略平面図である。なお、理解の便宜上、図７において、封止樹脂６０を除き、半導体素子５０を二点鎖線にて示している。図８は、半導体装置Ａ２の一部拡大平面図であり、配線部２０の一部を示している。
　これらの図に示す半導体装置Ａ２は、様々な電子機器の回路基板に表面実装される装置である。ここで、説明の便宜上、基板１０の厚さ方向を厚さ方向Ｚと呼ぶ。また、厚さ方向Ｚに対して直交する半導体装置Ａ２の１つの辺に沿った方向（平面図の左右方向）を第１方向Ｘと呼ぶ。また、基板１０の厚さ方向Ｚおよび第１方向Ｘの双方に対して直交する方向（平面図の上下方向）を第２方向Ｙと呼ぶ。
　半導体装置Ａ２は、図７に示すように、厚さ方向Ｚ視において、矩形状である。
　図７に示すように、半導体素子５０は、厚さ方向Ｚから見て矩形状である。半導体素子５０は、第１方向Ｘに対して第２方向Ｙに長い矩形状である。
　半導体素子５０は、例えばＬＳＩ（Large Scale Integration）などの集積回路（ＩＣ）である。また、半導体素子５０は、ＬＤＯ（Low Drop Out）などの電圧制御用素子や、オペアンプなどの増幅用素子、ダイオードや各種のセンサなどのディスクリート半導体素子であってもよい。例えばＬＳＩの場合、素子主面５０１は、半導体素子５０の機能のための構成部材が形成される面である。なお、半導体素子５０は、複数の構成部材が形成されたものに限らず、チップコンデンサやチップインダクタ等のように、単一の構成部材が形成された素子、半導体以外の基材に構成部材が形成された素子とすることができる。本実施形態において、半導体素子５０は、ＬＳＩである。
　図７に示すように、半導体装置Ａ２は、複数の外部接続端子７０を有する。外部接続端子７０は、半導体素子５０の周縁よりも外側に位置する。半導体装置Ａ２は、Ｆａｎ－Ｏｕｔ型と呼ばれるパッケージ形式の半導体装置である。
　図６、図７に示すように、半導体素子５０は、厚さ方向Ｚにおいて互い反対側を向く素子主面５０１及び素子裏面５０２、厚さ方向Ｚに延びる素子側面５０３を有する。素子側面５０３は、素子主面５０１及び素子裏面５０２と交差している。素子主面５０１は、基板１０の基板主面１０１と対向している。素子裏面５０２は、基板１０の基板主面１０１と同じ方向を向く。
　素子主面５０１は、半導体素子５０の機能のための構成部材が形成される面である。半導体素子５０は、素子主面５０１の側に、実装のための素子電極５５を有する。素子電極５５は、接合部４０の第１はんだ層４２と、半導体素子５０の第２はんだ層５６とにより基板１０に搭載されている。つまり、半導体素子５０は、素子主面５０１を基板１０に向けて実装される。従って、素子主面５０１は、半導体素子５０を実装するための素子実装面と言える。
　図６に示すように、基板１０は、半導体素子５０を搭載し、半導体装置Ａ２の基礎となる支持部材である。厚さ方向Ｚから視た基板１０の形状は、図７に示すように、第１方向Ｘの辺の長さと第２方向Ｙの辺との長さがほぼ等しい矩形状である。なお、基板１０の形状、各辺の長さは適宜変更されてもよい。
　基板１０は、基板主面１０１、基板裏面１０２、複数の基板側面１０３を有する。基板主面１０１と基板裏面１０２は、厚さ方向Ｚにおいて互いに反対側を向く。基板主面１０１は平坦である。基板裏面１０２は平坦である。各基板側面１０３は、基板主面１０１と基板裏面１０２との間に挟まれている。基板側面１０３は、第１方向Ｘと第２方向Ｙのいずれか一方を向く。各基板側面１０３は平坦である。各基板側面１０３は、基板主面１０１及び基板裏面１０２に対して交差、本実施形態では直交している。
　基板１０は、例えば電気絶縁性を有する材料からなる。この材料としては、例えば、エポキシ樹脂等を主剤とした合成樹脂、セラミックス、ガラス、等を用いることができる。基板１０は、厚さ方向Ｚにおいて、基板主面１０１から基板裏面１０２まで基板１０を貫通する複数の貫通孔１０５を有する。本実施形態において、基板１０は、４つの貫通孔１０５を有する。各貫通孔１０５は、基板１０の４つの角の近辺にそれぞれ設けられている。貫通孔１０５は、厚さ方向Ｚから視て、例えば矩形状である。なお、貫通孔１０５の形状は、円形状であってもよいし、多角形状であってもよい。
　配線部２０は、複数の主面配線２１と複数の貫通配線２２とを含む。
　各貫通配線２２は、各貫通孔１０５に配設されている。各貫通配線２２は、上面２２１、下面２２２、複数の側面２２３を有する。上面２２１及び下面２２２は、厚さ方向Ｚにおいて互いに反対側を向く。各側面２２３は、上面２２１と下面２２２とに挟まれている。本実施形態において、貫通配線２２の上面２２１は、基板１０の基板主面１０１と面一である。また、本実施形態において、貫通配線２２の下面２２２は、基板１０の基板裏面１０２と面一である。この下面２２２は、基板１０の基板裏面１０２から露出する露出面である。なお、貫通配線２２の上面２２１及び下面２２２の少なくとも一方が基板１０の基板主面１０１及び基板裏面１０２と面一ではないようにしてもよい。また、貫通配線２２の側面２２３は、貫通孔１０５の内壁面１０６と接している。貫通配線２２は、電気導電性を有する材料からなる。貫通配線２２の材料としては、例えばＣｕ、Ｃｕ合金、等を用いることができる。
　外部接続端子７０は、基板１０の基板裏面１０２に形成されている。外部接続端子７０は、貫通配線２２の下面２２２を覆うように形成されている。また、外部接続端子７０は、貫通配線２２から基板裏面１０２に沿って延び、貫通孔１０５の周囲の基板裏面１０２を覆うように形成されている。外部接続端子７０は、例えば互いに積層された複数の金属層から構成される。金属層としては、例えば、Ｎｉ層、Ｐｄ（パラジウム）層、及びＡｕ（金）層である。なお、外部接続端子７０の材料は限定されないが、例えばＮｉ層及びＡｕ層が積層されて構成されてもよいし、Ｓｎであってもよい。
　主面配線２１は、基板１０の基板主面１０１に形成されている。主面配線２１は、電気導電性を有する材料からなり、貫通配線２２と電気的に接続されている。主面配線２１は、上面２１１、下面２１２、側面２１３を有する。主面配線２１の上面２１１は、基板１０の基板主面１０１と同じ方向を向く。主面配線２１の下面２１２は、基板１０の基板裏面１０２と同じ方向を向き、基板１０の基板主面１０１と対向している。主面配線２１の側面２１３は、基板１０の基板側面１０３と同じ方向を向く。また、主面配線２１の側面２１３は、主面配線２１の上面２１１、下面２１２と交差する。
　図７に示すように、主面配線２１は、それぞれが半導体素子５０の素子電極５５に接続される個別の第１配線部２３と、複数の素子電極５５に接続されるプレーン状の第２配線部２４とを有する。
　第１配線部２３及び第２配線部２４は、厚さ方向Ｚから視て、半導体素子５０の素子電極５５と重なる部分から、対応する貫通配線２２と重なる部分まで延びるように形成されている。つまり、第１配線部２３及び第２配線部２４は、半導体素子５０から、半導体素子５０の外側に向けて延びている。
　図６、図７に示すように、接合部４０は、主面配線２１の上に形成されている。接合部４０は、配線部２０に導通する。接合部４０は、半導体素子５０を配線部２０に接合するものである。
　接合部４０は、主面配線２１の導電層３２の上面３２１に形成された第１めっき層としてのめっき層４１と、めっき層４１の上面に形成された第１はんだ層４２とを有する。半導体素子５０は、素子主面５０１に形成された素子電極５５と、素子電極５５の下面に形成された第２はんだ層５６とを有する。接合部４０は、厚さ方向Ｚから視て、半導体素子５０の素子電極５５よりも大きく形成されている。第１はんだ層４２と第２はんだ層５６は、半導体素子５０を基板１０に実装する工程におけるリフロー処理によって互いに接合され、一体的なはんだ層４５を構成する。つまり、半導体素子５０は、はんだ層４５により主面配線２１に接続され、基板１０に対して実装される。
　図８に示すように、めっき層４１は、配線部２０を構成する導電層３２の上面３２１に形成されている。めっき層４１は、上面４１１、下面４１２、側面４１３を有する。上面４１１は、導電層３２の上面３２１と同じ方向を向く。下面４１２は、導電層３２の上面３２１と対向する。下面４１２は、導電層３２の上面３２１と接している。側面４１３は、上面４１１及び下面４１２と交差する。側面４１３には、酸化膜が形成されている場合がある。めっき層４１の厚さＴ１は、例えば３μｍ以上５μｍ以下である。
　図６に示すように、封止樹脂６０は、基板１０の基板主面１０１と接し、半導体素子５０を覆うように形成されている。詳述すると、封止樹脂６０は、半導体素子５０の素子主面５０１、素子裏面５０２、及び素子側面５０３を覆う。さらに、本実施形態において、封止樹脂６０は、主面配線２１、及び接合部４０を覆う。
　封止樹脂６０は、厚さ方向Ｚから視て、基板１０と重なっている。封止樹脂６０は、基板１０の基板主面１０１と同じ方向を向く樹脂上面６０１、基板側面１０３と同じ方向を向く樹脂側面６０３を有する。
　封止樹脂６０は、例えば電気絶縁性を有する樹脂からなる。この樹脂としては、例えばエポキシ樹脂を主剤とした合成樹脂を用いることができる。また、封止樹脂６０は、例えば黒色に着色されている。
　図８は、本実施形態の半導体装置Ａ２において、半導体素子５０及び主面配線２１の一部を示す。なお、図８において、半導体素子５０及び素子電極５５は一点鎖線にて示されている。主面配線２１は、半導体素子５０の素子電極５５に接続され、その素子電極５５から半導体素子５０の外側に向けて延びている。
　めっき層４１及び第１はんだ層４２からなる接合部４０は、第１方向Ｘに延びる端辺４０ａ，４０ｃと、第２方向Ｙに延びる端辺４０ｂ，４０ｄを有する。素子電極５５は、厚さ方向Ｚから見て矩形状に形成され、第１方向Ｘに沿った側面５５ａ，５５ｃと、第２方向Ｙに沿った側面５５ｂ，５５ｄを有する。
　素子電極５５の側面５５ａから接合部４０の端辺４０ａまでの距離Ｌ２ａは、例えば４μｍ以上１０μｍ以下である。素子電極５５の側面５５ｂから接合部４０の端辺４０ｂまでの距離Ｌ２ｂは、例えば４μｍ以上１０μｍ以下である。素子電極５５の側面５５ｃから接合部４０の端辺４０ｃまでの距離Ｌ２ｃは、例えば４μｍ以上１０μｍ以下である。素子電極５５の側面５５ｄから接合部４０の端辺４０ｄまでの距離Ｌ２ｄは、例えば４μｍ以上１０μｍ以下である。
　第１配線部２３において、半導体素子５０の内側の端辺２３ａと、その端辺２３ａの両側にあって端辺２３ａと交差する側辺２３ｂ，２３ｃに対して、接合部４０の各端辺４０ｂ～４０ｄ、つまりめっき層４１及び第１はんだ層４２の端部は、主面配線２１の内側に位置している。端辺２３ａと接合部４０との距離Ｌ３ａは、例えば０．５μｍ以上１．０μｍ以下である。側辺２３ｂと接合部４０との距離Ｌ３ｂは、例えば０．５μｍ以上１．０μｍ以下である。また、側辺２３ｃと接合部４０との距離Ｌ３ｃは、例えば０．５μｍ以上１．０μｍ以下である。
　第２配線部２４には、各素子電極５５に対してそれぞれ接合部４０が設けられている。つまり、１つの第２配線部２４の上面に形成される複数の接合部４０は、互いに離れて形成されている。複数の接合部４０が設けられた第２配線部２４において、各接合部４０と、各接合部４０に接続される素子電極５５との位置関係は、上記の第１配線部２３における位置関係と同様である。また、第２配線部２４の端辺２４ａ及び側辺２４ｂ，２４ｃと接合部４０との位置関係は、上記の第１配線部２３における位置関係と同じである。なお、本実施形態では、第２配線部２４の端辺２４ａに沿って複数の接合部４０が設けられているが、接合部４０が設けられる位置は搭載される半導体素子に応じて適宜変更できる。
　（製造工程）
　次に、上記の半導体装置Ａ２の製造工程の一例を説明する。
　先ず、支持基板を用意する。支持基板は、例えばＳｉの単結晶材料からなる。なお、支持基板として、エポキシ樹脂等の合成樹脂材料からなる基板を用いてもよい。支持基板の上面に、貫通配線２２となる端子ピラーを形成する。端子ピラーは、例えばＣｕ，Ｃｕ合金からなる。端子ピラーは、例えば、支持基板の上面に形成されたシード層と、シード層の上面に形成されためっき金属からなる。なお、Ｃｕの柱状材により端子ピラーを形成してもよい。
　次に、支持基板の上面に接し、端子ピラーを覆う基材を形成する。基材は、端子ピラーの上面を覆うように形成される。この基材の材料としては、図６に示す基板１０を構成する材料を用いることができる。本実施形態において、基材の材料としては、エポキシ樹脂等を主剤とした合成樹脂を用いることができる。
　次に、基材及び端子ピラーの一部を研削し、基材の上面において露出する貫通配線２２、及び貫通配線２２の上面２２１を形成する。基材は、図６に示す基板１０となるものである。基材の研削において、基材を基板１０と同じ厚さとする。
　次に、基材の上面、及び貫通配線２２の上面２２１に主面配線２１を形成する。主面配線２１は、金属層３１と導電層３２とを含む。先ず、例えばスパッタリング法により金属層３１を形成する。例えばＴｉ層とＣｕ層を含む金属層３１は、基材の上面及び貫通配線２２の上面２２１にＴｉ層を形成し、そのＴｉ層に接するＣｕ層を形成する。次に、例えば金属層３１を導電経路とした電解めっき法により、金属層３１の表面にめっき金属を析出させて導電層３２を形成する。
　次に、主面配線２１の上に接合部４０を形成する。接合部４０は、めっき層４１と第１はんだ層４２とを含む。先ず、主面配線２１の上に、例えば電解めっき法によりめっき層４１を形成する。次に、めっき層４１の上に、例えば電解めっき法により第１はんだ層４２を形成する。
　次に、半導体素子５０を搭載する。半導体素子５０の搭載は、フリップチップボンディング（ＦＣＢ:Flip Chip Bonding）により行う。例えば、フリップチップボンダを用いて、半導体素子５０の第２はんだ層５６にフラックスをピン転写塗布し、フリップチップ実装する。これにより、半導体素子５０は、接合部４０に仮付けされる。その後、リフローにより接合部４０の第１はんだ層４２と半導体素子５０の第２はんだ層５６とを液相状態とした後、冷却により第１はんだ層４２及び第２はんだ層５６を固化させることによってはんだ層４５が形成される。このはんだ層４５により半導体素子５０が基板１０に搭載される。
　次に、基材の上面と配線部２０と半導体素子５０を覆う樹脂層を形成する。樹脂層は、図６に示す封止樹脂６０となる部材である。樹脂層は、例えばエポキシ樹脂を主材とした合成樹脂である。例えば、トランスファ成型により、樹脂層を形成する。
　次に、例えば研削により支持基板を除去する。なお、予め支持基板と基材との間に剥離膜を形成し、剥離法によって支持基板を除去する方法を用いることもできる。
　次に、基材から露出する貫通配線２２の面（図６に示す下面２２２）に外部接続端子７０を形成する。外部接続端子７０は、例えば、めっき金属からなる。例えば、無電解めっきにより、めっき金属、例えばＮｉとＰｄとＡｕとをこの順番で析出させることで、外部接続端子７０を形成する。なお、外部接続端子７０の構造、形成方法は限定されない。
　次に、樹脂層にダイシングテープを貼付し、基材及び樹脂層を切断し、半導体素子５０を１つの単位とした個片に分割する。分割にあたっては、例えばダイシングブレードにより基材の側からダイシングテープまで切り込み、基材と樹脂層とを切断する。当該個片は、基板１０と封止樹脂６０とを含む半導体装置Ａ２である。
　（作用）
　次に、上記の半導体装置Ａ２の作用を説明する。
　半導体装置Ａ２は、主面配線２１の上面２１１に接合部４０を有する。接合部４０は、めっき層４１と、めっき層４１の上の第１はんだ層４２とを有する。接合部４０は、厚さ方向Ｚから見て、半導体素子５０の素子電極５５よりも大きく形成されている。第１はんだ層４２は、リフロー処理によって半導体素子５０の第２はんだ層５６と接合され、はんだ層４５を形成する。このリフロー処理において、溶融した第２はんだ層５６は、第１はんだ層４２と融合するため、めっき層４１よりも外側に流れ出し難い。このため、半導体素子５０を実装する際のリフロー処理におけるはんだの流れ出しを抑制できる。
　図８に示すように、１つの主面配線２１（第２配線部２４）の上面２１１に形成される複数の接合部４０は、互いに離れて形成されている。各接合部４０はそれぞれ、半導体素子５０の素子電極５５に接続される。そして、各接合部４０はそれぞれ、はんだの流れ出しを抑制する。このため、１つの主面配線２１（第２配線部２４）に接続される複数の素子電極５５において、各素子電極５５と接合部４０との間にはんだ層４５が形成されるため、はんだの量が各素子電極５５に対して確保される。これにより、各素子電極５５と１つの主面配線２１（第２配線部２４）との間の電気的な接続を確実にできる。
　例えば、複数の素子電極５５に対して１つの接合部４０を設けた場合、所定の素子電極５５の付近にはんだが集中してしまい、他の素子電極５５においてはんだが不足する虞がある。このようにはんだが不足した場合、素子電極５５が主面配線２１に対して未接続となる虞がある。これに対し、本実施形態では、１つの主面配線２１に対して各素子電極５５をそれぞれ接続することができる。
　接合部４０は、主面配線２１の上面のめっき層４１と、めっき層４１の上の第１はんだ層４２とを有する。主面配線２１はＣｕ，Ｃｕ合金からなり、第１はんだ層４２は、ＳｎＡｇからなる。めっき層４１バリアメタルであるため、主面配線２１のＣｕと第１はんだ層４２及び第２はんだ層５６のＳｎとの合金化を防ぐ。これにより、ＳｎＡｇとＣｕとの間のボイド（カーケンダルボイド）の発生を抑制できる。
　接合部４０は、めっき層４１と、めっき層４１の上の第１はんだ層４２とを有する。第１はんだ層４２は、半導体素子５０の第２はんだ層５６と接合され、はんだ層４５を形成する。めっき層４１の上面４１１は、主面配線２１とめっき層４１の形成において凹凸が生じる場合がある。そして、めっき層４１に対して第２はんだ層５６を直接接合する場合、主面配線２１の上面２１１及びめっき層４１の上面４１１のラフネスによって、はんだ層内にボイド（空孔）が発生する虞がある。これに対し、めっき層４１の上に形成された第１はんだ層４２は、半導体素子５０を実装する前のリフロー処理で溶融されることで、ラフネスのある表面を平滑化される。この平滑化によって、第１はんだ層４２と第２はんだ層５６とを接合させたときのボイドの発生を抑制できる。第１はんだ層４２は、この第１はんだ層４２が形成されるめっき層４１の上面４１１と平行な方向における大きさに対して厚さＴ２が小さい。すなわち、第１はんだ層４２のアスペクト比が小さいため、半導体素子５０を実装する前のリフロー処理でのはんだ流れを抑制できる。
　以上記述したように、第２実施形態によれば、以下の効果を奏する。
　（２－１）上記第１実施形態の（１－１）～（１－５）と同様の効果を得ることができる。
　（２－２）１つの主面配線２１となる第２配線部２４の上面２１１に形成される複数の接合部４０は、互いに離れて形成されている。各接合部４０はそれぞれ、半導体素子５０の素子電極５５に接続される。そして、各接合部４０はそれぞれ、はんだの流れ出しを抑制する。このため、１つの主面配線２１となる第２配線部２４に接続される複数の素子電極５５において、各素子電極５５と接合部４０との間にはんだ層４５が形成されるため、はんだの量が各素子電極５５に対して確保される。これにより、各素子電極５５と１つの主面配線２１となる第２配線部２４との間の電気的な接続を確実にできる。
　(変更例)
　上記各実施形態は、以下のように変更して実施することができる。
　・接合部４０の大きさを適宜変更してもよい。
　図９は、変更例の接合部４０を示す。例えば、第１配線部２３において、半導体素子５０の内側における素子電極５５と接合部４０の端辺４０ｃとの距離Ｌ２ｃに対して、半導体素子５０の外側における素子電極５５と接合部４０の端辺４０ａとの距離Ｌ２ａを大きくすることが好ましい。第２配線部２４の場合、半導体素子５０の素子側面５０４側において、半導体素子５０の内側における素子電極５５から接合部４０の端部までの距離Ｌ２ｃに対して、素子電極５５から接合部４０の端部までの距離Ｌ２ｄを大きくすることが好ましい。このようにすることで、半導体素子５０の内側に対するはんだの流れ出しをより抑制できる。
　・半導体装置の構成を適宜変更してもよい。
　図１０に示す半導体装置Ａ１１は、基板１０、配線部２０、接合部４０、半導体素子５０、封止樹脂６０、外部接続端子７０を有する。配線部２０は、基板１０の基板主面１０１に形成された主面配線２１と、基板１０を貫通する貫通配線２２とを含む。
　貫通配線２２は、基板１０の基板側面１０３まで延びている。つまり、貫通配線２２の側面２２３は、基板１０の基板側面１０３と面一である。また、外部接続端子７０は、基板１０の基板側面１０３まで延びている。従って、貫通配線２２の下面２２２は基板１０の基板裏面１０２において露出し、貫通配線２２の側面２２３は基板１０の基板側面１０３において露出している。外部接続端子７０は、貫通配線２２の下面２２２を覆うように形成されている。このような半導体装置Ａ１１においても、上記実施形態と同様の効果を得ることができる。
　図１１に示す半導体装置Ａ１２は、基板１０、配線部２０、接合部４０、半導体素子５０、封止樹脂６０、外部接続端子７０を有する。配線部２０は、基板１０の基板主面１０１に形成された主面配線２１と、基板１０を貫通する貫通配線２２とを含む。
　貫通配線２２は、基板１０の基板側面１０３まで延びている。つまり、貫通配線２２の側面２２３は、基板１０の基板側面１０３と面一である。従って、貫通配線２２の下面２２２は基板１０の基板裏面１０２において露出し、貫通配線２２の側面２２３は基板１０の基板側面１０３において露出している。
　この半導体装置Ａ１２の外部接続端子７０は、基板１０から露出する貫通配線２２を覆うように形成されている。外部接続端子７０は、貫通配線２２の下面２２２を覆う第１導電膜７１と、貫通配線２２の側面２２３を覆う第２導電膜７２とを有する。第１導電膜７１と第２導電膜７２とを有する外部接続端子７０は、上記実施形態の外部接続端子７０と同様に、半導体装置Ａ１２の外部接続端子となる。外部接続端子７０は、例えば互いに積層された複数の金属層から構成される。金属層としては、例えば、Ｎｉ層、Ｐｄ層、及びＡｕ層である。なお、外部接続端子７０の材料は限定されないが、例えばＮｉ層及びＡｕ層が積層されて構成されてもよいし、Ｓｎであってもよい。
　この半導体装置Ａ１２では、実装基板に実装した際に、実装基板の接続パッドに外部接続端子７０を接続するはんだが第１導電膜７１と接続パッドとの間に介在し、第２導電膜７２にも付着する。つまり、リフロー処理によって液相状態となったはんだは、第２導電膜７２を這い上がり、第２導電膜７２と接続パッドとの間にはんだフィレットを形成する。なお、図１０に示す半導体装置Ａ１１においてもはんだフィレットが形成されるが、この変更例の半導体装置Ａ１２では、はんだフィレットがより容易に形成される。このはんだフィレットにより、はんだの接合面積が増加し、接続強度をより高めることができる。また、はんだフィレットにより外部から半導体装置Ａ１２のはんだ付けの状態を確認できる。
　図１２に示す半導体装置Ａ１３は、基板１１、配線部２０、接合部４０、半導体素子５０、封止樹脂６０、外部接続端子７０を有する。
　基板１１は、薄い板状であり、貫通孔は形成されていない。基板１１は、基板主面１１１、基板裏面１１２、複数の基板側面１１３を有する。基板主面１１１及び基板裏面１１２は、厚さ方向Ｚにおいて、互いに反対側を向く。基板主面１１１及び基板裏面１１２は、平坦である。この基板１１の材料としては、例えば、エポキシ樹脂等を主剤とした合成樹脂、セラミックス、ガラス、Ｓｉ等の半導体材料、等を用いることができる。なお、Ｓｉ等の半導体材料からなる基板１１の場合、基板主面１１１を覆う絶縁層が設けられる。絶縁層は、例えばＳｉＯ２等の酸化膜、ポリイミド等の樹脂膜が用いられる。
　配線部２０は、主面配線２１と貫通配線２２とを有する。
　主面配線２１は、基板１１の基板主面１１１に形成されている。主面配線２１の上面２１１は、基板１１の基板主面１１１と同じ方向を向く。主面配線２１の下面２１２は、基板１１の基板裏面１１２と同じ方向を向き、基板１１の基板主面１１１と対向している。主面配線２１の側面２１３は、基板１１の基板側面１１３と同じ方向を向く。
　封止樹脂６０は、基板１１の基板主面１１１に接し、半導体素子５０を覆うように形成されている。封止樹脂６０は、封止樹脂６０を厚さ方向Ｚにて貫通する複数の貫通孔６０５を有する。貫通孔６０５は、封止樹脂６０の樹脂上面６０１から主面配線２１の上面２１１まで延びている。貫通孔６０５の形状は、厚さ方向Ｚから視て、例えば矩形状である。なお、貫通孔６０５の形状は、円形状であってもよいし、多角形状であってもよい。
　貫通配線２２は、各貫通孔６０５に配設されている。貫通配線２２は、上面２２１、下面２２２、複数の側面２２３を有する。貫通配線２２の上面２２１は、封止樹脂６０の樹脂上面６０１と面一である。貫通配線２２の上面２２１は、封止樹脂６０から露出している。貫通配線２２の下面２２２は、主面配線２１の上面２１１に接している。貫通配線２２の側面２２３は、封止樹脂６０の貫通孔６０５の内壁面６０６と接している。
　外部接続端子７０は、封止樹脂６０の樹脂上面６０１に形成されている。外部接続端子７０は、露出する貫通配線２２の上面２２１を覆うように形成されている。外部接続端子７０は、半導体装置Ａ１３の外部接続端子となる。
　この半導体装置Ａ１３は、外部接続端子７０を実装基板に向けて、つまり半導体素子５０の素子主面５０１を実装基板と反対方向に向けて、半導体装置Ａ１３が実装基板に実装される。この半導体装置Ａ１３においても、上記実施形態と同様の効果を得ることができる。また、この半導体装置Ａ１３では、基板１１の厚さを実施形態の半導体装置Ａ２の基板１０よりも薄くできるため、半導体装置Ａ１３の薄型化を図ることができる。
　図１３に示す半導体装置Ａ１４は、基板１２、配線部２０、外部接続端子７０、半導体素子５０、封止樹脂６０を備えている。配線部２０は、主面配線２１と貫通配線としての柱状体２５とを含む。
　図１３は、変更例の半導体装置Ａ１４の概略断面図である。
　基板１２は、厚さ方向Ｚから視て、矩形状である。基板１２は、基材１３と絶縁層１４を備えている。
　基材１３は、主面１３１、裏面１３２、複数の側面１３３を有する。主面１３１と裏面１３２は、厚さ方向Ｚにおいて、互いに反対側を向く。主面１３１及び裏面１３２は平坦である。基材１３は、例えば電気絶縁性を有する材料からなる。この材料としては、例えば、Ｓｉ等の単結晶の真性半導体材料、エポキシ樹脂等を主剤とした合成樹脂、を用いることができる。基材１３の主面１３１としては、例えば結晶方位が（１００）である（１００）面を採用することができる。
　基材１３は、複数の貫通孔１３５を備えている。各貫通孔１３５は、基材１３の主面１３１から裏面１３２まで、厚さ方向Ｚに貫通する。各貫通孔１３５は、厚さ方向Ｚから視て、例えば矩形状である。なお、貫通孔１３５の形状は、円形状であってもよいし、多角形状であってもよい。各貫通孔１３５の内壁面１３６は、裏面１３２と交差している。この半導体装置Ａ１４では、内壁面１３６は裏面１３２に対して直交している。なお、内壁面１３６が裏面１３２に対して所定の角度で傾斜していてもよい。内壁面１３６の傾斜角度は、例えば半導体材料からなる基材１３の構成、例えば結晶方位によって決まる角度である。
　絶縁層１４は、基材１３の上に形成されている。絶縁層１４は、基材１３の主面１３１及び貫通孔１３５の内壁面１３６を覆うように形成されている。絶縁層１４は、基材１３の主面１３１を覆う第１絶縁層１４１と、貫通孔１３５の内壁面１３６を覆う第２絶縁層１４２とを有する。絶縁層１４は、電気絶縁性を有する被膜である。この変更例の絶縁層１４はＳｉＯ２からなる。この絶縁層１４は、例えば基材１３を熱酸化することにより形成される。絶縁層１４の厚さは、例えば０．７μｍ以上、２．０μｍ以下である。なお、絶縁層１４の材質や厚さ、形成方法は限定されない。例えば絶縁層１４は、ＳｉＯ２と樹脂層とを含むものとしてもよい。また、絶縁層１４を樹脂層からなるものとしてもよい。
　このように、基板１２は、基材１３と絶縁層１４とを有する。基材１３は、単結晶の真性半導体材料からなり、主面１３１から裏面１３２まで基材１３を貫通する貫通孔１３５を有する。絶縁層１４は、基材１３の主面１３１と、基材１３の貫通孔１３５の内壁面１３６を覆うように形成されている。従って、絶縁層１４（第１絶縁層１４１）の上面は、基板１２の基板主面１２１となり、基材１３の裏面１３２は基板１２の基板裏面１２２となる。そして、基板１２は、絶縁層１４（第２絶縁層１４２）にて覆われた貫通孔１２５を有する。
　なお、基材１３の裏面１３２に絶縁層が形成されていても良い。絶縁層は、電気絶縁性を有する被膜である。裏面１３２に形成される絶縁層としては、絶縁層１４と同じものを用いることができる。
　半導体装置Ａ１４の配線部２０は、複数の主面配線２６と複数の柱状体２５とを含む。
　主面配線２６は、基板１２の基板主面１２１の側に形成された配線部２０の一部である。主面配線２６は、上面２６１、下面２６２、側面２６３を有する。この変更例の主面配線２６は、金属層と導電層とを含む。
　主面配線２６の上には接合部４０が形成されている。接合部４０は、めっき層４１と第１はんだ層４２とを含む。半導体素子５０の第２はんだ層５６は、第１はんだ層４２に接続されている。
　複数の柱状体２５は、基板１２を貫通するように形成されている。各柱状体２５は、貫通孔１２５の内部において、絶縁層１４に囲まれた部分に充填されるようにして形成されている。
　各柱状体２５は、基板１２の基板主面１２１及び基板裏面１２２からそれぞれ露出している。各柱状体２５は、上面２５１、裏面２５２、及び複数の側面２５３を有する。上面２５１と裏面２５２は、厚さ方向Ｚにおいて、互いに反対側を向く。上面２５１は、柱状体２５の内部、つまり柱状体２５の裏面２５２に向かって凹むように湾曲した湾曲面である。裏面２５２は、基板裏面１２２から露出する面である。柱状体２５の裏面２５２は、基板裏面１２２と面一である。側面２５３は、絶縁層１４の第２絶縁層１４２と接している。
　なお、各柱状体２５の形状は限定されず、例えば円柱形状等であってもよい。変更例の半導体装置Ａ１４では、主面配線２６と柱状体２５とは、同じ材料により一体として形成されている。なお、主面配線２６と柱状体２５とは、互いに異なる材料で別々に形成されていてもよい。
　封止樹脂６０は、基板１２の基板主面１２１の側に配置され、半導体素子５０を覆うように形成されている。封止樹脂６０は、基板１２の基板主面１２１に接し、半導体素子５０、配線部２０（主面配線２５及び柱状体２５の上面１５２）を覆うように形成されている。封止樹脂６０は、厚さ方向Ｚから視て基板１２と重なっている。封止樹脂６０は、厚さ方向Ｚから視て矩形状である。
　封止樹脂６０は、電気絶縁性を有する。封止樹脂６０は、例えば黒色等に着色された樹脂材料からなる。樹脂材料としては、例えばエポキシ樹脂、等の合成樹脂である。なお、封止樹脂６０の材質、形状は限定されない。
　外部接続端子７０は、基板１２の基板裏面１２２に形成されている。外部接続端子７０は、柱状体２５の上面２５１を覆うように形成されている。外部接続端子７０は、半導体装置Ａ１４の外部接続端子となる。外部接続端子７０は、例えば互いに積層された複数の金属層から構成される。金属層としては、例えば、Ｎｉ層、Ｐｄ層、及びＡｕ層である。なお、外部接続端子７０の材料は限定されないが、例えばＮｉ層及びＡｕ層が積層されて構成されてもよいし、Ｓｎであってもよい。
　この半導体装置Ａ１４では、単結晶の半導体材料からなる基材１３を用い、半導体素子５０を実装する際のリフロー処理におけるはんだの流れ出しを抑制できる。
　〔第３実施形態〕
　図１４～図２０に基づき、本発明の第３実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、封止樹脂７１０、配線７２１、複数の連絡配線７２２、半導体素子７３０、および複数の端子７４１を備える。半導体装置Ａ１０は、配線基板に表面実装される樹脂パッケージ形式によるものである。ここで、図１４は、理解の便宜上、封止樹脂７１０の第２層７１２（詳細は後述）を透過している。さらに、図１４において、Ｖ－Ｖ線を一点鎖線で示している。図１５は、理解の便宜上、図１４に対して半導体素子７３０をさらに透過している。図１５において透過した半導体素子７３０を想像線（二点鎖線）で示している。
　半導体装置Ａ１０の説明においては、その便宜上、半導体装置Ａ１０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１４に示すように、半導体装置Ａ１０は、厚さ方向ｚに沿って視て矩形状である。
　封止樹脂７１０は、図１７～図１９に示すように、第１層７１１および第２層７１２を含む。第１層７１１および第２層７１２は、ともに合成樹脂を含む材料からなる。当該合成樹脂の一例として、エポキシ樹脂が挙げられる。第１層７１１の線膨張係数と第２層７１２の線膨張係数との差をできるだけ小さくするため、第１層７１１および第２層７１２に含まれる合成樹脂は、互いに同一であることが好ましい。第１層７１１は、第１主面７１１Ａ、第１裏面７１１Ｂおよび側面７１１Ｃを有する。第１主面７１１Ａおよび第１裏面７１１Ｂは、厚さ方向ｚにおいて互いに反対側を向く。これらのうち、第１裏面７１１Ｂは、半導体装置Ａ１０を配線基板に実装した際、当該配線基板に対向する。側面７１１Ｃは、厚さ方向ｚに対して直交する方向を向き、かつ第１主面７１１Ａおよび第１裏面７１１Ｂにつながっている。半導体装置Ａ１０においては、側面７１１Ｃは、第１方向ｘを向き、かつ互いに離れて位置する一対の領域と、第２方向ｙを向き、かつ互いに離れて位置する一対の領域とを含む。第２層７１２は、第１主面７１１Ａに対して厚さ方向ｚに積層されている。第２層７１２は、第２主面７１２Ａおよび第２裏面７１２Ｂを有する。第２主面７１２Ａおよび第２裏面７１２Ｂは、厚さ方向ｚにおいて互いに反対側を向く。これらのうち、第２裏面７１２Ｂは、第１主面７１１Ａに接している。厚さ方向ｚに沿って視て、第２層７１２の周縁は、第１層７１１の周縁と一致している。さらに、第１主面７１１Ａと第１裏面７１１Ｂとの間隔は、第２主面７１２Ａと第２裏面７１２Ｂとの間隔よりも小である。すなわり、第１層７１１の厚さは、第２層７１２の厚さよりも小である。
　図２０に示すように、第１層７１１には、フィラー７８８が混入されている。フィラー７８８は、微粉末である。フィラー７８８は、無機化合物を含む。当該無機化合物は、ガラス、またはセラミックスなどである。当該セラミックスの一例として、アルミナ（Ａｌ２Ｏ３）が挙げられる。
　配線７２１は、図１４、図１５、図１８および図１９に示すように、第１層７１１の第１主面７１１Ａに接して配置されている。配線７２１は、半導体素子７３０と、半導体装置Ａ１０が実装される配線基板との導電経路の一部を構成している。配線７２１は、複数の領域を含む。厚さ方向ｚに沿って視て、当該複数の領域の各々は、帯状である。なお、半導体装置Ａ１０においては、半導体装置Ａ１０は、８つの領域を含む。配線７２１の一部は、第２層７１２に覆われている。厚さ方向ｚに沿って視て、配線７２１は、封止樹脂７１０（第１層７１１および第２層７１２）の周縁よりも内方に位置する。このため、配線７２１は、封止樹脂７１０から半導体装置Ａ１０の外部に対して露出していない。
　図２０に示すように、配線７２１の複数の領域の各々は、下地層７８９および本体層７９０を有する。下地層７８９は、第１層７１１の第１主面７１１Ａと、および複数の連絡配線７２２のいずれかとに接している。下地層７８９は、これらに接するバリア層と、当該バリア層に対して厚さ方向ｚに積層されたシード層とから構成される。バリア層の組成は、チタン（Ｔｉ）を含む。シード層の組成は、銅（Ｃｕ）を含む。本体層７９０は、下地層７８９に対して厚さ方向ｚに積層されている。本体層７９０の厚さは、下地層７８９の厚さよりも大である。このため、配線７２１の複数の領域の各々においては、本体層７９０が主たる導電経路となる。本体層７９０の組成は、下地層７８９のシード層の組成と同一である。このため、本体層７９０の組成は、銅を含む。
　複数の連絡配線７２２の各々は、図１４、図１５および図１８に示すように、配線７２１の複数の領域のいずれかにつながっている。複数の連絡配線７２２の各々は、配線７２１から第１層７１１の第１裏面７１１Ｂに到達し、かつ第１層７１１にその一部が覆われている。複数の連絡配線７２２は、配線７２１とともに、半導体素子７３０と、半導体装置Ａ１０が実装される配線基板との導電経路の一部を構成している。複数の連絡配線７２２の各々の組成は、銅を含む。
　図１６、図１８および図１９に示すように、複数の連絡配線７２２の各々は、底面７２２Ａおよび端面７２２Ｂを有する。底面７２２Ａは、第１層７１１の第１裏面７１１Ｂで露出している。端面７２２Ｂは、底面７２２Ａにつながり、かつ厚さ方向ｚに対して直交する方向を向く。半導体装置Ａ１０においては、端面７２２Ｂは、第２方向ｙを向く。図１７に示すように、端面７２２Ｂは、第１層７１１の側面７１１Ｃのいずれかの領域で露出している。半導体装置Ａ１０においては、端面７２２Ｂは、側面７１１Ｃのうち、第２方向ｙにおいて互いに離れて位置する一対の領域のいずれかで露出している。複数の連絡配線７２２の各々において、厚さ方向ｚにおいて底面７２２Ａとは反対側を向く面は、第１層７１１の第１主面７１１Ａと面一であり、かつ第２層７１２の第２裏面７１２Ｂに接している。
　半導体素子７３０は、図１８および図１９に示すように、複数の接合層７３９を介して配線７２１に接合されている。複数の接合層７３９は、導電性を有する。複数の接合層７３９の各々は、配線７２１に対して厚さ方向ｚに積層されたニッケル（Ｎｉ）層と、当該ニッケル層に積層され、かつ錫（Ｓｎ）を組成に含む合金層とにより構成される。半導体素子７３０は、フリップ実装型の素子である。半導体装置Ａ１０においては、半導体素子７３０は、ＬＳＩである。半導体素子７３０は、第２層７１２に覆われている。
　図１８～図２０に示すように、半導体素子７３０は、下面７３０Ａ、および複数のパッド７３１を有する。下面７３０Ａは、第１層７１１の第１主面７１１Ａ、および配線７２１に対向している。複数のパッド７３１は、下面７３０Ａに設けられている。半導体装置Ａ１０においては、複数のパッド７３１の各々は、半導体素子７３０の内部に構成された回路（図示略）に導通している。複数のパッド７３１の各々は、複数の接合層７３９のいずれかを介して配線７２１に接合されている。これにより、半導体素子７３０は、配線７２１に導通している。
　複数の端子７４１は、図１６および図１８に示すように、複数の連絡配線７２２の底面７２２Ａを個別に覆っている。複数の端子７４１は、半導体装置Ａ１０の外部に対して露出している。複数の端子７４１の各々が、ハンダを介して配線基板に接合されることによって、半導体装置Ａ１０が当該配線基板に実装される。半導体装置Ａ１０においては、複数の端子７４１の各々は、底面７２２Ａに対して厚さ方向ｚに積層された複数の金属層を含む。当該複数の金属層は、底面７２２Ａから近い順に、ニッケル層、金（Ａｕ）層の順に積層されたものである。このため、当該複数の金属層の組成は、ニッケルおよび金を含む。当該複数の金属層の他の構成例として、底面７２２Ａから近い順に、ニッケル層、パラジウム（Ｐｄ）層、金層の順に積層されたものでもよい。
　＜第３実施形態の変形例＞
　図２１および図２２に基づき、本発明の第３実施形態の変形例にかかる半導体装置Ａ１１について説明する。ここで、図２１は、理解の便宜上、封止樹脂７１０の第２層７１２を透過している。さらに、図２１において、ＩＸ－ＩＸ線を一点鎖線で示している。
　半導体装置Ａ１１においては、複数の端子７４１の構成が、先述した半導体装置Ａ１０の当該構成と異なる。図２２に示すように、複数の端子７４１の各々は、ハンダボールを含む。複数の端子７４１の各々は、複数の連絡配線７２２のいずれかの底面７２２Ａから厚さ方向ｚに突出している。図２１および図２２に示すように、複数の端子７４１の各々は、略球体状をなしている。
　次に、図２３～図３６に基づき、半導体装置Ａ１０の製造方法の一例について説明する。図２３～図３６の断面位置は、図１８の断面位置と同一である。
　最初に、図２３に示すように基材７８０の厚さ方向ｚの一方側の表面に絶縁膜７８１を形成する。基材７８０は、半導体ウエハ（シリコンウエハ）である。絶縁膜７８１は、酸化膜（ＳｉＯ２）、または窒化膜（Ｓｉ３Ｎ４）である。絶縁膜７８１について、酸化膜の場合は、熱酸化により形成される。一方、窒化膜の場合は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）により形成される。
　次いで、図２４に示すように、絶縁膜７８１の上面を覆う剥離層７８２を形成する。剥離層７８２は、絶縁膜７８１に接し、かつチタンからなる金属薄膜と、当該金属薄膜に対して厚さ方向ｚに積層され、かつ銅からなる金属薄膜とからなる。剥離層７８２は、スパッタリング法によりこれらの金属薄膜をそれぞれ成膜することによって形成される。
　次いで、図２５に示すように、剥離層７８２の上面から厚さ方向ｚに突出する複数の柱状体７８３を形成する。複数の柱状体７８３は、銅からなる。複数の柱状体７８３は、剥離層７８２の上面にリソグラフィパターニングを施した後、剥離層７８２を導電経路とした電解めっきにより形成される。複数の柱状体７８３の各々の高さは、１００μｍ以上となるようにする。
　次いで、図２６に示すように、剥離層７８２に接し、かつ複数の柱状体７８３を覆う第１樹脂層７８４を形成する。第１樹脂層７８４は、黒色のエポキシ樹脂と、当該エポキシ樹脂に混入され、かつ無機化合物からなるフィラーとを含む材料からなる。第１樹脂層７８４は、コンプレッション成型により形成される、本工程においては、第１樹脂層７８４の厚さは、１５０μｍ以上、かつ複数の柱状体７８３の各々の高さよりも大となるようにする。
　次いで、図２７に示すように、第１樹脂層７８４と、複数の柱状体７８３とのそれぞれ一部を研削により除去する。除去対象は、厚さ方向ｚにおいて基材７８０が位置する側とは反対側の部分である。本工程を経ることにより、複数の柱状体７８３の各々の高さは、第１樹脂層７８４の厚さと等しくなる。さらに、複数の柱状体７８３の各々の上面が、第１樹脂層７８４の上面で露出する。
　次いで、図２８～図３１に示すように、第１樹脂層７８４の上面、および複数の柱状体７８３の各々の上面に接する配線７２１と、配線７２１の上面に複数の接合層７３９とを形成する。
　まず、図２８に示すように、第１樹脂層７８４の上面と、複数の柱状体７８３の各々の上面とを覆う下地層７８９を形成する。下地層７８９は、これらの上面を覆うバリア層をスパッタリング法により成膜させた後、当該バリア層の上面にシード層をスパッタリング法により成膜させることにより形成される。当該バリア層は、厚さが１００ｎｍ～３００ｎｍのチタンからなる。当該シード層は、厚さが２００ｎｍ～６００ｎｍの銅からなる。
　次いで、図２９に示すように、下地層７８９の上面に複数の本体層７９０を形成する。複数の本体層７９０は、下地層７８９の上面にリソグラフィパターニングを施した後、下地層７８９を導電経路とした電解めっきにより形成される。
　次いで、図３０に示すように、複数の本体層７９０の上面に複数の接合層７３９を形成する。複数の接合層７３９は、下地層７８９の上面、および複数の本体層７９０の上面にリソグラフィパターニングを施した後、下地層７８９、および複数の本体層７９０を導電経路とした電解めっきにより形成される。
　次いで、図３１に示すように、下地層７８９の一部を除去する。下地層７８９の除去対象は、複数の本体層７９０が積層されていない部分である。下地層７８９は、硫酸（Ｈ２ＳＯ４）および過酸化水素（Ｈ２Ｏ２）の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、配線７２１が形成される。
　次いで、図３２に示すように、半導体素子７３０を、複数の接合層７３９を介して配線７２１に接合する。まず、コレットを用いて、半導体素子７３０の複数のパッド７３１を、複数の接合層７３９に対して個別に仮付けする。次いで、複数の接合層７３９をリフローにより溶融させる。最後に、溶融した複数の接合層７３９を冷却により固化させる。これにより、配線７２１に対する半導体素子７３０の接合が完了する。
　次いで、図３３に示すように、第１樹脂層７８４に接する第２樹脂層７８５を形成する。第２樹脂層７８５は、黒色のエポキシ樹脂を含む材料からなる。第２樹脂層７８５は、コンプレッション成型により形成される。本工程を経ることにより、配線７２１の一部と、半導体素子７３０とが第２樹脂層７８５に覆われた状態となる。
　次いで、図３４に示すように、基材７８０、絶縁膜７８１および剥離層７８２を除去する。基材７８０および絶縁膜７８１は、研削により除去される。剥離層７８２は、硫酸および過酸化水素の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、複数の柱状体７８３の各々の一部が、第１樹脂層７８４から露出する。
　次いで、図３５に示すように、第１樹脂層７８４から露出する複数の柱状体７８３の各々の一部を個別に覆う複数の金属層７８６を形成する。複数の金属層７８６の各々は、複数の柱状体７８３のいずれかに接するニッケル層を無電解めっきにより析出させた後、当該ニッケル層の上に金層を無電解めっきにより析出させることによって形成される。
　最後に、厚さ方向ｚを向く第２樹脂層７８５の表面にテープ７８７を貼り付けた後、複数の柱状体７８３、第１樹脂層７８４、第２樹脂層７８５、および複数の金属層７８６を、第１方向ｘおよび第２方向ｙの双方向に沿った格子状に切断することにより、複数の個片に分割する。切断には、ダイシングブレードなどが用いられる。本工程を経ることにより、当該個片となった第１樹脂層７８４および第２樹脂層７８５が、半導体装置Ａ１０の封止樹脂７１０の第１層７１１、および半導体装置Ａ１０の封止樹脂７１０の第２層７１２となる。あわせて、当該個片となった複数の柱状体７８３と、これらを個別に覆う複数の金属層７８６とが、半導体装置Ａ１０の複数の連絡配線７２２、および半導体装置Ａ１０の複数の端子７４１となる。以上の工程を経ることにより、半導体装置Ａ１０が製造される。
　次に、半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、封止樹脂７１０、配線７２１および半導体素子７３０を備える。封止樹脂７１０は、第１主面７１１Ａおよび第１裏面７１１Ｂを有する第１層７１１と、第２主面７１２Ａおよび第２裏面７１２Ｂを有する第２層７１２とを含む。第２裏面７１２Ｂは、第１主面７１１Ａに接している。配線７２１は、第１主面７１１Ａに接している。配線７２１の一部は、第２層７１２に覆われている。半導体素子７３０は、配線７２１に接合され、かつ第２層７１２に覆われている。これにより、半導体素子７３０が搭載された第１層７１１の線膨張係数と、半導体素子７３０を覆う第２層７１２との線膨張係数との差は、第１層７１１を半導体ウエハとした場合よりも小さくなる。さらに、第２層７１２の厚さは、半導体素子７３０を覆うという条件の下で、極力小さくすることができる。したがって、半導体装置Ａ１０によれば、小型化を図りつつ、半導体装置Ａ１０の反りを低減することが可能となる。
　第１層７１１の第１主面７１１Ａと第１裏面７１１Ｂとの間隔は、第２層７１２の第２主面７１２Ａと第２裏面７１２Ｂとの間隔よりも小である。すなわち、第１層７１１の厚さは、第２層７１２の厚さよりも小である。これにより、半導体装置Ａ１０の小型化を図ることができる。
　第１層７１１には、無機化合物を含むフィラー７８８が混入されている。フィラー７８８は、第１層７１１の補強材の役割を担う。これにより、第１層７１１の厚さをできるだけ小とした場合であっても、第１層７１１の機械的強度を確保することができる。
　半導体装置Ａ１０は、配線７２１につながる複数の連絡配線７２２をさらに備える。複数の連絡配線７２２の各々は、配線７２１から第１層７１１の第１裏面７１１Ｂに到達し、かつ第１層７１１にその一部が覆われている。複数の連絡配線７２２の各々は、第１裏面７１１Ｂで露出する底面７２２Ａを有する。これにより、半導体装置Ａ１０においては、厚さ方向ｚに沿って視て、配線７２１につながる導電部材が封止樹脂７１０から突出しないため、半導体装置Ａ１０の小型化に適した構成とすることができる。また、第１層７１１が半導体ウエハである場合、複数の連絡配線７２２を配置するために必要な複数の孔を半導体ウエハに形成する必要がある。当該複数の孔は、深掘りＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）などにより形成することができる。しかし、当該複数の孔の形成には時間とコストを要する。そこで、半導体装置Ａ１０の第１層７１１によれば、当該複数の孔を形成する必要がないため、半導体装置Ａ１０の製造にかかる時間とコストを縮減することができる。
　半導体装置Ａ１０は、複数の連絡配線７２２の底面７２２Ａを個別に覆う複数の端子７４１をさらに備える。これにより、半導体装置Ａ１０を配線基板に実装する際、ハンダは複数の端子７４１に付着することとなる。したがって、複数の端子７４１により、複数の連絡配線７２２に作用するハンダに起因した熱衝撃を低減することができる。
　複数の端子７４１の各々は、厚さ方向ｚに積層された複数の金属層を含む。当該複数の金属層の組成は、ニッケルおよび金を含む。これにより、複数の連絡配線７２２に作用するハンダに起因した熱衝撃を、より効果的に低減することができる。さらに、ハンダの濡れ性が良好となるため、配線基板に対する半導体装置Ａ１０の実装強度を向上させることができる。
　厚さ方向ｚに沿って視て、配線７２１は、封止樹脂７１０の周縁よりも内方に位置する。これにより、配線７２１の全体が封止樹脂７１０に覆われた構成となる。したがって、配線７２１に起因した半導体装置Ａ１０の絶縁耐圧の低下を抑制することができる。
　〔第４実施形態〕
　図３７～図３９に基づき、本発明の第４実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３７は、理解の便宜上、封止樹脂７１０の第２層７１２を透過している。さらに、図３７において、ＸＸＶＩ－ＸＸＶＩ線を一点鎖線で示している。
　半導体装置Ａ２０においては、複数の端子７４１の構成が、先述した半導体装置Ａ１０の当該構成と異なる。
　図３９に示すように、半導体装置Ａ２０においては、複数の端子７４１の各々は、底部７９１および側部７９２を有する。底部７９１は、複数の連絡配線７２２のいずれかの底面７２２Ａを覆っている。底部７９１は、底面７２２Ａに対して厚さ方向ｚに積層された複数の金属層を含む。当該複数の金属層の構成は、半導体装置Ａ１０の複数の端子７４１の各々に含まれる複数の金属層の構成と同一である。側部７９２は、複数の端子７４１のいずれかの底部７９１につながっている。側部７９２は、当該底部７９１から厚さ方向ｚに延びている。側部７９２は、複数の連絡配線７２２のいずれかの端面７２２Ｂを覆っている。これにより、図３８に示すように、半導体装置Ａ２０においては、複数の連絡配線７２２は、半導体装置Ａ１０の外部に対して露出しない構成をとる。側部７９２は、厚さ方向ｚに対して直交する方向（半導体装置Ａ２０では第２方向ｙ）に積層された複数の金属層を含む。当該金属層の構成は、底部７９１に含まれる複数の金属層の構成と同一である。
　次に、半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、封止樹脂７１０、配線７２１および半導体素子７３０を備える。封止樹脂７１０は、第１主面７１１Ａおよび第１裏面７１１Ｂを有する第１層７１１と、第２主面７１２Ａおよび第２裏面７１２Ｂを有する第２層７１２とを含む。第２裏面７１２Ｂは、第１主面７１１Ａに接している。配線７２１は、第１主面７１１Ａに接している。配線７２１の一部は、第２層７１２に覆われている。半導体素子７３０は、配線７２１に接合され、かつ第２層７１２に覆われている。したがって、半導体装置Ａ２０によっても、小型化を図りつつ、半導体装置Ａ２０の反りを低減することが可能となる。
　半導体装置Ａ２０においては、複数の端子７４１の各々は、底部７９１と、底部７９１につながる側部７９２を有する。底部７９１は、複数の連絡配線７２２のいずれかの底面７２２Ａを覆っている。側部７９２は、複数の連絡配線７２２のいずれかの端面７２２Ｂを覆っている。これにより、半導体装置Ａ１０を配線基板に実装する際、複数の端子７４１の各々において、ハンダが底部７９１のみならず側部７９２にも付着する。したがって、複数の端子７４１の各々において、ハンダの付着面積がより大となるため、当該配線基板に対する半導体装置Ａ２０の実装強度を向上させることができる。さらに、側部７９２に付着したハンダは、容易に視認することができるため、当該配線基板に対する半導体装置Ａ２０の実装状態を外観目視により確認することができる。
　〔第５実施形態〕
　図４０～図４４に基づき、本発明の第５実施形態にかかる半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図４０は、理解の便宜上、封止樹脂７１０の第２層７１２を透過している。さらに、図４０において、ＸＸＩＸ－ＸＸＩＸ線を一点鎖線で示している。
　半導体装置Ａ３０においては、放熱体７５０を備えることが、先述した半導体装置Ａ１０の構成と異なる。
　図４０～図４３に示すように、半導体装置Ａ３０においては、放熱体７５０を備える。厚さ方向ｚに沿ってみて、放熱体７５０の少なくとも一部が半導体素子７３０に重なっている。放熱体７５０は、基部７５１、被覆部７５２およびバンプ部７５３を有する。基部７５１は、封止樹脂７１０の第１層７１１に埋め込まれた部分であり、かつ封止樹脂７１０の第２層７１２に接している。基部７５１の厚さは、第１層７１１の第１主面７１１Ａと、第１層７１１の第１裏面７１１Ｂとの間隔、すなわち第１層７１１の厚さに等しい。基部７５１の組成は、銅を含む。被覆部７５２は、基部７５１に対して厚さ方向ｚに積層された複数の金属層を含み、かつ第１裏面７１１Ｂで露出している。したがって、被覆部７５２は、半導体装置Ａ３０の外部に対して露出している。当該複数の金属層の構成は、半導体装置Ａ１０の複数の端子７４１の各々に含まれる複数の金属層の構成と同一である。
　図４２および図４３に示すように、バンプ部７５３は、厚さ方向ｚにおいて基部７５１に対して被覆部７５２とは反対側に位置する。バンプ部７５３は、厚さ方向ｚにおいて基部７５１から半導体素子７３０の下面７３０Ａに向けて突出している。図４４に示すように、バンプ部７５３は、下地層７９３および本体層７９４を有する。下地層７９３は、基部７５１に接している。下地層７９３は、基部７５１に接するバリア層と、当該バリア層に対して厚さ方向ｚに積層されたシード層とから構成される。バリア層の組成は、チタンを含む。シード層の組成は、銅を含む。下地層７９３の厚さは、配線７２１の下地層７８９の厚さと等しい。本体層７９４は、下地層７９３に対して厚さ方向ｚに積層されている。本体層７９０の組成は、下地層７８９のシード層の組成と同一である。このため、本体層７９０の組成は、銅を含む。本体層７９４の厚さは、下地層７９３の厚さよりも大であり、かつ配線７２１の本体層７９０の厚さと等しい。したがって、バンプ部７５３の厚さは、配線７２１の厚さと等しい。
　図４２および図４３に示すように、半導体素子７３０の複数のパッド７３１のいずれかが、接合層７３９を介してバンプ部７５３に接合されている。バンプ部７５３に接合された当該パッド７３１は、半導体素子７３０の内部に構成された回路に導通していない、いわゆるダミーパッドである。あるいは、バンプ部７５３に接合された当該パッド７３１は、半導体素子７３０の接地にかかるものである。
　次に、半導体装置Ａ３０の作用効果について説明する。
　半導体装置Ａ３０は、封止樹脂７１０、配線７２１および半導体素子７３０を備える。封止樹脂７１０は、第１主面７１１Ａおよび第１裏面７１１Ｂを有する第１層７１１と、第２主面７１２Ａおよび第２裏面７１２Ｂを有する第２層７１２とを含む。第２裏面７１２Ｂは、第１主面７１１Ａに接している。配線７２１は、第１主面７１１Ａに接している。配線７２１の一部は、第２層７１２に覆われている。半導体素子７３０は、配線７２１に接合され、かつ第２層７１２に覆われている。したがって、半導体装置Ａ３０によっても、小型化を図りつつ、半導体装置Ａ３０の反りを低減することが可能となる。
　半導体装置Ａ３０は、放熱体７５０をさらに備える。放熱体７５０は、基部７５１を有する。基部７５１は、第１層７１１に埋め込まれ、かつ第２層７１２の第２裏面７１２Ｂに接している。厚さ方向ｚに沿って視て、放熱体７５０の少なくとも一部が半導体素子７３０に重なっている。これにより、半導体装置Ａ３０の使用時において、半導体素子７３０から発生する熱を半導体装置Ａ３０の外部に効率よく放熱することができる。基部７５１の厚さは、第１層７１１の第１主面７１１Ａと第１裏面７１１Ｂとの間隔に等しい。これにより、半導体装置Ａ３０の製造において、基部７５１の形成手法を複数の連絡配線７２２の形成手法（図２５～図２７参照）と同一とすることができる。
　放熱体７５０は、被覆部７５２を有する。被覆部７５２は、基部７５１に積層され、かつ第１層７１１の第１裏面７１１Ｂで露出している。被覆部７５２は、複数の端子７４１の各々を構成する複数の金属層を含む。これにより、半導体装置Ａ３０を配線基板に実装する際、放熱体７５０をハンダにより当該配線基板に接合させることができるため、半導体素子７３０から放熱体７５０に伝導した熱を、より効果的に当該配線基板に伝えることができる。さらに、半導体装置Ａ３０の製造において、被覆部７５２の形成手法を複数の端子７４１の形成手法（図３５参照）と同一とすることができる。
　放熱体７５０は、バンプ部７５３を有する。バンプ部７５３は、厚さ方向ｚにおいて基部７５１から半導体素子７３０の下面７３０Ａに向けて突出している。半導体素子７３０の複数のパッド７３１のいずれかが、バンプ部７５３に接合されている。これにより、半導体素子７３０から発生した熱を、より効果的に放熱体７５０に伝えることができる。あわせて、複数のパッド７３１に対して個別に位置する複数の接合層７３９の各々の高さを、全て等しくすることができる。さらに、半導体装置Ａ３０の製造において、バンプ部７５３の形成手法を配線７２１の形成手法（図２８、図２９および図３１参照）と同一とすることができる。
　〔第６実施形態〕
　図４５～図４８に基づき、本発明の第６実施形態にかかる半導体装置Ａ４０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図４６は、理解の便宜上、封止樹脂７１０の第２層７１２を透過している。図４５において、ＸＸＸＩＶ－ＸＸＸＩＶ線を一点鎖線で示している。
　半導体装置Ａ４０においては、複数の連絡配線７２２、および複数の端子７４１に替えて、複数の第１連絡配線７２３、複数の第２連絡配線７２４、複数の第１端子７４２、および複数の第２端子７４３を備えることが、先述した半導体装置Ａ１０の構成と異なる。
　図４６～図４８に示すように、半導体装置Ａ４０においては、複数の第１連絡配線７２３を備える。複数の第１連絡配線７２３の各々は、配線７２１の複数の領域のいずれかにつながっている。複数の第１連絡配線７２３の各々は、配線７２１から第１層７１１の第１裏面７１１Ｂに到達し、かつ第１層７１１にその一部が覆われている。複数の第１連絡配線７２３は、配線７２１とともに、半導体素子７３０と、半導体装置Ａ４０が実装される配線基板との導電経路の一部を構成している。複数の第１連絡配線７２３の各々の組成は、銅を含む。
　図４７に示すように、複数の第１連絡配線７２３の各々は、底面７２３Ａおよび端面７２３Ｂを有する。底面７２３Ａは、第１層７１１の第１裏面７１１Ｂで露出している。端面７２３Ｂは、底面７２３Ａにつながり、かつ厚さ方向ｚに対して直交する方向を向く。半導体装置Ａ４０においては、端面７２３Ｂは、第２方向ｙを向く。図４６および図４７に示すように、端面７２３Ｂは、第１層７１１の側面７１１Ｃのいずれかの領域で露出している。半導体装置Ａ４０においては、端面７２３Ｂは、側面７１１Ｃのうち、第２方向ｙにおいて互いに離れて位置する一対の領域のいずれかで露出している。複数の第１連絡配線７２３の各々において、厚さ方向ｚにおいて底面７２３Ａとは反対側を向く面は、第１層７１１の第１主面７１１Ａと面一であり、かつ第２層７１２の第２裏面７１２Ｂに接している。
　図４５～図４８に示すように、半導体装置Ａ４０においては、複数の第２連絡配線７２４を備える。複数の第２連絡配線７２４の各々は、配線７２１の複数の領域のいずれかにつながっている。複数の第２連絡配線７２４の各々は、配線７２１から第２層７１２の第２主面７１２Ａに到達し、かつ第２層７１２にその一部が覆われている。複数の第２連絡配線７２４は、配線７２１とともに、半導体素子７３０と、半導体装置Ａ４０が実装される配線基板との導電経路の一部を構成している。複数の第２連絡配線７２４の各々の組成は、銅を含む。
　図４６～図４８に示すように、複数の第２連絡配線７２４の各々は、頂面７２４Ａおよび側面７２４Ｂを有する。頂面７２４Ａは、第２層７１２の第２主面７１２Ａで露出している。側面７２４Ｂは、頂面７２４Ａにつながり、かつ厚さ方向ｚに対して直交する方向を向く。側面７２４Ｂは、第２層７１２に覆われている。
　図４７に示すように、厚さ方向ｚに沿って視て、半導体素子７３０の中心Ｃから複数の第２連絡配線７２４のいずれかに至る最短距離Ｌ２は、半導体素子７３０の中心Ｃから複数の第１連絡配線７２３のいずれかに至る最短距離Ｌ１よりも小である。ここで、半導体素子７３０の中心Ｃは、厚さ方向ｚに沿って視たときの半導体素子７３０の対角線の交点を指す。
　図４７および図４８に示すように、半導体装置Ａ４０においては、複数の第１端子７４２を備える。複数の第１端子７４２は、複数の第１連絡配線７２３の底面７２３Ａを個別に覆っている。複数の第１端子７４２は、半導体装置Ａ４０の外部に対して露出している。複数の第１端子７４２の各々が、ハンダを介して配線基板に接合されることによって、半導体装置Ａ４０が当該配線基板に実装される。複数の第１端子７４２の各々は、底面７２３Ａに対して厚さ方向ｚに積層された複数の金属層を含む。当該複数の金属層の構成は、半導体装置Ａ１０の複数の端子７４１の各々に含まれる複数の金属層の構成と同一である。
　図４５、図４７および図４８に示すように、半導体装置Ａ４０においては、複数の第２端子７４３を備える。複数の第２端子７４３は、複数の第２連絡配線７２４の頂面７２４Ａを個別に覆っている。複数の第２端子７４３は、半導体装置Ａ４０の外部に対して露出している。複数の第２端子７４３の各々が、ハンダを介して配線基板に接合されることによって、半導体装置Ａ４０が当該配線基板に実装される。複数の第２端子７４３の各々は、頂面７２４Ａに対して厚さ方向ｚに積層された複数の金属層を含む。当該複数の金属層の構成は、半導体装置Ａ１０の複数の端子７４１の各々に含まれる複数の金属層の構成と同一である。
　次に、半導体装置Ａ４０の作用効果について説明する。
　半導体装置Ａ４０は、封止樹脂７１０、配線７２１および半導体素子７３０を備える。封止樹脂７１０は、第１主面７１１Ａおよび第１裏面７１１Ｂを有する第１層７１１と、第２主面７１２Ａおよび第２裏面７１２Ｂを有する第２層７１２とを含む。第２裏面７１２Ｂは、第１主面７１１Ａに接している。配線７２１は、第１主面７１１Ａに接している。配線７２１の一部は、第２層７１２に覆われている。半導体素子７３０は、配線７２１に接合され、かつ第２層７１２に覆われている。したがって、半導体装置Ａ４０によっても、小型化を図りつつ、半導体装置Ａ４０の反りを低減することが可能となる。
　半導体装置Ａ４０は、複数の連絡配線７２２に替えて、複数の第１連絡配線７２３、および複数の第２連絡配線７２４を備える。複数の第１連絡配線７２３の各々は、配線７２１から第１層７１１の第１裏面７１１Ｂに到達し、かつ第１層７１１にその一部が覆われている。複数の第１連絡配線７２３の各々は、第１裏面７１１Ｂで露出する底面７２３Ａを有する。複数の第２連絡配線７２４の各々は、配線７２１から第２層７１２の第２主面７１２Ａに到達し、かつ第２層７１２にその一部が覆われている。複数の第２連絡配線７２４の各々は、第２主面７１２Ａで露出する頂面７２４Ａを有する。これにより、半導体装置Ａ４０を配線基板に実装する際、第１裏面７１１Ｂのみならず、第２主面７１２Ａを当該配線基板に対向させた状態で半導体装置Ａ４０を実装することができる。したがって、半導体装置Ａ４０の向きにかかわらず半導体装置Ａ４０と当該配線基板に実装することができるため、実装作業の効率を向上させることができる。
　厚さ方向ｚに沿って視て、半導体素子７３０の中心Ｃから複数の第２連絡配線７２４のいずれかに至る最短距離Ｌ２は、半導体素子７３０の中心Ｃから複数の第１連絡配線７２３のいずれかに至る最短距離Ｌ１よりも小である。これにより、複数の第２連絡配線７２４の各々の側面７２４Ｂが第２層７１２に覆われた構成をとることができる。ここで、第２層７１２の厚さは、第１層７１１の厚さよりも大となる。このため、複数の第２連絡配線７２４の各々の高さは、複数の第１連絡配線７２３の各々の高さより大となることにより、複数の第２連絡配線７２４の各々の体積は、複数の第１連絡配線７２３の各々の体積よりも大となる傾向となる。そこで、本構成をとることにより、複数の第２連絡配線７２４に起因した半導体装置Ａ４０の絶縁耐圧の低下を抑制することができる。
　半導体装置Ａ４０は、複数の端子７４１に替えて、複数の第１端子７４２、および複数の第２端子７４３を備える。複数の第１端子７４２は、複数の第１連絡配線７２３の底面７２３Ａを個別に覆っている。複数の第２端子７４３は、複数の第２連絡配線７２４の頂面７２４Ａを個別に覆っている。これにより、半導体装置Ａ４０を配線基板に実装する際、ハンダは複数の第１端子７４２、または複数の第２端子７４３のいずれかに付着することとなる。したがって、複数の第１端子７４２、および複数の第２端子７４３により、複数の第１連絡配線７２３、または複数の第２連絡配線７２４のいずれかに作用するハンダに起因した熱衝撃を低減することができる。
　本発明は、先述した半導体装置Ａ１０～半導体装置Ａ４０に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
　以下、電子部品および電子部品の製造方法の実施形態について図面を参照して説明する。以下に示す各実施形態は、技術的思想を具体化するための構成や方法を例示するものであり、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の各実施形態は、種々の変更を加えることができる。
　［第７実施形態］
　（電子部品の構成）
　図４９～図５８を参照して、本開示の第７実施形態にかかる電子部品８０１Ａの構成について説明する。なお、図４９および図５１では、便宜上、第２機能素子８６０と封止樹脂８４０とを接合するはんだＳＤを省略して示している。図５３では、便宜上、第２機能素子８６０を二点鎖線で示している。図５５では、便宜上、第２機能素子８６０を断面構造ではなく、側面構造として示している。図５６および図５８では、便宜上、第２機能素子８６０およびはんだＳＤを省略して示している。また、はんだＳＤは、他の部品との識別を容易にするため、側面視においてもドットを付している。
　図４９～図５２に示すように、電子部品８０１Ａは、絶縁部材の一例である基板８１０、内部電極８２０、第１機能素子８３０、封止樹脂８４０、外部電極８５０および第２機能素子８６０を備えている。電子部品８０１Ａは、様々な電子機器の配線基板（図示略）に表面実装される部品である。図４９および図５２に示すように、第１機能素子８３０は封止樹脂８４０の内部に配置されており、図４９～図５１に示すように、第２機能素子８６０は封止樹脂８４０の外部において封止樹脂８４０に配置されている。封止樹脂８４０は基板８１０上に積層されている。第２機能素子８６０は封止樹脂８４０に積層されている。図５２に示すように、本実施形態の電子部品８０１Ａは、内部電極８２０が第１機能素子８３０よりも外側に引き出されることによって外部電極８５０が第１機能素子８３０の外側に位置している。
　以降の説明において、便宜上、基板８１０の厚さ方向を厚さ方向ｚという。また、厚さ方向ｚと直交する方向のうち互いに直交する２方向をそれぞれ第１方向ｘおよび第２方向ｙという。
　図４９および図５２に示すように、基板８１０は、第１機能素子８３０を搭載し、電子部品８０１Ａの基礎となる支持部材である。図５２に示すとおり、本実施形態では、厚さ方向ｚから視た基板８１０の形状は、第１方向ｘに沿う一対の辺および第２方向ｙに沿う一対の辺を有する略正方形である。
　なお、厚さ方向ｚから視た基板８１０の形状は、正方形に限られず、任意に変更可能である。一例では、厚さ方向ｚから視た基板８１０の形状は、第１方向ｘおよび第２方向ｙの一方が長辺となり、第１方向ｘおよび第２方向ｙの他方が短辺となる矩形状である。
　図５２および図５５に示すように、基板８１０は、絶縁主面の一例である基板主面８１０ｓと、絶縁裏面の一例である基板裏面８１０ｒと、絶縁側面の一例である複数（本実施形態では４つ）の基板側面８１１～８１４と、を有している。図５５に示すように、基板主面８１０ｓと基板裏面８１０ｒとは、厚さ方向ｚにおいて互いに反対側を向いている。基板主面８１０ｓおよび基板裏面８１０ｒはそれぞれ、平坦である。図５２に示すように、基板側面８１１～８１４は、厚さ方向ｚにおいて基板主面８１０ｓと基板裏面８１０ｒとの間に設けられており、第１方向ｘまたは第２方向ｙに向いている。基板側面８１１，８１２は、第２方向ｙにおいて互いに反対側を向く面であり、厚さ方向ｚから視て第１方向ｘに沿って延びている。基板側面８１３，８１４は、第１方向ｘにおいて互いに反対側を向く面であり、厚さ方向ｚから視て第２方向ｙに沿って延びている。
　なお、以降の説明において、便宜上、厚さ方向ｚのうち基板裏面８１０ｒから基板主面８１０ｓに向かう方向を「上方」とし、基板主面８１０ｓから基板裏面８１０ｒに向かう方向を「下方」とする。したがって、基板主面８１０ｓは基板８１０の上面ともいえ、基板裏面８１０ｒは基板８１０の下面ともいえる。
　図５２に示すように、基板８１０は、たとえば電気絶縁性を有する材料からなる。この材料としては、たとえば、エポキシ樹脂等を主剤とした合成樹脂、セラミックス、ガラス等を用いることができる。本実施形態では、基板８１０は、エポキシ樹脂を主剤とした合成樹脂が用いられている。基板８１０は、厚さ方向ｚにおいて基板８１０を貫通するように基板側面８１１～８１４のそれぞれから内側に凹む複数の凹部８１５を有している。本実施形態では、複数の凹部８１５は、基板８１０の各辺に対して４つずつ設けられている。厚さ方向ｚから視た各凹部８１５の形状は、矩形凹状である。基板側面８１１の近くに配列された４つの凹部８１５および基板側面８１２の近くに配列された４つの凹部８１５のそれぞれの厚さ方向ｚから視た形状は、第１方向ｘが短辺となり、第２方向ｙが長辺となる矩形凹状である。基板側面８１３の近くに配列された４つの凹部８１５および基板側面８１４の近くに配列された４つの凹部８１５のそれぞれの厚さ方向ｚから視た形状は、第１方向ｘが長辺となり、第２方向ｙが短辺となる矩形凹状である。
　基板側面８１１に設けられた４つの凹部８１５は、第２方向ｙにおいて第１機能素子８３０よりも外側となるように形成されている。基板側面８１２に設けられた４つの凹部８１５は、第２方向ｙにおいて第１機能素子８３０よりも外側となるように形成されている。基板側面８１３に設けられた４つの凹部８１５は、第１方向ｘにおいて第１機能素子８３０よりも外側となるように形成されている。基板側面８１４に設けられた４つの凹部８１５は、第１方向ｘにおいて第１機能素子８３０よりも外側となるように形成されている。このように、各凹部８１５は、厚さ方向ｚから視て第１機能素子８３０と重なっていない。
　基板８１０は、厚さ方向ｚにおいて基板８１０を貫通する貫通孔８１６を有している。貫通孔８１６は、基板８１０の第１方向ｘおよび第２方向ｙの中央部に設けられている。厚さ方向ｚから視て、貫通孔８１６は、第１機能素子８３０と重なっている。厚さ方向ｚから視た貫通孔８１６の形状は、矩形状である。本実施形態では、厚さ方向ｚから視た貫通孔８１６の形状は、第１方向ｘが長辺となり、第２方向ｙが短辺となる矩形状である。
　なお、厚さ方向ｚから視た各凹部８１５の形状は、任意に変更可能である。厚さ方向ｚから視た各凹部８１５の形状は、正方形となる凹状、円弧状等であってもよいし、四角形以外の多角形となる凹状であってもよい。また、厚さ方向ｚから視た貫通孔８１６の形状は、任意に変更可能である。厚さ方向ｚから視た貫通孔８１６の形状は、正方形、円形、楕円形等であってもよいし、四角形以外の多角形であってもよい。
　図５２、図５４および図５５に示すように、封止樹脂８４０は、基板８１０の基板主面８１０ｓの全体を覆うように設けられている。換言すると、封止樹脂８４０は、厚さ方向ｚから視て、基板８１０の全体と重なっている。図５５に示すように、封止樹脂８４０は、内部電極８２０および第１機能素子８３０を覆っている。
　図４９～図５３に示すように、封止樹脂８４０は、素子搭載面の一例である樹脂主面８４０ｓと、樹脂裏面８４０ｒと、複数（本実施形態では４つ）の樹脂側面８４１～８４４と、を有している。樹脂主面８４０ｓと樹脂裏面８４０ｒとは、厚さ方向ｚにおいて互いに反対側を向いている。樹脂主面８４０ｓおよび樹脂裏面８４０ｒはそれぞれ、平坦である。樹脂主面８４０ｓは基板主面８１０ｓと同じ方向を向いており、樹脂裏面８４０ｒは基板裏面８１０ｒと同じ方向を向いている。樹脂側面８４１～８４４は、厚さ方向ｚにおいて樹脂主面８４０ｓと樹脂裏面８４０ｒとの間に設けられており、第１方向ｘまたは第２方向ｙに向いている。樹脂側面８４１，８４２は、第２方向ｙにおいて互いに反対側を向く面であり、厚さ方向ｚから視て第１方向ｘに沿って延びている。樹脂側面８４１は第２方向ｙにおいて基板側面８１１と同じ方向を向いており、樹脂側面８４２は第２方向ｙにおいて基板側面８１２と同じ方向を向いている。樹脂側面８４３，８４４は、第１方向ｘにおいて互いに反対側を向く面であり、厚さ方向ｚから視て第２方向ｙに沿って延びている。樹脂側面８４３は第１方向ｘにおいて基板側面８１３と同じ方向を向いており、樹脂側面８４４は第１方向ｘにおいて基板側面８１４と同じ方向を向いている。本実施形態では、樹脂側面８４１の厚さ方向ｚの一部と基板側面８１１とが面一となり、樹脂側面８４２の厚さ方向ｚの一部と基板側面８１２とが面一となり、樹脂側面８４３の厚さ方向ｚの一部と基板側面８１３とが面一となり、樹脂側面８４４の厚さ方向ｚの一部と基板側面８１４とが面一となる。
　図４９～図５２に示すように、封止樹脂８４０の各樹脂側面８４１～８４４には、各樹脂側面８４１～８４４から内側に窪む段差８４５が設けられている。この段差８４５によって、封止樹脂８４０は、厚さ方向ｚにおいて第１樹脂部分８４６と第２樹脂部分８４７とに区画されている。第１樹脂部分８４６は段差８４５から樹脂主面８４０ｓまでの部分であり、第２樹脂部分８４７は段差８４５から樹脂裏面８４０ｒまでの部分である。図４９～図５２に示すとおり、第２樹脂部分８４７は、第１樹脂部分８４６から内側に窪んだ部分である。
　封止樹脂８４０は、たとえば電気絶縁性を有する樹脂材料からなる。この樹脂材料としては、たとえばエポキシ樹脂を主剤とした合成樹脂を用いることができる。本実施形態では、基板８１０を構成する材料は、封止樹脂８４０を構成する材料と同じである。また、封止樹脂８４０は、たとえば黒色に着色されている。封止樹脂８４０は、基板８１０の基板主面８１０ｓを覆うようにモールド成型によって基板主面８１０ｓ上に形成されている。このため、樹脂裏面８４０ｒは基板主面８１０ｓと接触している。より詳細には、樹脂裏面８４０ｒと基板主面８１０ｓとが互いに溶融して密着している。このように、樹脂裏面８４０ｒと基板主面８１０ｓとが基板８１０と封止樹脂８４０との界面となる。
　図５１および図５３に示すように、樹脂主面８４０ｓには、上面配線８７０および絶縁膜８７３が設けられている。上面配線８７０は、第２機能素子８６０と電気的に接続される配線であり、第２機能素子８６０と内部電極８２０とを電気的に接続する導電経路の一部を構成している。上面配線８７０は、たとえばＣｕからなり、樹脂主面８４０ｓ上に形成されている。絶縁膜８７３は、電気絶縁性を有する材料からなり、たとえばポリイミド樹脂からなる。
　上面配線８７０は、第１上面電極８７１および第２上面電極８７２を有している。第１上面電極８７１と第２上面電極８７２とは、第１方向ｘにおいて互いに離間して配置されている。第１上面電極８７１および第２上面電極８７２はそれぞれ、第１方向ｘに延びている。厚さ方向ｚから視た第１上面電極８７１および第２上面電極８７２の形状は、第１方向ｘが長辺方向となり、第２方向ｙが短辺方向となる矩形状である。
　第１上面電極８７１および第２上面電極８７２は、絶縁膜８７３から露出している。換言すると、絶縁膜８７３は、樹脂主面８４０ｓと、上面配線８７０のうち第１上面電極８７１および第２上面電極８７２以外の部分とを覆っている。
　図５２および図５５に示すように、内部電極８２０は、複数（本実施形態では１６個）の主面配線８２１と、複数（本実施形態では１６個）の貫通配線８２２と、複数（本実施形態では２個）の接続導電体８２３と、を有している。複数の主面配線８２１には、複数の貫通配線８２２および複数の接続導電体８２３が導通している。このため、複数の主面配線８２１と複数の貫通配線８２２と複数の接続導電体８２３とは、互いに導通している。以降の説明において、便宜上、２つの接続導電体８２３を区別するため、一方の接続導電体８２３を第１接続導電体８２３Ａとし、他方の接続導電体８２３を第２接続導電体８２３Ｂとする。
　各貫通配線８２２は、外部電極８５０と主面配線８２１とを接続する配線であり、各凹部８１５および貫通孔８１６に配設されている。図５２に示すように、基板側面８１１に設けられた４つの凹部８１５のそれぞれに配設された貫通配線８２２は、第２方向ｙにおいて第１機能素子８３０よりも外側となるように形成されている。基板側面８１２に設けられた４つの凹部８１５のそれぞれに配設された貫通配線８２２は、第２方向ｙにおいて第１機能素子８３０よりも外側となるように形成されている。基板側面８１３に設けられた４つの凹部８１５のそれぞれに配設された貫通配線８２２は、第１方向ｘにおいて第１機能素子８３０よりも外側となるように形成されている。基板側面８１４に設けられた４つの凹部８１５のそれぞれに配設された貫通配線８２２は、第１方向ｘにおいて第１機能素子８３０よりも外側となるように形成されている。このように、各貫通配線８２２は、厚さ方向ｚから視て第１機能素子８３０と重なっていない。
　なお、基板８１０の凹部８１５に配設された各貫通配線８２２について、厚さ方向ｚから視た各貫通配線８２２と第１機能素子８３０との位置関係は任意に変更可能である。一例では、厚さ方向ｚから視て、各貫通配線８２２の一部が第１機能素子８３０と重なっていてもよい。要するに、各貫通配線８２２は、厚さ方向ｚと直交する方向において、第１機能素子８３０よりも外側に延びるように構成されていることが好ましい。
　本実施形態では、各貫通配線８２２は、主面配線８２１とは別体として設けられている。厚さ方向ｚから視た各貫通配線８２２の形状は、厚さ方向ｚから視た各凹部８１５および貫通孔８１６の形状に応じて決められる。本実施形態では、厚さ方向ｚから視た各貫通配線８２２の形状は、矩形状である。各貫通配線８２２は、電気導電性を有する材料からなる。各貫通配線８２２の材料としては、たとえばＣｕ、Ｃｕ合金等を用いることができる。本実施形態では、各貫通配線８２２は、めっき層を含む。
　図５５に示すように、各貫通配線８２２は、主面８２２ｓと、裏面８２２ｒと、複数（本実施形態では４つ）の側面８２２ｘと、を有している。各貫通配線８２２は、厚さ方向ｚにおいて基板８１０を貫通している。
　主面８２２ｓと裏面８２２ｒとは、厚さ方向ｚにおいて互いに反対側を向いている。主面８２２ｓは、基板主面８１０ｓと同じ方向を向いており、本実施形態では基板主面８１０ｓと面一である。裏面８２２ｒは、基板裏面８１０ｒと同じ方向を向いており、本実施形態では基板裏面８１０ｒと面一である。このように、主面８２２ｓは、基板主面８１０ｓから露出しており、裏面８２２ｒは、基板裏面８１０ｒから露出している。
　各側面８２２ｘは、厚さ方向ｚにおいて主面８２２ｓと裏面８２２ｒとの間に設けられており、第１方向ｘまたは第２方向ｙを向いている。各凹部８１５に配設された貫通配線８２２の４つの側面８２２ｘのうちの１つは、基板８１０の基板側面８１１～８１４から露出する露出側面８２２ｘａを形成している。貫通孔８１６に配設された貫通配線８２２の４つの側面８２２ｘはそれぞれ基板８１０によって取り囲まれている。すなわち、貫通孔８１６に配設された貫通配線８２２の４つの側面８２２ｘは露出していない。
　各主面配線８２１は、基板８１０の基板主面８１０ｓ上に形成されている。各主面配線８２１は、封止樹脂８４０の第２樹脂部分８４７に設けられているともいえる。各主面配線８２１は、電気導電性を有する材料からなる。各主面配線８２１の材料としては、たとえばＣｕ、Ｃｕ合金等を用いることができる。本実施形態では、各主面配線８２１は、めっき層を含む。
　複数の主面配線８２１は、第１方向ｘに延びる複数の主面配線８２１と、第２方向ｙに延びる複数の主面配線８２１と、を有している。第１方向ｘに延びる複数の主面配線８２１は第２方向ｙにおいて互いに離間して配列されており、第２方向ｙに延びる複数の主面配線８２１は第１方向ｘにおいて互いに離間して配列されている。各主面配線８２１の厚さ（各主面配線８２１の厚さ方向ｚの寸法）は、各貫通配線８２２の厚さ（各貫通配線８２２の厚さ方向ｚの寸法）よりも薄い。換言すると、各貫通配線８２２の厚さは、各主面配線８２１の厚さよりも厚い。
　各主面配線８２１は、配線主面８２１ｓと、配線裏面８２１ｒと、配線側面８２１ｘと、を有している。配線主面８２１ｓは、基板主面８１０ｓと同じ方向を向いている。配線裏面８２１ｒは、基板裏面８１０ｒと同じ方向を向いており、基板主面８１０ｓと対面している。配線側面８２１ｘは、厚さ方向ｚにおいて配線主面８２１ｓと配線裏面８２１ｒとの間に設けられており、基板側面８１１～８１４と同じ方向を向いている。配線側面８２１ｘのうち貫通配線８２２の露出側面８２２ｘａと同じ方向を向く配線側面８２１ｘａは、樹脂側面８４１～８４４から露出している。配線側面８２１ｘａは、露出側面８２２ｘａと面一となる。
　図５５に示すように、主面配線８２１は、貫通配線８２２を上方から覆うように配置されている。このため、配線裏面８２１ｒは、貫通配線８２２の主面８２２ｓと接触している。これにより、主面配線８２１と貫通配線８２２とが電気的に接続される。このように、貫通配線８２２は、厚さ方向ｚにおいて配線裏面８２１ｒから基板裏面８１０ｒまで延びており、基板裏面８１０ｒから露出するともいえる。
　第１方向ｘに延びる主面配線８２１は、基板８１０の凹部８１５に配設された貫通配線８２２よりも基板８１０の第１方向ｘの内方に延びる内方部分８２１ｐを有している。第２方向ｙに延びる主面配線８２１は、凹部８１５に配設された貫通配線８２２よりも基板８１０の第２方向ｙの内方に延びる内方部分８２１ｐを有している。これら内方部分８２１ｐの先端部は、厚さ方向ｚから視て第１機能素子８３０の外周部分と重なっている。
　主面配線８２１は、基板８１０の貫通孔８１６に配設された貫通配線８２２と導通する主面配線８２１を有している。この主面配線８２１は、貫通配線８２２の主面８２２ｓを覆っている。この主面配線８２１の第１方向ｘの寸法および第２方向ｙの寸法は、貫通配線８２２の第１方向ｘの寸法および第２方向ｙの寸法と同じである。
　図５６に示すように、主面配線８２１は、金属層８２１ａおよび導電層８２１ｂを備えている。金属層８２１ａおよび導電層８２１ｂは、この順番で基板主面８１０ｓに積層されている。
　金属層８２１ａは、たとえば基板主面８１０ｓおよび貫通配線８２２の主面８２２ｓに接するＴｉ（チタン）層と、Ｔｉ層に接するＣｕ層とからなる。金属層８２１ａは、導電層８２１ｂを形成するシード層として形成されている。金属層８２１ａは、厚さ方向ｚにおいて互いに反対側を向く上面８２１ａｓおよび下面８２１ａｒを有している。下面８２１ａｒは、主面配線８２１の配線裏面８２１ｒを構成している。
　導電層８２１ｂは、金属層８２１ａの上面８２１ａｓに形成されている。導電層８２１ｂは、ＣｕまたはＣｕ合金からなる。導電層８２１ｂは、厚さ方向ｚにおいて互いに反対側を向く上面８２１ｂｓおよび下面８２１ｂｒを有している。本実施形態では、導電層８２１ｂの下面８２１ｂｒは、金属層８２１ａの上面８２１ａｓに接触している。導電層８２１ｂの上面８２１ｂｓは、封止樹脂８４０の第２樹脂部分８４７によって覆われている。導電層８２１ｂの上面８２１ｂｓは、主面配線８２１の配線主面８２１ｓを構成している。
　図５５に示すように、第１接続導電体８２３Ａは、第１方向ｘにおいて基板側面８１１寄りの複数の主面配線８２１のうち１つの主面配線８２１の配線主面８２１ｓから厚さ方向ｚに延びている。図５２に示すように、第１接続導電体８２３Ａは、第１方向ｘにおいて基板側面８１１寄りの複数の主面配線８２１のうち第２方向ｙにおいて最も基板側面８１４寄りの主面配線８２１に接続されている。図５５に示すように、第２接続導電体８２３Ｂは、基板側面８１２寄りの複数の主面配線８２１のうち１つの主面配線８２１の配線主面８２１ｓから厚さ方向ｚに延びている。図５２に示すように、第２接続導電体８２３Ｂは、第１方向ｘにおいて基板側面８１２寄りの複数の主面配線８２１のうち第２方向ｙにおいて最も基板側面８１３寄りの主面配線８２１に接続されている。
　各接続導電体８２３Ａ，８２３Ｂは、主面配線８２１の内方部分８２１ｐのうち第１機能素子８３０よりも貫通配線８２２寄りに配置されている。各接続導電体８２３Ａ，８２３Ｂは、厚さ方向ｚから視て貫通配線８２２よりも内側に配置されている。具体的には、図５５に示すように、各接続導電体８２３Ａ，８２３Ｂは、厚さ方向ｚから視て主面配線８２１の内方部分８２１ｐのうち貫通配線８２２と第１機能素子８３０との間の部分に配置されている。
　図５２および図５３に示すように、厚さ方向ｚから視た各接続導電体８２３Ａ，８２３Ｂの形状は、矩形状である。すなわち、各接続導電体８２３Ａ，８２３Ｂは角柱である。なお、各接続導電体８２３Ａ，８２３Ｂの形状は、これに限定されず、たとえば円柱や多角柱等であってもよい。各接続導電体８２３Ａ，８２３Ｂは、電気導電性を有する材料からなる。各接続導電体８２３Ａ，８２３Ｂの材料としては、たとえばＣｕ、Ｃｕ合金等を用いることができる。本実施形態では、各接続導電体８２３Ａ，８２３Ｂは、めっき層を含む。
　図５５に示すように、各接続導電体８２３Ａ，８２３Ｂは、上面８２３ｓと、下面８２３ｒと、側面８２３ｘと、を有している。各接続導電体８２３Ａ，８２３Ｂの上面８２３ｓは基板主面８１０ｓと同じ方向を向いており、各接続導電体８２３Ａ，８２３Ｂの下面８２３ｒは基板裏面８１０ｒと同じ方向を向いている。各接続導電体８２３Ａ，８２３Ｂの側面８２３ｘは、厚さ方向ｚにおいて上面８２３ｓと下面８２３ｒとの間に設けられており、第１方向ｘまたは第２方向ｙを向いている。各接続導電体８２３Ａ，８２３Ｂの側面８２３ｘは全体にわたり封止樹脂８４０によって覆われている。
　各接続導電体８２３Ａ，８２３Ｂの下面８２３ｒは、主面配線８２１の配線主面８２１ｓと接する面である。この下面８２３ｒは平坦である。
　各接続導電体８２３Ａ，８２３Ｂは、厚さ方向ｚにおいて配線主面８２１ｓから樹脂主面８４０ｓまで延びている。このため、各接続導電体８２３Ａ，８２３Ｂの上面８２３ｓは、樹脂主面８４０ｓから露出している。本実施形態では、図５８に示すように、第１接続導電体８２３Ａの上面８２３ｓは、湾曲状に凹むように形成されている。なお、図示していないが、第２接続導電体８２３Ｂの上面８２３ｓも同様に、湾曲状に凹むように形成されている。
　図５３に示すように、第１接続導電体８２３Ａは、上面配線８７０の第１上面電極８７１と電気的に接続されている。具体的には、第１接続導電体８２３Ａの上面８２３ｓは、厚さ方向ｚから視て上面配線８７０の第１上面電極８７１と重なっており、第１上面電極８７１と接触している。第２接続導電体８２３Ｂは、上面配線８７０の第２上面電極８７２と電気的に接続されている。具体的には、第２接続導電体８２３Ｂの上面８２３ｓは、厚さ方向ｚから視て上面配線８７０の第２上面電極８７２と重なっており、第２上面電極８７２と接触している。このように、上面配線８７０は、接続導電体８２３と電気的に接続されている。
　図５６に示すように、第１接続導電体８２３Ａは、互いに積層されたシード層８２３ａおよびめっき層８２３ｂからなる。シード層８２３ａは、導電層８２１ｂの上面８２１ｂｓ（主面配線８２１の配線主面８２１ｓ）に接する第１層と、第１層と接する第２層とからなる。第１層はたとえば主成分がＴｉであり、第２層はたとえば主成分がＣｕである。シード層８２３ａの厚さ（シード層８２３ａの厚さ方向ｚの寸法）は、２００ｎｍ以上８８００ｎｍ以下程度である。めっき層８２３ｂは、主成分がＣｕである。
　シード層８２３ａは、厚さ方向ｚにおいて互いに反対側を向く上面８２３ａｓおよび下面８２３ａｒを有している。上面８２３ａｓは基板主面８１０ｓと同じ方向を向いており、下面８２３ａｒは基板裏面８１０ｒと同じ方向を向いている。シード層８２３ａの下面８２３ａｒは、接続導電体８２３の下面８２３ｒを構成している。
　めっき層８２３ｂは、厚さ方向ｚにおいて互いに反対側を向く上面８２３ｂｓおよび下面８２３ｂｒを有している。上面８２３ｂｓは基板主面８１０ｓと同じ方向を向いており、下面８２３ｂｒは基板裏面８１０ｒと同じ方向を向いている。めっき層８２３ｂの下面８２３ｂｒは、シード層８２３ａの上面８２３ａｓと接している。めっき層８２３ｂの上面８２３ｂｓは、接続導電体８２３の上面８２３ｓを構成している。なお、第２接続導電体８２３Ｂの構成も図５６に示す第１接続導電体８２３Ａの構成と同じである。
　図４９および図５２に示すように、第１機能素子８３０は、平板状のチップ部品である。第１機能素子８３０は、半導体素子を含む。本実施形態では、第１機能素子８３０は、たとえばＬＳＩ（Large Scale Integration）などの集積回路（ＩＣ）である。より詳細には、第１機能素子８３０は、スイッチング電源ＬＳＩである。なお、第１機能素子８３０は、ＬＤＯ（Low Drop Out）などの電圧制御用素子や、オペアンプなどの増幅用素子、ダイオードや各種センサなどのディスクリート半導体素子であってもよい。
　図４９および図５５に示すように、第１機能素子８３０のサイズは、第２機能素子８６０のサイズよりも小さい。具体的には、第１機能素子８３０の厚さ方向ｚの寸法は、第２機能素子８６０の厚さ方向ｚの寸法よりも小さい。第１機能素子８３０の厚さ方向ｚの寸法は、１００μｍ以上３００μｍ以下である。第１機能素子８３０がＬＳＩの場合、ＬＳＩの厚さ方向ｚの寸法は、たとえば１００μｍ程度である。第１機能素子８３０の第１方向ｘの寸法は、第２機能素子８６０の第１方向ｘの寸法よりも小さい。第１機能素子８３０の第２方向ｙの寸法は、第２機能素子８６０の第２方向ｙの寸法よりも小さい。
　厚さ方向ｚから視た第１機能素子８３０の形状は、略正方形である。図５５に示すように、第１機能素子８３０は、厚さ方向ｚにおいて互いに反対側を向く素子主面８３０ｓおよび素子裏面８３０ｒを有している。素子主面８３０ｓは、第１機能素子８３０の機能のための構成部材が形成される面である。素子主面８３０ｓは、基板８１０の基板裏面８１０ｒと同じ方向を向いている。素子裏面８３０ｒは、基板８１０の基板主面８１０ｓと同じ方向を向いている。
　第１機能素子８３０は、素子基板８３１、複数の電極パッド８３２、配線８３３、絶縁膜８３４Ａおよび保護膜８３４Ｂを有している。
　図５７に示すように、素子基板８３１には、素子基板８３１の電極８３１ａが露出している凹部８３１ｂが形成されている。電極８３１ａおよび凹部８３１ｂはそれぞれ複数設けられている。
　絶縁膜８３４Ａは、素子基板８３１の表面（素子主面８３０ｓ）を覆っている。絶縁膜８３４Ａが厚さ方向ｚにおいて貫通することによって凹部８３１ｂが形成されている。本実施形態では、絶縁膜８３４Ａは、電気絶縁性の材料からなり、たとえばＳｉＯ２（酸化シリコン）からなる。絶縁膜８３４Ａは、電極パッド８３２の一部を覆っており、電極パッド８３２の表面の一部を接続端子として露出している。なお、絶縁膜８３４Ａは、ＳｉＮ（窒化ケイ素）によって構成されてもよい。
　配線８３３は、各電極８３１ａに個別に接続するように素子主面８３０ｓに複数形成されている。各配線８３３は、絶縁膜８３４Ａの表面に形成されている。各配線８３３は、凹部８３１ｂにも形成されることによって各電極８３１ａと接続されている。各配線８３３は、たとえばＣｕからなる。
　保護膜８３４Ｂは、絶縁膜８３４Ａの表面を覆うとともに、各配線８３３の表面を覆っている。また保護膜８３４Ｂは、電極パッド８３２の周縁部を覆っている。つまり、各電極パッド８３２は、保護膜８３４Ｂから下方に突出している。保護膜８３４Ｂは、電気絶縁性の材料からなり、たとえばポリイミド樹脂からなる。
　各電極パッド８３２は、主面配線８２１と電気的に接続するための端子であり、各配線８３３に接続されている。このように、素子基板８３１の各電極８３１ａは、各電極パッド８３２および各配線８３３を介して主面配線８２１と電気的に接続されている。
　各電極パッド８３２は、厚さ方向ｚと直交する方向（素子主面８３０ｓの平面方向）において各凹部８３１ｂとは異なる位置に配置されている。各電極パッド８３２は、厚さ方向ｚにおいて互いに積層された導電部８３２ａおよびバリア層８３２ｂを有している。導電部８３２ａは、たとえばＣｕからなる。バリア層８３２ｂは、Ｎｉ層からなる。バリア層８３２ｂは、導電部８３２ａの先端面を覆うように積層されている。バリア層８３２ｂの厚さ方向ｚの両端面のうち導電部８３２ａ側の端面とは反対側の端面には、はんだ層８３５が積層されている。各電極パッド８３２において、バリア層８３２ｂが設けられることによって、Ｃｕからなる導電部８３２ａがはんだ層８３５に浸透することを抑制できる。なお、バリア層８３２ｂは、互いに積層されたＮｉ層、Ｐｄ（パラジウム）層およびＡｕ（金）層から構成されていてもよい。また、バリア層８３２ｂを省略してもよい。
　図５７に示すように、主面配線８２１の配線主面８２１ｓ上のうちはんだ層８３５と厚さ方向ｚに対向する部分には、バリア層８８１が形成されている。バリア層８８１は、Ｎｉ層からなる。このバリア層８８１によって、はんだ層８３５が濡れ広がることを抑制できる。なお、バリア層８８１は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成されてもよい。このように、はんだ層８３５およびバリア層８８１によって、主面配線８２１と第１機能素子８３０の電極パッド８３２とを接合する接合部８８０が構成されている。
　図５５に示すように、第１機能素子８３０は、はんだ層８３５を介して主面配線８２１に接続されている。はんだ層８３５は、Ｓｕ（錫）、またはＳｎを含む合金からなる。この合金は、たとえばＳｎ－Ａｇ系合金、Ｓｎ－Ｓｂ（アンチモン）系合金等である。このように、電極パッド８３２が主面配線８２１にはんだ層８３５を介して接合されることによって、第１機能素子８３０が主面配線８２１に実装されている。
　図５０、図５２および図５４に示すように、外部電極８５０は、電子部品８０１Ａにおいて配線基板と接続する外部接続端子となる。外部電極８５０は、たとえば互いに積層された複数の金属層から構成されている。金属層としては、たとえばＮｉ層、Ｐｄ層およびＡｕ層である。
　外部電極８５０は、貫通配線８２２に応じて設けられている。より詳細には、図５２に示すように、基板側面８１１に近接して設けられており、第１方向ｘにおいて互いに離間して配列されている４つの貫通配線８２２のそれぞれには、外部電極８５０が設けられている。この場合、４つの外部電極８５０は、第１方向ｘにおいて互いに離間して配列されている。基板側面８１２に近接して設けられており、第１方向ｘにおいて互いに離間して配列されている４つの貫通配線８２２のそれぞれには、外部電極８５０が設けられている。この場合、４つの外部電極８５０は、第１方向ｘにおいて互いに離間して配列されている。基板側面８１３に近接して設けられており、第２方向ｙにおいて互いに離間して配列されている４つの貫通配線８２２のそれぞれには、外部電極８５０が設けられている。この場合、４つの外部電極８５０は、第２方向ｙにおいて互いに離間して配列されている。基板側面８１４に近接して設けられており、第２方向ｙにおいて互いに離間して配列されている４つの貫通配線８２２のそれぞれには、外部電極８５０が設けられている。この場合、４つの外部電極８５０は、第２方向ｙにおいて互いに離間して配列されている。基板裏面８１０ｒの第１方向ｘおよび第２方向ｙの中央に設けられた貫通配線８２２には、外部電極８５０が設けられている。各外部電極８５０は、各貫通配線８２２の裏面８２２ｒを覆っている。
　図５５に示すように、第２機能素子８６０は、厚さ方向ｚの寸法が比較的大きい素子であり、たとえば抵抗、コンデンサ、インダクタ、ダイオード等の素子である。本実施形態では、第２機能素子８６０は、電源回路に用いられるインダクタ、いわゆる電源系インダクタである。図示された例においては、第２機能素子８６０は、大電流に対応可能な巻線メタルアロイが封止樹脂によって封止された構成である。第２機能素子８６０は、第１電極８６１および第２電極８６２を有している。図示された例においては、第２機能素子８６０は、表面実装型のパッケージである。第２機能素子８６０の第１方向ｘの寸法は、６．６ｍｍ程度であり、第２機能素子８６０の第２方向ｙの寸法は、７．０ｍｍ程度であり、第２機能素子８６０の厚さ方向ｚの寸法は３．０ｍｍ程度である。
　なお、第２機能素子８６０にインダクタが用いられる場合、インダクタの構成はこれに限られない。たとえば、巻線フェライトや積層フェライトのインダクタが用いられてもよい。また、インダクタの外観形状は、図示された例に限られず、矩形平板状であってもよいし、厚さ方向ｚから視て正方形となる箱状であってもよい。
　図５１および図５５に示すように、第２機能素子８６０は、上面配線８７０に接続されている。より詳細には、第２機能素子８６０の第１電極８６１は上面配線８７０の第１上面電極８７１とはんだＳＤによって接合されており、第２機能素子８６０の第２電極８６２は上面配線８７０の第２上面電極８７２とはんだＳＤによって接合されている。これにより、第２機能素子８６０は、第１機能素子８３０と電気的に接続されている。図５５に示すように、内部電極８２０および上面配線８７０は、第１機能素子８３０と第２機能素子８６０とを電気的に接続する導電経路を構成している。また、第２機能素子８６０は、上面配線８７０および内部電極８２０を介して外部電極８５０と電気的に接続されている。
　本実施形態では、電子部品８０１Ａは、第１機能素子８３０であるスイッチング電源ＬＳＩに第２機能素子８６０であるインダクタが電気的に接続された電源モジュールである。このため、電子部品８０１Ａは、電源回路に適用される。このように、電子部品８０１Ａによってスイッチング電源ＬＳＩとインダクタとがモジュール化されるため、電源回路の小型化を図ることができる。
　（電子部品の製造方法）
　図５９～図７８を参照して、本開示の第７実施形態にかかる電子部品８０１Ａの製造方法について説明する。図５９～図６２、図６４、図６５、図６７および図６９～図７３において、隣り合う２本の破線は、１つの電子部品８０１Ａが形成される範囲を示す。図５９～図７８において示す方向の定義は、図４９～図５８にて示される方向の定義と同一である。
　図５９に示すように、電子部品８０１Ａの製造方法は、支持基板１６００を用意する工程を備えている。支持基板１６００は、たとえば単結晶の真性半導体からなる。支持基板１６００は、たとえばＳｉの単結晶材料からなる。支持基板１６００は、厚さ方向ｚにおいて反対側を向く上面１６０１および下面１６０２を有している。なお、支持基板１６００として、エポキシ樹脂等の合材樹脂材料からなる基板を用いてもよい。
　電子部品８０１Ａの製造方法は、支持基板１６００の上面１６０１に端子ピラー１６２２を形成する工程を備えている。端子ピラー１６２２は、たとえばＣｕまたはＣｕ合金からなり、電解めっきによって形成される。
　より詳細には、端子ピラー１６２２は、たとえばシード層を形成する工程と、シード層に対してフォトリソグラフィによってマスクを形成する工程と、シード層に接する端子ピラー１６２２を形成する工程とを経て形成される。具体的には、たとえばスパッタリング法によって、支持基板１６００の上面１６０１にシード層を形成する。次に、たとえば感光性を有するレジスト層によってシード層を覆い、そのレジスト層を感光・現像し、開口を有するマスクを形成する。次に、シード層を導電経路とした電解めっき法によってマスクから露出したシード層の表面にめっき金属を析出させて端子ピラー１６２２を形成する。端子ピラー１６２２の形成後、マスクを除去する。なお、Ｃｕの柱状材によって端子ピラー１６２２を形成してもよい。
　電子部品８０１Ａの製造方法は、絶縁層の一例である基材１６１０を形成する工程を備えている。より詳細には、図６０に示すように、支持基板１６００の上面１６０１に接し、端子ピラー１６２２を覆う基材１６１０を形成する。基材１６１０は、端子ピラー１６２２の上面を覆うように形成される。この基材１６１０の材料としては、図４９に示す基板８１０を構成する材料を用いることができる。本実施形態では、基材１６１０の材料として、エポキシ樹脂等を主剤とした合成樹脂を用いる。このように、電子部品８０１Ａの製造方法は、絶縁層形成工程を備えているともいえる。
　電子部品８０１Ａの製造方法は、基材１６１０および端子ピラー１６２２の研削する工程を備えている。より詳細には、基材１６１０および端子ピラー１６２２の一部を研削することによって、端子ピラー１６２２は基材１６１０の上面１６１１において露出する。この工程において、端子ピラー１６２２の上面１６２２ｓが貫通配線８２２の主面８２２ｓを構成する。またこの工程において、基材１６１０は、絶縁主面を構成する上面１６１１と、絶縁裏面を構成する下面１６１２とを有する。基材１６１０は、図５５に示す基板８１０となるものである。基材１６１０の研削において、基材１６１０を基板８１０と同じ厚さとする。端子ピラー１６２２を貫通配線８２２と同じ厚さとする。図６０に示すとおり、端子ピラー１６２２の一部（第２方向ｙに隣り合う破線の間に配置された端子ピラー１６２２）は、貫通配線８２２を形成している。このように、電子部品８０１Ａの製造方法は、複数の貫通配線８２２を形成する工程を備えているともいえる。
　電子部品８０１Ａの製造方法は、主面配線１６２１を形成する工程を備えている。より詳細には、図６２に示すように、基材１６１０の上面１６１１および端子ピラー１６２２の上面１６２２ｓ（貫通配線８２２の主面８２２ｓ）に主面配線１６２１を形成する。図６３に示すように、主面配線１６２１は、金属層１６２１ａおよび導電層１６２１ｂを含む。主面配線１６２１は、金属層１６２１ａを形成する工程と、金属層１６２１ａに対してフォトリソグラフィによってマスクを形成する工程と、金属層１６２１ａに接する導電層１６２１ｂを形成する工程とを経て形成される。
　より詳細には、まず、たとえばスパッタリング法によって金属層１６２１ａを形成する。たとえばＴｉ層とＣｕ層とを含む金属層１６２１ａは、基材１６１０の上面１６１１および貫通配線８２２の主面８２２ｓにＴｉ層を形成し、そのＴｉ層に接するＣｕ層を形成する。次に、たとえば感光性を有するレジスト層によって金属層１６２１ａを覆い、そのレジスト層を露光・現像し、開口を有するマスクを形成する。次に、たとえば金属層１６２１ａを導電経路とした電解めっき法によってマスクから露出した金属層１６２１ａの表面にめっき金属を析出させて導電層１６２１ｂを形成する。これらの工程によって、主面配線１６２１を形成する。主面配線１６２１の形成後、マスクを除去する。このように、電子部品８０１Ａの製造方法は、主面配線形成工程を備えているともいえる。
　図６４～図６６に示すように、電子部品８０１Ａの製造方法は、接続導電体１６２３を形成する工程を備えている。より詳細には、図６５および図６６に示すように、主面配線１６２１の上面１６２１ｓに接続導電体１６２３を形成する。
　接続導電体１６２３は、たとえばシード層を形成する工程と、シード層に対してフォトリソグラフィによってマスクを形成する工程と、シード層に接するめっき層を形成する工程とを経て形成される。
　具体的には、図６４に示すように、たとえばスパッタリング法によって、主面配線１６２１の上面１６２１ｓおよび基材１６１０の上面１６１１にシード層１６２３ａを形成する。次に、たとえば感光性を有するレジスト層によってシード層１６２３ａを覆い、そのレジスト層を感光・現像し、開口を有するマスクを形成する。
　次に、図６６に示すように、シード層１６２３ａを導電経路とした電解めっき法によってマスクから露出したシード層１６２３ａの表面にめっき金属を析出させてめっき層１６２３ｂを形成する。これにより、シード層１６２３ａおよびめっき層１６２３ｂの積層体からなる接続導電体１６２３が形成される。そして、接続導電体１６２３の形成後、マスクを除去する。なお、Ｃｕの柱状材によって接続導電体１６２３を形成してもよい。
　次に、図６６に示すとおり、不要なシード層１６２３ａを除去する。具体的には、シード層１６２３ａのうちめっき層１６２３ｂによって覆われた部分以外のシード層１６２３ａを除去する。不要なシード層１６２３ａの除去は、たとえばＨ２ＳＯ４の混合溶液を用いたウェットエッチングによって行う。このように、電子部品８０１Ａの製造方法は、導電体形成工程を備えているともいえる。
　図６７および図６８に示すように、電子部品８０１Ａの製造方法は、接合部８８０を形成する工程を備えている。より詳細には、図６７に示すように、主面配線１６２１の上面１６２１ｓに接合部８８０を形成する。図６８に示すように、接合部８８０は、バリア層８８１およびはんだ層１６８２を含む。まず、主面配線１６２１の上面１６２１ｓにバリア層８８１を形成する。バリア層８８１は、たとえば主面配線１６２１を導電経路とした電解めっき法によって形成できる。次に、電解めっき法によって、バリア層８８１の上面８８１ｓに、めっき金属としてＳｎを含む合金を析出させることによって、はんだ層１６８２を形成する。その後、リフロー処理によってはんだ層１６８２を溶融することで、ラフネスのあるはんだ層１６８２の表面を平滑化する。この平滑化によって、はんだ層１６８２と第１機能素子８３０のはんだ層（図示略）とを接合させたときのボイドの発生を抑制できる。なお、図６７および図６８に示すはんだ層１６８２は、リフロー処理後の状態を示す。
　電子部品８０１Ａの製造方法は、第１機能素子８３０を実装する工程を備えている。より詳細には、図６９に示すように、第１機能素子８３０を主面配線１６２１に搭載する。第１機能素子８３０の搭載は、フリップチップボンディング（ＦＣＢ：Flip Chip Bonding）によって行う。
　具体的には、まず、たとえば電解めっき法によって、第１機能素子８３０の電極パッド８３２のバリア層８３２ｂに、めっき金属としてＳｎを含む合金を析出することによってはんだ層（図示略）を形成する。このはんだ層は、接合部８８０のはんだ層１６８２（図６８参照）と同じ材料からなる。第１機能素子８３０のはんだ層についても、上記のはんだ層１６８２と同様に、リフロー処理によって表面を平滑化する。
　次に、たとえば、接合部８８０の部分にフラックスを塗布した後、たとえばフリップチップボンダを用いて第１機能素子８３０を接合部８８０の上に搭載する。これにより、第１機能素子８３０は、接合部８８０に仮付けされる。その後、リフロー処理によって接合部８８０のはんだ層１６８２と第１機能素子８３０のはんだ層とをそれぞれ液相状態とした後、冷却によって接合部８８０のはんだ層１６８２および第１機能素子８３０のはんだ層を固化させることによって、接合部８８０に第１機能素子８３０が接続される。このため、図５７に示すはんだ層８３５は、接合部８８０のはんだ層１６８２と第１機能素子８３０のはんだ層とからなる。このように、電子部品８０１Ａの製造方法は、第１素子搭載工程を備えているともいえる。
　電子部品８０１Ａの製造方法は、樹脂層１６４０を形成する工程を備えている。より詳細には、図７０に示すように、基材１６１０の上面１６１１、主面配線１６２１、接続導電体１６２３および第１機能素子８３０を覆うように樹脂層１６４０を形成する。樹脂層１６４０は、図４９に示す封止樹脂８４０となる部材である。樹脂層１６４０は、たとえばエポキシ樹脂を主剤とした合成樹脂である。たとえば、トランスファ成型によって樹脂層１６４０を形成する。このように、電子部品８０１Ａの製造方法は、樹脂層形成工程を備えているともいえる。
　電子部品８０１Ａの製造方法は、樹脂層１６４０および接続導電体１６２３の厚さを薄くするように樹脂層１６４０および接続導電体１６２３を切削する工程を備えている。より詳細には、図７１に示すように、たとえば研磨剤（砥粒）を用いたＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法によって、接続導電体１６２３が樹脂層１６４０から露出するまで樹脂層１６４０の樹脂主面１６４０ｓが研削される。この工程では、接続導電体１６２３の厚さ方向ｚの寸法が予め決められた寸法となるまで樹脂層１６４０の樹脂主面１６４０ｓおよび接続導電体１６２３の上面を研削する。これにより、接続導電体８２３が形成される。図７１は、研削後の状態を示している。図７１に示すように、接続導電体８２３の上面８２３ｓが樹脂層１６４０の樹脂主面１６４０ｓから露出している。この工程において、接続導電体８２３の上面８２３ｓの形状は、図５８に示す接続導電体８２３の上面８２３ｓの形状と同じとなる。また、樹脂層１６４０の樹脂主面１６４０ｓの形状は、図５８に示す封止樹脂８４０の樹脂主面４０ｓの形状と同じとなる。すなわち、樹脂主面１６４０ｓは、研削による研削痕が形成される。このため、樹脂主面１６４０ｓは、樹脂層１６４０における切削面に対応している。このように、電子部品８０１Ａの製造方法は、樹脂層切削工程を備えているともいえる。
　電子部品８０１Ａの製造方法は、上面配線８７０および絶縁膜８７３を形成する工程を備えている。より詳細には、図７２に示すように、樹脂層１６４０の樹脂主面１６４０ｓおよび接続導電体８２３の上面８２３ｓに上面配線８７０を形成する。この工程は、樹脂層１６４０の切削面に上面配線８７０を形成するともいえる。上面配線８７０の形成方法は、たとえば主面配線１６２１の形成方法と同様である。樹脂層１６４０の樹脂主面１６４０ｓのうち上面配線８７０の第１上面電極８７１および第２上面電極８７２以外の部分に絶縁膜８７３を形成する。絶縁膜８７３を形成する工程においては、例えばスピンコータ（回転式塗布装置）を用いて、絶縁膜８７３を樹脂層１６４０の樹脂主面１６４０ｓに塗布する。なお、フィルム状の感光性樹脂材料を貼り付けるようにしてもよい。そして、当該感光性樹脂材料に対して露光および現像を行うことで、パターニングを行う。これにより、絶縁膜８７３から上面配線８７０の第１上面電極８７１および第２上面電極８７２を露出させる。このように、電子部品８０１Ａの製造方法は、上面配線形成工程および絶縁膜形成工程を備えているともいえる。
　電子部品８０１Ａの製造方法は、支持基板１６００を除去する工程を備えている。本実施形態では、図７３に示すように、研削によって支持基板１６００を除去する。なお、図７３は、図７２に対して上下を反転して示している。この工程の別の方法として、基材１６１０を図５５に示す基板８１０よりも厚くしておき、支持基板１６００の研削工程において、支持基板１６００を研削した後に基材１６１０および端子ピラー１６２２を研削して基材１６１０の厚さを基板８１０の厚さと等しくしてもよい。また、予め剥離膜を形成し、剥離法によって支持基板１６００を除去する方法であってもよい。
　電子部品８０１Ａの製造方法は、基材１６１０を切断し、樹脂層１６４０をハーフカットする工程を備えている。より詳細には、図７４に示すように、まず、樹脂層１６４０の下面にダイシングテープＤＴを貼付する。次に、基材１６１０を切断するとともに樹脂層１６４０の厚さ方向ｚの一部を切削する（ハーフカットする）。このような基材１６１０の切断および樹脂層１６４０のハーフカットにあたっては、図７３に示す切断線（破線）に沿ってたとえばダイシングブレードによって基材１６１０からダイシングテープＤＴに向けて切り込む。このように、樹脂層１６４０をハーフカットすることによって、図７４に示すように、樹脂層１６４０には分離溝１６４５が形成される。この工程において、基材１６１０が切断されることによって基板８１０、各貫通配線８２２および各主面配線８２１が形成される。このように、電子部品８０１Ａの製造方法は、切断工程を備えているともいえる。また、電子部品８０１Ａの製造方法は、第１切断工程を備えているともいえる。
　電子部品８０１Ａの製造方法は、外部電極８５０を形成する工程を備えている。より詳細には、図７５に示すように、基材１６１０から露出する各貫通配線８２２の裏面８２２ｒに外部電極８５０を形成する。外部電極８５０は、めっき金属からなる。たとえば、無電解めっきによってめっき金属、たとえばＮｉとＰｄとＡｕとをこの順番で析出させることによって、外部電極８５０を形成する。
　電子部品８０１Ａの製造方法は、第１機能素子８３０を１つの単位とした個片に分割する工程を備えている。より詳細には、図７６に示すように、樹脂層１６４０をハーフカットしたダイシングブレードよりも幅の狭いダイシングブレードによって樹脂層１６４０の分離溝１６４５からダイシングテープＤＴまで切り込み、樹脂層１６４０を切断する。この場合、図７３に示す切断線（破線）に沿って樹脂層１６４０を切断する。これにより、段差８４５を有する封止樹脂８４０が形成される。当該個片は、基板８１０、封止樹脂８４０および第１機能素子８３０を含む電子部品である。このように、電子部品８０１Ａの製造方法は、切断工程を備えているともいえる。また、電子部品８０１Ａの製造方法は、第２切断工程を備えているともいえる。
　電子部品８０１Ａの製造方法は、第２機能素子８６０を実装する工程を備えている。より詳細には、図７７に示すように、上面配線８７０の第１上面電極８７１および第２上面電極８７２のそれぞれにはんだＳＤが塗布される。はんだＳＤの形成方法としては、第１上面電極８７１上および第２上面電極８７２上にめっき金属としてＳｎを含む合金を析出させることによって、はんだＳＤを形成してもよい。
　次に、第１上面電極８７１および第２上面電極８７２上に形成されたはんだＳＤに第２機能素子８６０を搭載する。これにより、第２機能素子８６０は、第１上面電極８７１および第２上面電極８７２に仮付けされる。その後、リフロー処理によってはんだＳＤを溶融した後、冷却することによってはんだＳＤを固化させる。これにより、はんだＳＤに第２機能素子８６０が接続される。このように、電子部品８０１Ａの製造方法は、第２素子搭載工程を備えているともいえる。以上の工程を経て、電子部品８０１Ａを製造できる。
　（作用）
　次に、本実施形態の作用について説明する。
　主面配線８２１に導通した各接続導電体８２３が封止樹脂８４０の樹脂主面８４０ｓに形成された上面配線８７０と電気的に接続されている。すなわち、主面配線８２１と上面配線８７０とは、各接続導電体８２３を介して電気的に接続されている。
　第１機能素子８３０は主面配線８２１に電気的に接続されるように封止樹脂８４０の内部に配置されており、第２機能素子８６０は上面配線８７０に電気的に接続されるように封止樹脂８４０の樹脂主面８４０ｓに配置されている。このように、第１機能素子８３０の厚さ方向ｚの位置と第２機能素子８６０の厚さ方向ｚの位置とが異なり、かつ厚さ方向ｚから視て、第１機能素子８３０と第２機能素子８６０とが重なるように、第１機能素子８３０および第２機能素子８６０が配置されている。このように、本実施形態の電子部品８０１Ａにおいては、互いに電気的に接続された第１機能素子８３０および第２機能素子８６０は、平面的な実装（２Ｄ実装）ではなく、立体的な実装（３Ｄ実装）となる。これにより、厚さ方向ｚと直交する方向において同一平面上に第１機能素子８３０および第２機能素子８６０が配置される構成と比較して、厚さ方向ｚと直交する方向において第１機能素子８３０および第２機能素子８６０の配置スペースを小さくすることができる。
　（効果）
　本実施形態によれば、以下の効果が得られる。
　（１－１）電子部品８０１Ａは、基板８１０に形成された主面配線８２１に導通するように配置された第１機能素子８３０と、主面配線８２１および第１機能素子８３０を封止する封止樹脂８４０と、封止樹脂８４０の樹脂主面８４０ｓに搭載される第２機能素子８６０と、主面配線８２１と第２機能素子８６０とを電気的に接続する接続導電体８２３と、を備えている。接続導電体８２３は、封止樹脂８４０の樹脂主面８４０ｓから露出している。この構成によれば、厚さ方向ｚから視て第１機能素子８３０と第２機能素子８６０とが重なるように配置されるため、厚さ方向ｚに直交する方向において第１機能素子８３０と第２機能素子８６０とを同一平面上に並べて配置する構成と比較して、厚さ方向ｚに直交する方向における電子部品８０１Ａの小型化を図ることができる。
　（１－２）厚さ方向ｚにおける第２機能素子８６０の寸法は、厚さ方向ｚにおける第１機能素子８３０の寸法よりも大きい。この構成によれば、封止樹脂８４０の外部に配置された第２機能素子８６０の厚さ方向ｚの寸法が大きくても、封止樹脂８４０の厚さ方向ｚの寸法を大きくする必要がない。換言すると、封止樹脂８４０によって封止される第１機能素子８３０の厚さ方向ｚの寸法が小さいため、封止樹脂８４０の厚さ方向ｚの寸法を小さくすることができる。したがって、電子部品８０１Ａの製造過程において、樹脂層１６４０の厚さ方向ｚの寸法を小さくすることができるため、樹脂層１６４０の熱収縮の影響に起因する基材１６１０の反りを低減できる。
　（１－３）封止樹脂８４０の樹脂主面８４０ｓには上面配線８７０が形成されている。上面配線８７０は、接続導電体８２３と電気的に接続されている。この構成によれば、上面配線８７０によって、第２機能素子８６０の実装に適した配線を形成することができる。したがって、第２機能素子８６０を樹脂主面８４０ｓに好適に搭載できる。
　（１－４）第２方向ｙにおける第２機能素子８６０の寸法は、第２方向ｙにおける第１機能素子８３０の寸法よりも大きい。この構成によれば、第２方向ｙにおいて第１機能素子８３０よりも大きい機能素子を樹脂主面８４０ｓに搭載できる。したがって、樹脂主面８４０ｓに搭載可能な第２機能素子８６０の種類が多くなる。
　（１－５）各主面配線８２１は、各貫通配線８２２よりも基板主面８１０ｓの内方に延びる内方部分８２１ｐを有している。第１機能素子８３０は、内方部分８２１ｐに搭載されている。この構成によれば、第１機能素子８３０よりも基板主面８１０ｓの外方に複数の貫通配線８２２が配置される。これにより、複数の貫通配線８２２の配列方向におけるピッチを変更するためのスペースを確保できる。したがって、たとえば複数の貫通配線８２２の配列方向におけるピッチを複数の主面配線８２１の配列方向における内方部分８２１ｐのピッチよりも大きくすることができる。
　（１－６）接続導電体８２３は、主面配線８２１の内方部分８２１ｐのうち内方部分８２１ｐが延びる方向における第１機能素子８３０と貫通配線８２２との間に配置されている。この構成によれば、貫通配線８２２の変形による影響が接続導電体８２３に伝わりにくくなる。
　（１－７）第１接続導電体８２３Ａおよび第２接続導電体８２３Ｂは、厚さ方向ｚから視て第１機能素子８３０の両側に分散して配置されている。この構成によれば、上面配線８７０の第１上面電極８７１と第１接続導電体８２３Ａとの間の距離、上面配線８７０の第２上面電極８７２と第２接続導電体８２３Ｂとの間の距離をそれぞれ短くすることができる。したがって、上面配線８７０の長さを短くすることができる。
　（１－８）基板８１０の基板側面８１１～８１４のそれぞれには、貫通配線８２２が露出している。この構成によれば、電子部品８０１Ａがたとえば配線基板にはんだによって実装される場合、はんだが貫通配線８２２のうち基板側面８１１～８１４から露出した面にも接してフィレットを形成する。これにより、電子部品８０１Ａが配線基板に実装されたときにはんだによる電子部品８０１Ａの接合状態を視認することができる。
　（１－９）封止樹脂８４０の樹脂側面８４１～８４４のそれぞれには、主面配線８２１が露出している。この構成によれば、電子部品８０１Ａがたとえば配線基板にはんだによって実装される場合、はんだが主面配線８２１のうち樹脂側面８４１～８４４から露出した面にも接してフィレットを形成する。これにより、電子部品８０１Ａが配線基板に実装されたときにはんだによる電子部品８０１Ａの接合状態を視認することができる。
　（１－１０）主面配線８２１、貫通配線８２２および接続導電体８２３はそれぞれ電解めっきによって形成されている。換言すると、内部電極８２０は電解めっきによって形成されている。また、外部電極８５０はそれぞれ無電解めっきによって形成されている。したがって、電子部品８０１Ａは、めっき処理によって配線されたものであって、金属板から形成されるリードフレームを用いていない。めっき処理による配線は、リードフレーム構造を採用した場合よりも薄くできる。したがって、電子部品８０１Ａの薄型化を実現できる。加えて、第１機能素子８３０にＬＳＩを用いる場合、ＬＳＩの高集積化に伴い端子の数が増加し、内部電極などを微細化することが必要とされているが、リードフレームを用いる場合、金属板を加工するので微細化には限度があった。一方、本実施形態の電子部品８０１Ａは、めっき処理によって内部電極８２０を形成するため、微細化にも対応できる。したがって、より多くの端子を有する電子部品を製造できる。
　［第８実施形態］
　図７９～図１００を参照して、本開示の第８実施形態にかかる電子部品８０１Ｂについて説明する。本実施形態の電子部品８０１Ｂは、第７実施形態の電子部品８０１Ａと比較して、基板８１０に代えて、絶縁部材８９０を備えている点および内部電極８２０の構成が主に異なる。以下の説明において、第７実施形態の電子部品８０１Ａの構成要素と共通する構成要素には同一の符号を付し、その説明を省略する場合がある。
　（電子部品の構成）
　図７９に示すように、絶縁部材８９０は、電気絶縁性を有する材料からなり、たとえばポリイミド樹脂やフェノール樹脂からなる。絶縁部材８９０は、電子部品８０１Ｂの下面側（裏面側）に設けられている。本実施形態では、絶縁部材８９０は、厚さ方向ｚにおいて封止樹脂８４０よりも下方に配置されている。また、本実施形態では、厚さ方向ｚから視た絶縁部材８９０の形状は、厚さ方向ｚから視た基板８１０の形状（図５０および図５２参照）と同じである。絶縁部材８９０は、厚さ方向ｚにおいて互いに反対側を向く絶縁主面８９０ｓおよび絶縁裏面８９０ｒと、厚さ方向ｚにおいて絶縁主面８９０ｓと絶縁裏面８９０ｒとの間に設けられた４つの絶縁側面８９０ｘと、を有している。各絶縁側面８９０ｘは、第１方向ｘまたは第２方向ｙを向いている。
　絶縁部材８９０の絶縁主面８９０ｓは、厚さ方向ｚにおいて第１機能素子８３０の素子裏面８３０ｒと同じ方向を向いており、第１機能素子８３０の素子主面８３０ｓと対面している。絶縁部材８９０の絶縁裏面８９０ｒは、厚さ方向ｚにおいて第１機能素子８３０の素子主面８３０ｓと同じ方向を向いている。絶縁部材８９０には、複数の凹部８９１と、貫通孔８９２とが形成されている。本実施形態では、複数の凹部８９１の配置態様は、第７実施形態の複数の凹部８１５（図５２参照）の配置態様と同じである。すなわち、複数の凹部８９１は、絶縁部材８９０の各辺に対して４つずつ設けられている。厚さ方向ｚから視た各凹部８９１の形状は、矩形凹状である。厚さ方向ｚから視た各凹部８９１の形状は、第７実施形態における厚さ方向ｚから視た凹部８１５の形状と同様である。
　貫通孔８９２は、厚さ方向ｚにおいて基板８１０を貫通している。貫通孔８９２は、絶縁部材８９０の第１方向ｘおよび第２方向ｙの中央部に設けられている。厚さ方向ｚから視た貫通孔８９２の形状は、矩形状である。
　なお、厚さ方向ｚから視た各凹部８９１の形状は、任意に変更可能である。厚さ方向ｚから視た各凹部８９１の形状は、正方形となる凹状、円弧状等であってもよいし、四角形以外の多角形となる凹状であってもよい。また、厚さ方向ｚから視た貫通孔８９２の形状は、任意に変更可能である。厚さ方向ｚから視た貫通孔８９２の形状は、正方形、円形、楕円形等であってもよいし、四角形以外の多角形であってもよい。
　内部電極８２０は、複数（本実施形態では１６個）の配線層８２４と、複数（本実施形態では２個）の接続導電体８２３と、を有している。配線層８２４の配置態様は、第７実施形態の主面配線８２１および貫通配線８２２の配置態様（図５２参照）と同じである。本実施形態も第７実施形態と同様に、２個の接続導電体８２３を第１接続導電体８２３Ａおよび第２接続導電体８２３Ｂとする。第１接続導電体８２３Ａは、複数の配線層８２４のうち１つの配線層８２４と電気的に接続されている。第２接続導電体８２３Ｂは、複数の配線層８２４のうち別の１つの配線層８２４と電気的に接続されている。各接続導電体８２３Ａ，８２３Ｂの配置態様は、第７実施形態の各接続導電体８２３Ａ，８２３Ｂの配置態様と同じである。
　図７９に示すように、各配線層８２４は、厚さ方向ｚにおいて反対側を向く配線主面８２４ｓおよび配線裏面８２４ｒを有している。配線主面８２４ｓは絶縁部材８９０の絶縁主面８９０ｓと同じ方向を向いており、配線裏面８２４ｒは絶縁部材８９０の絶縁裏面８９０ｒと同じ方向を向いている。各配線層８２４は、電気導電性を有する材料からなる。各配線層８２４の材料としては、たとえばＣｕ、Ｃｕ合金等を用いることができる。本実施形態では、各配線層８２４は、めっき層を含む。
　各配線層８２４は、主面配線８２５および貫通配線８２６を含む。本実施形態では、各配線層８２４は、主面配線８２５と貫通配線８２６とが一体に形成されている。このため、配線主面８２４ｓは、主面配線８２５の配線主面を構成しており、配線裏面８２４ｒは、主面配線８２５の裏面および貫通配線８２６の裏面を構成している。貫通配線８２６の裏面は厚さ方向ｚにおいて絶縁部材８９０から露出しているため、配線裏面８２４ｒは、貫通配線８２６のうち絶縁裏面８９０ｒから露出する露出裏面を構成しているともいえる。
　主面配線８２５は、絶縁部材８９０の絶縁主面８９０ｓに形成されている。貫通配線８２６は、絶縁部材８９０の各凹部８９１および貫通孔８９２に形成されている。厚さ方向ｚから視た各貫通配線８２６の形状は、厚さ方向ｚから視た各凹部８９１および貫通孔８９２の形状に応じて決められる。本実施形態では、厚さ方向ｚから視た各貫通配線８２６の形状は矩形状である。
　図８０に示すように、各配線層８２４は、互いに積層されたシード層８２４ａおよびめっき層８２４ｂから構成されている。シード層８２４ａは、たとえば主成分がＴｉである第１層および主成分がＣｕである第２層からなる。シード層８２４ａの厚さは、２００ｎｍ以上８８００ｎｍ以下程度である。めっき層８２４ｂは、主成分がＣｕである。めっき層８２４ｂの厚さは、２０μｍ以上５０μｍ以下程度である。なお、シード層８２４ａの厚さおよびめっき層８２４ｂの厚さは、上記したものに限定されない。
　各接続導電体８２３Ａ，８２３Ｂはそれぞれ、配線層８２４の配線主面８２４ｓから厚さ方向ｚに沿って上方に延びている。より詳細には、各接続導電体８２３Ａ，８２３Ｂは、主面配線８２５の上面８２５ｓから厚さ方向ｚに沿って上方に延びている。各接続導電体８２３Ａ，８２３Ｂの構成は、第７実施形態の各接続導電体８２３Ａ，８２３Ｂの構成と同様である。また各接続導電体８２３Ａ，８２３Ｂの上面８２３ｓは、第７実施形態と同様に、封止樹脂８４０の樹脂主面８４０ｓから露出している。
　封止樹脂８４０の樹脂主面８４０ｓには、第７実施形態と同様に、上面配線８７０および絶縁膜８７３が形成されている。上面配線８７０には、第７実施形態と同様に、第２機能素子８６０が接続されている。樹脂主面８４０ｓに対する第２機能素子８６０の搭載位置は、第７実施形態の樹脂主面８４０ｓに対する第２機能素子８６０の搭載位置と同じである。このため、第１機能素子８３０と第２機能素子８６０との位置関係も第７実施形態の第１機能素子８３０と第２機能素子８６０との位置関係と同じである。
　（電子部品の製造方法）
　図８１～図１００を参照して、本開示の第８実施形態にかかる電子部品８０１Ｂの製造方法について説明する。これらの図において示す各方向の定義は、図４９～図５８にて示される方向の定義と同一である。
　電子部品８０１Ｂの製造方法は、支持基板１７００を用意する工程を備えている。より詳細には、図８１に示すように、厚さ方向ｚにおいて互いに反対側を向く上面１７０１および下面１７０２を有する支持基板１７００を用意する。支持基板１７００は、たとえばガラス基板あるいはＳｉ基板である。本実施形態では、支持基板１７００として透光性を有するガラス基板を用いる。支持基板１７００の厚さは、０．５μｍ程度である。
　電子部品８０１Ｂの製造方法は、支持基板１７００の上面１７０１に、仮固定材１７１０を形成する工程を備えている。より詳細には、図８１に示すように、支持基板１７００の上面１７０１の全面を覆うように、仮固定材１７１０を形成する。
　電子部品８０１Ｂの製造方法は、仮固定材１７１０上にスパッタ膜１７２０を形成する工程を備えている。より詳細には、図８１に示すように、仮固定材１７１０の全面を覆うようにスパッタ膜１７２０を形成する。スパッタ膜１７２０は、主成分がＴｉである金属膜である。
　電子部品８０１Ｂの製造方法は、図８２に示す絶縁層１７９０を形成する工程を備えている。この絶縁層１７９０は、電子部品８０１Ｂの絶縁部材８９０（図７９参照）に対応する。より詳細には、絶縁層１７９０は、たとえばポリイミド樹脂やフェノール樹脂等の感光性樹脂材料からなる絶縁膜である。絶縁層１７９０は、厚さ方向ｚにおいて互いに反対側を向く絶縁主面１７９０ｓおよび絶縁裏面１７９０ｒを有している。この工程では、たとえばスピンコータ（回転式塗布装置）を用いて、絶縁層１７９０をスパッタ膜１７２０上に塗布する。なお、フィルム状の感光性樹脂材料を貼り付けるようにしてもよい。そして、当該感光性樹脂材料に対して露光および現像を行うことで、パターニングを行う。これにより、絶縁層１７９０が形成される。このように、電子部品８０１Ｂの製造方法は、絶縁層形成工程を備えているともいえる。
　電子部品８０１Ｂの製造方法は、図８３に示す配線層１７２４を形成する工程を備えている。
　より詳細には、図８４に示すように、まず、シード層１７２４ａを形成する。シード層１７２４ａの一部が、後に、電子部品８０１Ｂの内部電極８２０の一部（具体的には、配線層８２４のシード層８２４ａ）に対応する。シード層１７２４ａの形成は、スパッタリング法による。シード層１７２４ａは、絶縁層１７９０および絶縁層１７９０に対して露出しているスパッタ膜１７２０のそれぞれの全面にわたって形成される。本実施形態のシード層１７２４ａは、互いに積層されたＴｉ層およびＣｕ層から構成される。シード層１７２４ａを形成する工程では、絶縁層１７９０および絶縁層１７９０に対して露出しているスパッタ膜１７２０に接するＴｉ層を形成した後に、そのＴｉ層に接するＣｕ層を形成する。
　次に、図８５に示すように、めっき層１７２４ｂを形成する。図８５では、シード層１７２４ａの一部に形成されためっき層１７２４ｂを示している。図８５に示す各配線層１７２４は、シード層１７２４ａおよびめっき層１７２４ｂの積層構造からなる。
　図８５に示すように、めっき層１７２４ｂは、電子部品８０１Ｂの内部電極８２０の一部（具体的には、配線層８２４のめっき層８２４ｂ）に対応する。めっき層８２４ｂの形成は、フォトリソグラフィによるパターン形成および電解めっきによる。めっき層１７２４ｂを形成する工程では、まず、めっき層１７２４ｂを形成するためのレジスト層（図示略）をフォトリソグラフィによって形成する。このレジスト層の形成においては、シード層１７２４ａの全面を覆うように、感光性レジストを塗布し、この感光性レジストに対して露光・現像を行うことによってパターニングを行う。このパターニングによって、シード層１７２４ａの一部（めっき層１７２４ｂを形成する部分）が露出する。そして、シード層１７２４ａを導電経路とした電解めっきによって、露出したシード層１７２４ａ上にめっき層１７２４ｂを形成する。その後、レジスト層を除去することによって、図８５に示すめっき層１７２４ｂが形成される。
　次に、図８５に示すように、めっき層１７２４ｂに覆われていない不要なシード層１７２４ａを全て除去する。この不要なシード層１７２４ａの除去は、ウェットエッチングによって行う。このウェットエッチングでは、たとえばＨ２ＳＯ４およびＨ２Ｏ２（過酸化水素）の混合溶液が用いられる。不要なシード層１７２４ａを除去する工程によって、シード層１７２４ａが除去された部分から、絶縁層１７９０が露出する。また、不要なシード層１７２４ａが除去されたことによって、シード層１７２４ａおよびめっき層１７２４ｂからなる配線層１７２４が形成される。この配線層１７２４は、電子部品８０１Ｂの内部電極８２０の配線層８２４（図６１参照）に対応する。このように、電子部品８０１Ｂの製造方法は、第１内部電極形成工程を備えているともいえる。
　電子部品８０１Ｂの製造方法は、図８６に示す複数（本実施形態では２個）の接続導電体１７２３を形成する工程を備えている。
　より詳細には、図８７に示すように、まず、シード層１７２３ａを形成する。シード層１７２３ａの一部が、後に、電子部品８０１Ｂの内部電極８２０の一部（具体的には接続導電体８２３のシード層８２３ａ）に対応する。シード層１７２３ａの形成は、スパッタリング法による。シード層１７２３ａは、配線層１７２４および絶縁層１７９０のうち配線層１７２４に対して露出した部分のそれぞれの全体にわたって形成される。本実施形態では、シード層１７２３ａは、互いに積層されたＴｉ層およびＣｕ層から構成される。シード層１７２３ａを形成する工程では、配線層１７２４および絶縁層１７９０のうち配線層１７２４に対して露出した部分に接するＴｉ層を形成した後に、このＴｉ層に接するＣｕ層を形成する。
　次に、図８８に示すように、めっき層１７２３ｂを形成する。図８８では、シード層１７２３ａの一部に形成されためっき層１７２３ｂを示している。図８８に示す各接続導電体１７２３は、シード層１７２３ａおよびめっき層１７２３ｂの積層構造からなる。
　図８８に示すように、めっき層１７２３ｂは、電子部品８０１Ｂの内部電極８２０の一部（具体的には接続導電体１７２３のめっき層８２３ｂ）に対応する。めっき層１７２３ｂの形成は、フォトリソグラフィによるパターン形成および電解めっきによる。めっき層１７２３ｂを形成する工程では、まずめっき層１７２３ｂを形成するためのレジスト層（図示略）をフォトリソグラフィによって形成する。このレジスト層の形成においては、シード層１７２３ａのお全面を覆うように、感光性レジストを塗布し、この感光性レジストに対して露光・現像を行うことによってパターニングを行う。このパターニングによって、シード層１７２３ａの一部（めっき層１７２３ｂを形成する部分）が露出する。そして、シード層１７２３ａを導電経路とした電解めっきによって、露出したシード層１７２３ａ上にめっき層１７２３ｂが形成される。
　電子部品８０１Ｂの製造方法は、不要なシード層１７２３ａを除去する工程を備えている。より詳細には、めっき層１７２３ｂおよび接合部８８０に覆われていない不要なシード層１７２３ａを全て除去する。この不要なシード層１７２３ａの除去は、上述の不要なシード層１７２４ａの除去と同様に行う。すなわち、たとえばＨ２ＳＯ４およびＨ２Ｏ２の混合溶液を用いたウェットエッチングによって行う。これにより、シード層１７２３ａが除去された部分から、配線層１７２４、絶縁層１７９０およびスパッタ膜１７２０が露出する。また、不要なシード層１７２３ａが除去されたことによって、シード層１７２３ａおよびめっき層１７２３ｂからなる接続導電体１７２３が形成される。接続導電体１７２３は、電子部品８０１Ｂの内部電極８２０の接続導電体８２３（図７９参照）に対応する。このように、電子部品８０１Ｂの製造方法は、第２内部電極形成工程を備えているともいえる。
　電子部品８０１Ｂの製造方法は、図８９に示す接合部８８０を形成する工程を備えている。本実施形態の接合部８８０を形成する工程は、第７実施形態の接合部８８０を形成する工程と同様である。
　電子部品８０１Ｂの製造方法は、図９０に示す第１機能素子８３０を搭載する工程を備えている。本実施形態の第１機能素子８３０の搭載方法は、第７実施形態の第１機能素子８３０の搭載方法と同様である。すなわち、電子部品８０１Ｂの製造方法は、第１素子搭載工程を備えているともいえる。
　図９１に示すように、電子部品８０１Ｂの製造方法は、第１機能素子８３０を覆う樹脂層１７４０を形成する工程を備えている。この樹脂層１７４０は、電子部品８０１Ｂの封止樹脂８４０（図７９参照）に対応する。本実施形態の樹脂層１７４０の形成方法としては、全ての第１機能素子８３０に対して一括して封止する樹脂層１７４０を形成する。樹脂層１７４０は、たとえばエポキシ樹脂を主剤とした合成樹脂である。たとえばトランスファ成型によって樹脂層１７４０を形成する。このように、電子部品８０１Ｂの製造方法は、樹脂層形成工程を備えているともいえる。
　電子部品８０１Ｂの製造方法は、図９２に示す樹脂層１７４０および接続導電体１７２３の厚さを薄くするように樹脂層１７４０および接続導電体１７２３切削する工程を備えている。本実施形態の樹脂層１７４０および接続導電体１７２３を薄くするように切削する工程は、第７実施形態の樹脂層１６４０および接続導電体１６２３（ともに図７１参照）を薄くするように樹脂層１６４０および接続導電体１６２３を切削する工程と同様である。これにより、接続導電体８２３が形成される。接続導電体８２３の上面８２３ｓは、樹脂層１７４０のうち厚さ方向ｚにおける支持基板１７００とは反対側の端面である樹脂主面１７４０ｓから露出する。このように、電子部品８０１Ｂの製造方法は、樹脂層切削工程を備えているともいえる。
　電子部品８０１Ｂの製造方法は、図９３に示す上面配線８７０および絶縁膜８７３を形成する工程を備えている。本実施形態の上面配線８７０および絶縁膜８７３を形成する工程は、第７実施形態の上面配線８７０および絶縁膜８７３を形成する工程と同様である。すなわち、電子部品８０１Ｂの製造方法は、上面配線形成工程および絶縁膜形成工程を備えているともいえる。
　電子部品８０１Ｂの製造方法は、図９４に示すように、スパッタ膜１７２０から支持基板１７００（図９３参照）を剥離する工程を備えている。支持基板１７００を剥離する工程では、まず樹脂層１７４０の樹脂主面１７４０ｓ（絶縁膜８７３）にダイシングテープＤＴを貼り付ける。その後、たとえば支持基板１７００の下面１７０２（図９３参照）からレーザを照射する。このとき、レーザ光は、支持基板１７００を透過して、仮固定材１７１０（図９３参照）に照射される。これにより、仮固定材１７１０の密着力が低下して、支持基板１７００をスパッタ膜１７２０から剥離できる。支持基板１７００をスパッタ膜１７２０から剥離した後、仮固定材１７１０が部分的に残る（たとえばすすとして残存する）場合、この部分的に残った仮固定材１７１０をたとえばプラズマによって除去する。以上の処理によって、支持基板１７００および仮固定材１７１０が除去される。
　なお、支持基板１７００の剥離を行う方法は、レーザ照射による方法に限定されない。たとえば、厚さ方向ｚと直交する方向（第１方向ｘまたは第２方向ｙ）から空気を吹きかけて、支持基板１７００等をスパッタ膜１７２０から剥離してもよいし、加熱することによって仮固定材１７１０を軟化させてから、支持基板１７００等をスパッタ膜１７２０から剥離してもよい。ここで、レーザ照射による剥離の場合はレーザ光を透過させるため、支持基板１７００は適度な透光性を有する素材である必要がある。一方、空気を吹きかけた剥離や加熱による剥離の場合、支持基板１７００としてガラス基板の代わりにたとえばＳｉ基板等を用いることもできる。
　図９５に示すように、電子部品８０１Ｂの製造方法は、スパッタ膜１７２０（図９４参照）を除去する工程を備えている。このスパッタ膜１７２０を除去することによって、絶縁層１７９０の絶縁裏面１７９０ｒおよび配線層１７２４の裏面１７２４ｒが露出する。
　電子部品８０１Ｂの製造方法は、絶縁層１７９０および配線層１７２４を切断し樹脂層１７４０をハーフカットする工程を備えている。より詳細には、図９６に示すように、樹脂層１７４０の下面にダイシングテープＤＴを貼付し、絶縁層１７９０および配線層１７２４を切断するとともに樹脂層１７４０の厚さ方向ｚの一部を切削する（ハーフカットする）。このような絶縁層１７９０および配線層１７２４の切断および樹脂層１７４０のハーフカットにあたっては、図９５に示す切断線ＣＬ（一点鎖線）に沿ってたとえばダイシングブレードによって絶縁層１７９０からダイシングテープＤＴに向けて切り込む。なお、図９５に示す切断線ＣＬにおいて、短辺方向の幅はダイシングブレードの厚さ（幅）である。このように、絶縁層１７９０および配線層１７２４を切断することによって、配線層８２４および絶縁部材８９０が形成される。そして、樹脂層１７４０をハーフカットすることによって、樹脂層１７４０には分離溝１７４５が形成される。このように、電子部品８０１Ｂの製造方法は、切断工程を備えているともいえる。また、電子部品８０１Ｂの製造方法は、第１切断工程を備えているともいえる。
　電子部品８０１Ｂの製造方法は、図９７に示すように、外部電極８５０を形成する工程を備えている。本実施形態の外部電極８５０を形成する工程は、第７実施形態の外部電極８５０を形成する工程と同様である。
　電子部品８０１Ｂの製造方法は、図９８に示すように、第１機能素子８３０を１つの単位とした個片に分割する工程を備えている。本実施形態の第１機能素子８３０を１つの単位とした個片に分割する工程は、第７実施形態の第１機能素子８３０を１つの単位とした個片に分割する工程と同様である。すなわち、電子部品８０１Ｂの製造方法は、切断工程を備えているともいえる。また、電子部品８０１Ｂの製造方法は、第２切断工程を備えているともいえる。
　電子部品８０１Ｂの製造方法は、図９９および図１００に示すように、第２機能素子８６０を実装する工程を備えている。本実施形態の第２機能素子８６０を実装する工程は、第７実施形態の第２機能素子８６０を実装する工程と同様である。すなわち、図９９に示すように、上面配線８７０の第１上面電極８７１および第２上面電極８７２のそれぞれにはんだＳＤを形成した後、図１００に示すように、第２機能素子８６０をはんだＳＤに固定する。このように、電子部品８０１Ｂの製造方法は、第２機能素子搭載工程を備えているともいえる。以上の工程を経て、電子部品８０１Ｂを製造できる。
　（効果）
　本実施形態によれば、第７実施形態と同様の効果に加え、以下の効果が得られる。
　（２－１）配線層８２４として主面配線８２５と貫通配線８２６とが一体に形成されている。この構成によれば、主面配線８２５と貫通配線８２６とを個別に形成する場合と比較して、配線層８２４を形成する工程を簡略化できる。
　（２－２）貫通配線８２６と主面配線８２５とが同じ厚さによって形成されている。この構成によれば、貫通配線８２６が端子ピラーによって形成される場合と比較して、絶縁部材８９０の厚さを薄くすることができる。
　［第９実施形態］
　図１０１～図１０５を参照して、本開示の第９実施形態にかかる電子部品８０１Ｃについて説明する。本実施形態の電子部品８０１Ｃは、第７実施形態の電子部品８０１Ａと比較して、第２機能素子８６０の種類および個数と、接続導電体８２３の個数および配置態様とが主に異なる。以下の説明において、第７実施形態の電子部品８０１Ａの構成要素と共通する構成要素には同一の符号を付し、その説明を省略する場合がある。また、図１０１は、便宜上、第２機能素子８６０を二点鎖線で示している。
　図１０１に示すように、本実施形態の電子部品８０１Ｃは、第１機能素子８３０および複数（本実施形態では４個）の第２機能素子８６０によってオーディオ出力装置を構成している。オーディオ出力装置は、微弱なオーディオ信号を増幅し、スピーカやヘッドホン等の電気音響変換素子１０００（図１０５参照）を駆動させるための装置である。
　複数の第２機能素子８６０は、第１方向ｘおよび第２方向ｙにおいて互いに離間して配列されている。本実施形態では、樹脂主面８４０ｓのうち樹脂側面８４１の近くに第１方向ｘにおいて互いに離間した２つの第２機能素子８６０が配列されており、樹脂主面８４０ｓのうち樹脂側面８４２の近くに第１方向ｘにおいて互いに離間した２つの第２機能素子８６０が配列されている。
　図１０２に示すように、樹脂主面８４０ｓに形成された上面配線９００は、第２機能素子８６０と電気的に接続するための上面電極９０１を有している。本実施形態では、１つの第２機能素子８６０あたりに４つの上面電極９０１が形成されている。この４つの上面電極９０１は、第１方向ｘおよび第２方向ｙにおいて互いに離間して配列されている。このように、本実施形態では、上面配線９００は、１６個の上面電極９０１を有している。
　図１０２および図１０３に示すように、接続導電体８２３は、１６個の上面電極９０１と１６個の主面配線８２１とを個別に電気的に接続するため、１６個設けられている。換言すれば、各主面配線８２１には、接続導電体８２３が接続されている。
　図１０２に示すように、４個の接続導電体８２３は、厚さ方向ｚにおいて上面電極９０１と重なっている。すなわち、接続導電体８２３は上面電極９０１と接している。このため、上面配線９００は、厚さ方向ｚにおいて互いに重ならない１２個の接続導電体８２３と１２個の上面電極９０１とを個別に接続する１２個の接続配線９０２を有する。このように、第１機能素子８３０と、４個の第２機能素子８６０とは互いに電気的に接続されている。
　図１０４に示すように、厚さ方向ｚにおいて上面電極９０１と重なっていない接続導電体８２３の上面８２３ｓ上には、接続配線９０２が形成されている。すなわち接続配線９０２は、接続導電体８２３の上面８２３ｓを覆っている。この接続配線９０２は、絶縁膜８７３によって覆われている。
　図１０５は、オーディオ出力装置としての電子部品８０１Ｃの簡略的な回路構成を示している。本実施形態では、各第２機能素子８６０は、電気音響変換素子１０００と電気的に接続されており、オーディオ信号を増幅したうえで電気音響変換素子１０００に出力する。各第２機能素子８６０は、オーディオ信号を増幅して出力するフルブリッジ型の出力段８６３と、出力段８６３から出力されたオーディオ信号のノイズを除去するＬＣフィルタ８６４と、を有している。本実施形態では、各第２機能素子８６０は、ＢＴＬ（Balanced Trans Less）方式が用いられているため、出力段８６３と出力段８６３に接続された２個のＬＣフィルタ８６４を有している。このＢＬＴ方式を用いることによって、出力カップリングコンデンサが不要となり、電気音響変換素子１０００の出力が２倍になる。
　図１０５に示すように、各第２機能素子８６０は、出力段８６３と２個のＬＣフィルタ８６４とを封止樹脂によって封止することによってパッケージ化した構成であり、４つの外部電極８６５を有している。４つの外部電極８６５のうち２つの外部電極８６５は、出力段８６３のうち一つのハーフブリッジ回路の入力側に電気的に接続される入力電極と、２個のＬＣフィルタ８６４のうちの一方のＬＣフィルタ８６４の出力側に電気的に接続される出力電極とを構成している。残りの２つの外部電極８６５は、出力段８６３のうち別の一つのハーフブリッジ回路の入力側に電気的に接続される入力電極と、２個のＬＣフィルタ８６４のうち他方のＬＣフィルタ８６４の出力側に電気的に接続される出力電極とを構成している。
　出力段８６３は、直列に接続された一対のトランジスタが２つ並列に接続された構成である。トランジスタの一例は、Ｎ型のＭＯＳＦＥＴである。出力段８６３は、上アームのＭＯＳＦＥＴのソース電極と、下アームのＭＯＳＦＥＴのドレイン電極とが接続されたアームが２つ並列に接続されている。
　各ＬＣフィルタ８６４は、インダクタ８６４ａとキャパシタ８６４ｂとが直列に接続された構成である。インダクタ８６４ａの第１端部は、上アームのＭＯＳＦＥＴのソース電極と、下アームのＭＯＳＦＥＴのドレイン電極との間のノードに接続されている。インダクタ８６４ａの第２端部は、キャパシタ８６４ｂの第１端部に接続されている。キャパシタ８６４ｂの第２端部は接地されている。また、インダクタ８６４ａの第２端部およびキャパシタ８６４ｂの第１端部は、外部電極８６５を介して電気音響変換素子１０００に接続されている。
　第１機能素子８３０は、各第２機能素子８６０を制御する制御回路素子であり、たとえばＬＳＩにより構成されている。第１機能素子８３０は、各第２機能素子８６０の出力段８６３における各ＭＯＳＦＥＴのオンオフのスイッチングを制御する。第１機能素子８３０は、上アームのＭＯＳＦＥＴのスイッチングを制御する上アーム駆動回路と、下アームのＭＯＳＦＥＴのスイッチングを制御する下アーム駆動回路と、上アーム駆動回路および下アーム駆動回路に対して各ＭＯＳＦＥＴを制御するためのＰＷＭ信号を出力する信号生成回路と、を有している。このように、本実施形態の電子部品８０１Ｃは、Ｄ級アンプ回路を備えるオーディオ出力装置であるといえる。
　本実施形態の作用について説明する。
　第２機能素子８６０が第１機能素子８３０のように封止樹脂８４０によって封止されていないため、換言すると、第２機能素子８６０が封止樹脂８４０の外部である樹脂主面８４０ｓに実装されているため、樹脂主面８４０ｓに実装する第２機能素子８６０の個数を容易に変更できる。したがって、電子部品８０１Ｃに電気的に接続する電気音響変換素子１０００の個数に応じて、樹脂主面８４０ｓに実装する第２機能素子８６０の個数を調整することができる。
　本実施形態によれば、第７実施形態の効果に加え、以下の効果が得られる。
　（３－１）第２機能素子８６０は、出力段８６３としてトランジスタを有している。この構成によれば、第２機能素子８６０は封止樹脂８４０の外部に設けられており、トランジスタの駆動により生じる熱が電子部品８０１Ｃの外部に放熱しやすくなる。したがって、トランジスタの熱が第１機能素子８３０の駆動により生じる熱と干渉しにくくなり、トランジスタおよび第１機能素子８３０による熱集中の発生を抑制できる。
　また、第２機能素子８６０に出力段８６３が含まれることによって大電流が流れるトランジスタの配線が第２機能素子８６０内に設けられるため、第１機能素子８３０から第２機能素子８６０の出力段８６３に供給する電流が小さくなる。したがって、第１機能素子８３０と第２機能素子８６０とを接続する内部電極８２０におけるＥＭＩノイズを低減することができる。
　［変更例］
　上記各実施形態は本開示に関する電子部品および電子部品の製造方法が取り得る形態の例示であり、その形態を制限することを意図していない。本開示に関する電子部品および電子部品の製造方法は、上記各実施形態に例示された形態とは異なる形態を取り得る。その一例は、上記各実施形態の構成の一部を置換、変更、もしくは、省略した形態、又は上記各実施形態に新たな構成を付加した形態である。以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、説明の便宜上、以下の変更例では、基本的には第７実施形態を用いて説明するが、技術的な矛盾が生じない限り、他の実施形態にも適用できる。
　・第７および第９実施形態において、主面配線８２１の構成は任意に変更可能である。一例では、主面配線８２１は、第８実施形態の配線層８２４のようなシード層８２４ａおよびめっき層８２４ｂの積層構造であってもよい。なお、第８実施形態の配線層８２４を第７実施形態の主面配線８２１のような金属層８２１ａおよび導電層８２１ｂの積層構造としてもよい。
　・第７および第９実施形態において、第８実施形態の主面配線８２５および貫通配線８２６のように主面配線８２１と貫通配線８２２とが一体に形成されてもよい。
　・第８実施形態において、第７実施形態の主面配線８２１および貫通配線８２２のように主面配線８２５と貫通配線８２６とが個別に形成されてもよい。
　・第７および第９実施形態において、主面配線８２１の幅寸法（厚さ方向ｚから視て主面配線８２１が延びる方向と直交する方向の寸法）と、貫通配線８２２の幅寸法（厚さ方向ｚから視て貫通配線８２２が延びる方向と直交する方向の寸法）とはそれぞれ任意に変更可能である。一例では、主面配線８２１の幅寸法は、貫通配線８２２の幅寸法よりも大きくてもよい。また主面配線８２１の幅寸法は、貫通配線８２２の幅寸法よりも小さくてもよい。
　・第９実施形態において、電子部品８０１Ｃは、基板８１０に代えて、電子部品８０１Ｂの絶縁部材８９０を備えていてもよい。この場合、主面配線８２１および貫通配線８２２に代えて、配線層８２４が用いられる。
　・第９実施形態において、第１機能素子８３０の構成および第２機能素子８６０の構成はそれぞれ任意に変更可能である。一例では、図１０６に示すように、第１機能素子８３０が第９実施形態の各第２機能素子８６０の出力段８６３を有していてもよい。第１機能素子８３０は、各第２機能素子８６０の出力段８６３を制御する制御回路８３６を有している。制御回路８３６は、たとえばＬＳＩからなる。第１機能素子８３０が出力段８６３を有するため、各第２機能素子８６０から出力段８６３が省略される。各第２機能素子８６０は、ＬＣフィルタ８６４を有している。
　ここで、電子部品８０１Ｃは第１機能素子８３０および第２機能素子８６０を内部電極８２０および上面配線８７０によって導通しているため、第２機能素子８６０が電子部品８０１Ｃの封止樹脂８４０から離間して配置される構成と比較して、第１機能素子８３０と第２機能素子８６０との導電経路が短くなる。したがって、図１０６に示すように、第１機能素子８３０が出力段８６３を有していることによって、第１機能素子８３０の出力段８６３から第２機能素子８６０に大電流が流れたとしても、第１機能素子８３０と第２機能素子８６０との導電経路が短いため、ＥＭＩノイズの増大を抑制できる。
　・各実施形態において、電子部品８０１Ａ，８０１Ｂ，８０１Ｃの形状は適宜変更されてもよい。一例では、電子部品８０１Ａは、封止樹脂８４０から段差８４５を省略した構成である。すなわち、封止樹脂８４０が第１樹脂部分８４６と第２樹脂部分８４７とに区画されない構成である。このような電子部品８０１Ａの製造方法では、基材１６１０を切断し、樹脂層１６４０をハーフカットする工程に代えて、個片化する工程となる。すなわち、個片化する工程の後に外部電極８５０を形成する工程を行う。なお、第８実施形態の電子部品８０１Ｂおよび第９実施形態の電子部品８０１Ｃから段差８４５を省略してもよい。
　・第７および第９実施形態において、厚さ方向ｚから視て、基板８１０から露出する貫通配線８２２の裏面８２２ｒの形状は任意に変更可能である。第１方向ｘに互いに離間して配列される貫通配線８２２の裏面８２２ｒにおける厚さ方向ｚから視た形状は、第２方向ｙが長辺となり、第１方向ｘが短辺となる矩形状であってもよい。第２方向ｙに互いに離間して配列される貫通配線８２２の裏面８２２ｒにおける厚さ方向ｚから視た形状は、第１方向ｘが長辺となり、第２方向ｙが短辺となる矩形状であってもよい。なお、厚さ方向ｚから視た貫通配線８２２の裏面８２２ｒの形状は、矩形状に限られず、円形や楕円形等であってもよい。
　・第８実施形態において、厚さ方向ｚから視て、絶縁部材８９０から露出する貫通配線８２６の裏面８２６ｒの形状は任意に変更可能である。第１方向ｘに互いに離間して配列される貫通配線８２６の裏面８２６ｒにおける厚さ方向ｚから視た形状は、第２方向ｙが長辺となり、第１方向ｘが短辺となる矩形状であってもよい。第２方向ｙに互いに離間して配列される貫通配線８２６の裏面８２６ｒにおける厚さ方向ｚから視た形状は、第１方向ｘが長辺となり、第２方向ｙが短辺となる矩形状であってもよい。なお、厚さ方向ｚから視た貫通配線８２６の裏面８２６ｒの形状は、矩形状に限られず、円形や楕円形等であってもよい。
　・各実施形態において、厚さ方向ｚから視た貫通孔８１６，８９２の形状および貫通孔８１６，８９２に配置される貫通配線８２２，８２６の厚さ方向ｚから視た形状（外部電極８５０の厚さ方向ｚから視た形状）はそれぞれ任意に変更可能である。一例では、図１０７に示すように、厚さ方向ｚから視た貫通孔８１６の形状および貫通孔８１６に配置される貫通配線８２２の厚さ方向ｚから視た形状（外部電極８５０の厚さ方向ｚから視た形状）はそれぞれ正方形である。図示された例においては、貫通孔８１６の第２方向ｙの寸法および貫通孔８１６に配置される貫通配線８２２の第２方向ｙの寸法（外部電極８５０の第２方向ｙの寸法）が第７実施形態の貫通孔８１６の第２方向ｙの寸法および貫通孔８１６に配置される貫通配線８２２の第２方向ｙの寸法（外部電極８５０の第２方向ｙの寸法）よりも大きい。この構成によれば、第１機能素子８３０から電子部品８０１Ａの外部に放熱しやすくなる。
　・各実施形態において、貫通孔８１６，８９２に配置される貫通配線８２２，８２６は、主面配線８２１を介して第１機能素子８３０の電極パッド８３２と電気的に接続されていなくてもよい。この場合、貫通孔８１６，８９２に配置される貫通配線８２２，８２６を覆う外部電極８５０を省略してもよい。
　・各実施形態において、貫通孔８１６，８９２および貫通孔８１６，８９２に配置される貫通配線８２２，８２６を省略してもよい。これにともない、貫通孔８１６，８９２に配置される貫通配線８２２，８２６を覆う外部電極８５０も省略される。
　・各実施形態では、内部電極８２０が電解めっきによって形成されたが、これに限られない。たとえばリードフレームによって内部電極８２０の主面配線８２１が形成され、金属柱によって接続導電体８２３が形成されてもよい。この場合、接続導電体８２３は、主面配線８２１の配線主面８２１ｓに導電性接合材によって接合されてもよいし、主面配線８２１と超音波溶接等の溶接によって接合されてもよい。
　・各実施形態では、外部電極８５０が貫通配線８２２，８２６の裏面８２２ｒ，８２６ｒを覆う構成であったが、これに限られない。たとえば、第７および第９実施形態において、外部電極８５０は、貫通配線８２２の側面８２２ｘのうち基板８１０の基板側面８１１～８１４から露出する露出側面８２２ｘａも覆うように構成されてもよい。また外部電極８５０は、主面配線８２１のうち封止樹脂８４０の樹脂側面８４１～８４４から露出する配線側面８２１ｘａも覆うように構成されてもよい。また、第８実施形態において、外部電極８５０は、貫通配線８２６の側面のうち絶縁部材８９０の絶縁側面８９０ｘから露出する側面も覆うように構成されてもよい。また外部電極８５０は、主面配線８２５のうち封止樹脂８４０の樹脂側面８４１～８４４から露出する側面も覆うように構成されてもよい。
　・第７および第９実施形態において、接続導電体８２３の主面配線８２１に対する配置位置は任意に変更可能である。一例では、接続導電体８２３は、主面配線８２１のうち厚さ方向ｚにおいて貫通配線８２２と重なる部分に配置されている。
　・第８実施形態において、接続導電体８２３の配線層８２４に対する配置位置は任意に変更可能である。一例では、第１接続導電体８２３Ａは、配線層８２４のうち貫通配線８２６に接続されている。第２接続導電体８２３Ｂは、配線層８２４のうち貫通配線８２６に接続されている。
　・第７および第８実施形態において、第１接続導電体８２３Ａおよび第２接続導電体８２３Ｂと第１機能素子８３０との配置関係は任意に変更可能である。一例では、第１接続導電体８２３Ａおよび第２接続導電体８２３Ｂがそれぞれ第１機能素子８３０に対して第２方向ｙの一方寄りに配置されてもよい。また、第１接続導電体８２３Ａおよび第２接続導電体８２３Ｂが第１方向ｘにおいて第１機能素子８３０に対して分散して配置されてもよい。また、第１接続導電体８２３Ａおよび第２接続導電体８２３Ｂがそれぞれ第１機能素子８３０に対して第１方向ｘの一方寄りに配置されてもよい。
　・各実施形態において、接続導電体８２３の第１方向ｘおよび第２方向ｙの寸法はそれぞれ任意に変更可能である。一例では、第７実施形態において、第１接続導電体８２３Ａの第１方向ｘの寸法は、第２方向ｙに延びる主面配線８２１の第１方向ｘの寸法よりも大きい。また第２接続導電体８２３Ｂの第１方向ｘの寸法は、第２方向ｙに延びる主面配線８２１の第１方向ｘの寸法よりも大きい。
　・各実施形態において、主面配線８２１、貫通配線８２２および接続導電体８２３の個数は任意に変更可能である。主面配線８２１、貫通配線８２２および接続導電体８２３は、第１機能素子８３０と第２機能素子８６０とが電気的に接続できるような個数であればよい。このため、たとえば主面配線８２１、貫通配線８２２および接続導電体８２３はそれぞれ１個であってもよい。
　・各実施形態において、第１機能素子８３０の端子の構成は任意に変更可能である。一例では、図１０８に示すように、配線８３３を省略し、素子基板８３１の凹部８３１ｂに電極パッド８３２が設けられる構成であってもよい。この場合、電極パッド８３２は、電極８３１ａと直接的に接続されている。
　・各実施形態では、主面配線８２１と第１機能素子８３０とがフリップチップボンディングによって電気的に接続されているが、これに限られない。たとえばワイヤボンディングによって形成されたワイヤによって主面配線８２１と第１機能素子８３０とが電気的に接続されてもよい。
　・各実施形態では、主面配線８２１が第１方向ｘまたは第２方向ｙに沿って延びていたが、これに限られない。たとえば、図１０９に示すように、電子部品８０１Ａにおいて、第１方向ｘにおいて配列されている貫通配線８２２（外部電極８５０）のピッチが第１方向ｘにおいて配列されている電極パッド８３２のピッチよりも大きくなり、第２方向ｙにおいて配列されている貫通配線８２２（外部電極８５０）のピッチが第２方向ｙにおいて配列されている電極パッド８３２のピッチよりも大きくなるように構成されてもよい。この場合、図１１０に示すように、厚さ方向ｚから視て、第１接続導電体８２３Ａおよび第２接続導電体８２３Ｂは、上面配線８７０の第１上面電極８７１および第２上面電極８７２と重ならない。このため、図示された例においては、上面配線８７０は、第１上面電極８７１と第１接続導電体８２３Ａとを接続する接続配線８７４と、第２上面電極８７２と第２接続導電体８２３Ｂとを接続する接続配線８７４と、を備えている。図示された例においては、第１上面電極８７１と接続配線８７４とが一体に形成されており、第２上面電極８７２と接続配線８７５とが一体に形成されている。接続配線８７４は、第１接続導電体８２３Ａの上面８２３ｓを覆うように設けられている。接続配線８７５は、第２接続導電体８２３Ｂの上面８２３ｓを覆うように設けられている。なお、第８実施形態の電子部品８０１Ｂについても同様に変更できる。
　・各実施形態において、主面配線８２１は、内方部分８２１ｐを有していなくてもよい。この場合、接続導電体８２３は、主面配線８２１のうち厚さ方向ｚにおいて貫通配線８２２と重なる部分に接続される。
　・各実施形態では、上面配線８７０と第２機能素子８６０とがはんだＳＤによって電気的に接続されているが、これに限られない。たとえばワイヤボンディングによって形成されたワイヤによって上面配線８７０と第２機能素子８６０とが電気的に接続されてもよい。
　・各実施形態において、電子部品８０１Ａ～８０１Ｃから上面配線８７０，９００を省略してもよい。この場合、接続導電体８２３と第２機能素子８６０とが直接的に電気的に接続される。一例では、第１接続導電体８２３Ａのうち樹脂主面８４０ｓから露出した上面８２３ｓと、第２機能素子８６０の第１電極８６１とがはんだＳＤによって接続され、第２接続導電体８２３Ｂのうち樹脂主面８４０ｓから露出した上面８２３ｓと、第２機能素子８６０の第２電極８６２とがはんだＳＤによって接続される。
　・各実施形態において、電子部品８０１Ａ～８０１Ｃから絶縁膜８７３を省略してもよい。
　・各実施形態において、第１機能素子８３０と第２機能素子８６０との関係は任意に変更可能である。一例では、第２機能素子８６０は駆動素子であり、第１機能素子８３０は第２機能素子８６０の駆動を制御する制御素子であってもよい。また、第２機能素子８６０は光学素子であり、第１機能素子８３０は第２機能素子８６０の発光態様を制御する制御素子であってもよい。光学素子としてはたとえば発光ダイオードを用いてもよい。この場合、制御素子としての第１機能素子８３０は、光学素子（第２機能素子８６０）への電力の供給を制御する。一例では、図１１１に示すように、第２機能素子８６０は、厚さ方向ｚにおいて互いに反対側を向く基板主面９１０ｓおよび基板裏面９１０ｒを有する基板９１０と、基板主面９１０ｓに実装された発光ダイオード９２０と、発光ダイオード９２０を封止する透光性の封止樹脂９３０と、を有している。基板９１０は、第２方向ｙが長辺方向となり、第１方向ｘが短辺方向となる矩形平板状に形成されている。基板９１０の第２方向ｙの両端部には、第１電極９１１および第２電極９１２が設けられている。第１電極９１１はアノード電極を構成し、第２電極９１２はカソード電極を構成している。第１電極９１１は第１上面電極８７１に接続されており、第２電極９１２は第２上面電極８７２に接続されている。これにより、発光ダイオード９２０と第１機能素子８３０としてのＬＳＩとが電気的に接続されている。また、光学素子としてはＶＣＳＥＬ（Vertical Cavity Surface Emitting LASER）を用いてもよい。
　・各実施形態において、電子部品８０１Ａ，８０１Ｂ，８０１Ｃは、複数の第１機能素子８３０を備えていてもよい。この場合、複数の第１機能素子８３０の種類（ＬＳＩ，ＩＣ等）が互いに異なっていてもよい。
　・第７および第８実施形態において、第２機能素子８６０のサイズは任意に変更可能である。一例では、第２機能素子８６０のサイズが第１機能素子８３０のサイズよりも小さくてもよい。また、第７および第８実施形態において、複数の第２機能素子８６０が樹脂主面８４０ｓに搭載されてもよい。
　・各実施形態において、電子部品８０１Ａ，８０１Ｂ、８０１Ｃから第２機能素子を省略してもよい。すなわち、電子部品８０１Ａ，８０１Ｂ，８０１Ｃは、基板８１０（絶縁部材８９０）と、主面配線８２１（８２５）と、主面配線８２１（８２５）に導通しており、厚さ方向ｚにおいて主面配線８２１（８２５）に対して基板８１０（絶縁部材８９０）とは反対側に配置された第１機能素子８３０と、主面配線８２１（８２５）に導通しており、厚さ方向ｚにおいて基板８１０（絶縁部材８９０）とは反対側に向けて延びている接続導電体８２３と、主面配線８２１（８２５）に導通しており、厚さ方向ｚにおいて第１機能素子８３０とは反対側に向けて延びる貫通配線８２２（８２６）と、主面配線８２１（８２５）、第１機能素子８３０および接続導電体８２３を封止する封止樹脂８４０と、を備える構成であればよい。この場合、接続導電体８２３は、第２機能素子８６０と電気的接続が可能なように封止樹脂８４０の樹脂主面８４０ｓから露出している。また、電子部品８０１Ａ，８０１Ｂ，８０１Ｃは、封止樹脂８４０の樹脂主面８４０ｓに上面配線８７０を備えていてもよい。
　一例では、図１１２に示すように、電子部品８０１Ａは、第２機能素子８６０を備えていない。封止樹脂８４０の樹脂主面８４０ｓには上面配線８７０が形成されている。この構成によれば、電子部品８０１Ａが適用される回路に応じて、第２機能素子８６０の種類を適宜変更できる。また、電子部品８０１Ａを配線基板（図示略）に実装後、配線基板の回路に応じて適切な種類の第２機能素子８６０を上面配線８７０に実装することができる。なお、電子部品８０１Ｂ，８０１Ｃも同様に変更できる。
　このような第２機能素子８６０を備えていない電子部品８０１Ａ，８０１Ｃの製造方法は、第７実施形態の電子部品８０１Ａの製造方法に対して、図５９の支持基板１６００の上面１６０１に端子ピラー１６２２を形成する工程から図７６の第１機能素子８３０を１つの単位とした個片に分割する工程まで同じ工程を有している。すなわち、第２機能素子８６０を備えていない電子部品８０１Ａ，８０１Ｃの製造方法は、複数の貫通配線８２２を形成する工程と、絶縁層（基材１６１０）を形成する絶縁層形成工程と、主面配線１６２１を形成する主面配線形成工程と、接続導電体１６２３を形成する導電体形成工程と、第１機能素子８３０を搭載する第１素子搭載工程と、樹脂層１６４０を形成する樹脂層形成工程と、樹脂層１６４０等を切断する切断工程と、を備えている。
　また、第２機能素子８６０を備えてない電子部品８０１Ｂの製造方法は、第８実施形態の電子部品８０１Ｂの製造方法に対して、図８１の支持基板１７００を用意する工程から図９８の第１機能素子８３０を１つの単位とした個片に分割する工程まで同じ工程を有している。すなわち、第２機能素子８６０を備えていない電子部品８０１Ｂの製造方法は、絶縁層１７９０を形成する絶縁層形成工程と、主面配線および貫通配線からなる配線層１７２４を形成する第１内部電極形成工程と、接続導電体１７２３を形成する第２内部電極形成工程と、第１機能素子８３０を搭載する第１素子搭載工程と、樹脂層１７４０を形成する樹脂層形成工程と、樹脂層１７４０等を切断する切断工程と、を備えている。
　（付記）
　上記各実施形態及び上記各変更例から把握できる技術的思想を以下に記載する。
　（付記１－１）
　互いに反対側を向く基板主面及び基板裏面を有する基板と、
　前記基板主面に形成された導電層を有する配線部と、
　前記配線部の上面に形成された第１めっき層と、前記第１めっき層の上面に形成された第１はんだ層とを有する接合部と、
　前記基板主面と対向する素子主面と、前記素子主面に形成された素子電極と、前記素子電極の下面に形成され前記第１はんだ層と接合される第２はんだ層とを有する半導体素子と、
　前記半導体素子を覆う封止樹脂と、
　を備え、
　前記接合部は、前記基板主面と垂直な厚さ方向から視て、前記素子電極よりも大きい、
　半導体装置。
　（付記１－２）
　前記基板主面と垂直な断面における前記第１はんだ層のアスペクト比は、４０以上８０以下である付記１－１に記載の半導体装置。
　（付記１－３）
　前記素子電極から前記接合部の端部までの距離は、４μｍ以上１０μｍ以下である付記１－１又は付記１－２に記載の半導体装置。
　（付記１－４）
　前記導電層の端部と前記接合部の端部との間の距離は１μｍ以下である付記１－１から付記１－３のいずれか一項に記載の半導体装置。
　（付記１－５）
　前記素子電極及び前記第２はんだ層は、実装面と平行な第１方向に沿って前記実装面の両端部にそれぞれ配置され、
　前記配線部は、前記半導体素子の外側に向かって延びるように形成される、
　付記１－１から付記１－４のいずれか一項に記載の半導体装置。
　（付記１－６）
　前記素子電極から前記接合部の端部までの距離は、前記半導体素子の内側に向かう方向における第１距離と比べ、前記半導体素子の外側に向かう方向における第２距離が大きい付記１－５に記載の半導体装置。
　（付記１－７）
　前記はんだ層の厚さは、前記第１めっき層の厚さ以下である付記１－１から付記１－６のいずれか一項に記載の半導体装置。
　（付記１－８）
　前記第１はんだ層の厚さは１μｍ以上５μｍ以下であり、前記第１めっき層の厚さは３μｍ以上５μｍ以下である付記１－１から付記１－７のいずれか一項に記載の半導体装置。
　（付記１－９）
　前記導電層の厚さは１５μｍ以上２０μｍ以下である付記１－１から付記１－８のいずれか一項に記載の半導体装置。
　（付記１－１０）
　前記第１はんだ層と前記第２はんだ層とからなるはんだ層の厚さは、１０μｍ以上１５μｍ以下である付記１－１から付記１－９のいずれか一項に記載の半導体装置。
　（付記１－１１）
　前記導電層は、Ｃｕよりなり、前記第１めっき層は、Ｎｉよりなる付記１－１から付記１－１０のいずれか一項に記載の半導体装置。
　（付記１－１２）
　前記素子電極は第２めっき層を有し、前記第２はんだ層は前記第２めっき層の下面に形成される付記１－１から付記１－１１のいずれか一項に記載の半導体装置。
　（付記１－１３）
　前記第２めっき層は、Ｎｉよりなる付記１－１２に記載の半導体装置。
　（付記１－１４）
　前記導電層の下面に形成された金属層を備えた付記１－１から付記１－１３のいずれか一項に記載の半導体装置。
　（付記１－１５）
　前記金属層はＴｉを含む付記１－１４に記載の半導体装置。
　（付記１－１６）
　前記基板は、樹脂から構成され、
　前記配線部は、前記導電層を含む主面配線と、前記厚さ方向から視て前記半導体素子の外側に配置され、前記主面配線に接続され、前記基板を前記厚さ方向に貫通する貫通配線と
　を有する付記１－１から付記１－１５のいずれか一項に記載の半導体装置。
　（付記１－１７）
　前記基板裏面において露出する前記貫通配線を覆う外部接続端子を有する付記１－１６に記載の半導体装置。
　（付記１－１８）
　前記主面配線及び前記貫通配線は、前記基板の側面において露出する付記１－１７に記載の半導体装置。
　（付記１－１９）
　前記外部接続端子は、前記基板の側面において露出する前記主面配線及び前記貫通配線を覆う、付記１－１８に記載の半導体装置。
　（付記１－２０）
　前記配線部は、前記主面配線に対して前記貫通配線とは反対側に設けられた柱状配線を有し、
　前記柱状配線は、前記厚さ方向に延び、前記樹脂側面から露出する側面を有する
　付記１－１６に記載の半導体装置。
　（付記１－２１）
　前記封止樹脂は、前記基板の側の第１樹脂部分と、樹脂上面の側の第２樹脂部分とを有し、前記厚さ方向から視て、前記第２樹脂部分は前記第１樹脂部分よりも大きい、付記１－２０に記載の半導体装置。
　（付記１－２２）
　前記基板と前記封止樹脂とから露出する前記配線部を覆う外部接続端子を有する付記１－２０又は付記１－２１に記載の半導体装置。
　（付記１－２３）
　前記基板は、樹脂から構成され、
　前記配線部は、前記導電層を含む主面配線と、前記厚さ方向から視て前記半導体素子の外側に配置され、前記主面配線に接続され、前記封止樹脂を前記厚さ方向に貫通する貫通配線と
　を有する付記１－１から付記１－１５のいずれか一項に記載の半導体装置。
　（付記１－２４）
　前記封止樹脂の上面において露出する前記貫通配線を覆う外部接続端子を有する付記１－２３に記載の半導体装置。
　（付記１－２５）
　前記基板は、半導体材料からなり、
　前記配線部は、前記導電層を含む主面配線と、前記厚さ方向から視て前記半導体素子の外側に配置され、前記主面配線に接続され、前記基板を前記厚さ方向に貫通する貫通配線と
　を有する付記１－１から付記１－１５のいずれか一項に記載の半導体装置。
　（付記１－２６）
　前記基板は、前記基板主面と前記導電層との間に介在する第１絶縁層と、前記貫通配線が配置された貫通孔の内壁と前記貫通配線との間に介在する第２絶縁層とを備えた付記１－２５に記載の半導体装置。
　（付記１－２７）
　前記貫通配線は、前記導電層の側を向く上面を有し、前記上面は、前記貫通配線の内側に向かう凹状である付記１－２５又は付記１－２６に記載の半導体装置。
　（付記１－２８）
　前記基板裏面において露出する前記貫通配線を覆う外部接続端子を有する付記１－２３から付記１－２７のいずれか一項に記載の半導体装置。
　（付記２－１）
　厚さ方向において互いに反対側を向く第１主面および第１裏面を有する第１層と、前記第１主面に接する第２裏面、および前記厚さ方向において前記第２裏面とは反対側を向く第２主面を有する第２層と、を含む封止樹脂と、
　前記第１主面に接し、かつ一部が前記第２層に覆われた配線と、
　前記第１主面に対向する下面と、前記下面に設けられた複数のパッドと、を有するとともに、前記複数のパッドの少なくともいずれかが前記配線に接合され、かつ前記第２層に覆われた半導体素子と、を備える、半導体装置。
　（付記２－２）
　前記第１主面と前記第１裏面との間隔は、前記第２主面と前記第２裏面との間隔よりも小である、付記２－１に記載の半導体装置。
　（付記２－３）
　前記第１層には、無機化合物を含むフィラーが混入されている、付記２－２に記載の半導体装置。
　（付記２－４）
　前記配線につながる複数の連絡配線をさらに備え、
　前記複数の連絡配線の各々は、前記配線から前記第１裏面に到達し、かつ前記第１層にその一部が覆われ、
　前記複数の連絡配線の各々は、前記第１裏面で露出する底面を有する、付記２－２または付記２－３に記載の半導体装置。
　（付記２－５）
　複数の端子をさらに備え、
　前記複数の端子は、前記複数の連絡配線の前記底面を個別に覆っている、付記２－４に記載の半導体装置。
　（付記２－６）
　前記複数の端子の各々は、前記厚さ方向に積層された複数の金属層を含む、付記２－５に記載の半導体装置。
　（付記２－７）
　前記複数の金属層の組成は、ニッケルおよび金を含む、付記２－６に記載の半導体装置。
　（付記２－８）
　前記複数の端子の各々は、ハンダボールを含む、付記２－５に記載の半導体装置。
　（付記２－９）
　前記第１層は、前記厚さ方向に対して直交する方向を向き、かつ第１主面および第１裏面につながる側面を有し、
　前記複数の連絡配線の各々は、前記側面で露出する端面を有する、付記２－６または付記２－７に記載の半導体装置。
　（付記２－１０）
　前記複数の端子の各々は、底部と、前記底部につながる側部を有し、
　前記底部は、前記複数の連絡配線のいずれかの前記底面を覆い、
　前記側部は、前記複数の連絡配線のいずれかの前記端面を覆っている、付記２－９に記載の半導体装置。
　（付記２－１１）
　放熱体をさらに備え、
　前記放熱体は、前記第１層に埋め込まれ、かつ前記第２裏面に接する部分を含み、
　前記厚さ方向に沿って視て、前記放熱体の少なくとも一部が前記半導体素子に重なっている、付記２－６に記載の半導体装置。
　（付記２－１２）
　前記放熱体は、前記第１層に埋め込まれた基部と、前記基部に積層され、かつ前記第１裏面で露出する被覆部と、を有し、
　前記基部の厚さは、前記第１主面と前記第１裏面との間隔に等しく、
　前記被覆部は、前記複数の金属層を含む、付記２－１１に記載の半導体装置。
　（付記２－１３）
　前記放熱体は、前記厚さ方向において前記基部から前記下面に向けて突出するバンプ部を有し、
　前記複数のパッドのいずれかが、前記バンプ部に接合されている、付記１２に記載の半導体装置。
　（付記２－１４）
　前記配線につながる複数の第１連絡配線、および複数の第２連絡配線をさらに備え、
　前記複数の第１連絡配線の各々は、前記配線から前記第１裏面に到達し、かつ前記第１層にその一部が覆われ、
　前記複数の第１連絡配線の各々は、前記第１裏面で露出する底面を有し、
　前記複数の第２連絡配線の各々は、前記配線から前記第２主面に到達し、かつ前記第２層にその一部が覆われ、
　前記複数の第２連絡配線の各々は、前記第２主面で露出する頂面を有する、付記２－２または付記２－３に記載の半導体装置。
　（付記２－１５）
　前記厚さ方向に沿って視て、前記半導体素子の中心から前記複数の第２連絡配線のいずれかに至る最短距離は、前記半導体素子の中心から前記複数の第１連絡配線のいずれかに至る最短距離よりも小である、付記２－１４に記載の半導体装置。
　（付記２－１６）
　複数の第１端子、および複数の第２端子をさらに備え、
　前記複数の第１端子は、前記複数の第１連絡配線の前記底面を個別に覆い、
　前記複数の第２端子は、前記複数の第２連絡配線の前記頂面を個別に覆っている、付記２－１４または付記２－１５に記載の半導体装置。
　（付記２－１７）
　前記厚さ方向に沿って視て、前記配線は、前記封止樹脂の周縁よりも内方に位置する、付記２－２ないし付記２－１６のいずれかに記載の半導体装置。
　（付記３－１）
　厚さ方向において互いに反対側を向く絶縁主面および絶縁裏面を有する電気絶縁性の絶縁部材と、
　前記絶縁主面に形成され、前記絶縁主面と同じ方向を向く配線主面と、前記絶縁主面と対向する配線裏面とを有する主面配線と、
　前記主面配線に導通しており、前記厚さ方向において前記主面配線に対して前記絶縁部材とは反対側に配置された第１機能素子と、
　前記主面配線および前記第１機能素子を覆い、前記絶縁主面と同じ方向を向く素子搭載面を有する封止樹脂と、
　前記主面配線に導通しており、前記厚さ方向において前記配線主面から前記素子搭載面まで延びており、前記素子搭載面から露出する接続導電体と、
　前記主面配線に導通しており、前記厚さ方向において前記配線裏面から前記絶縁裏面まで延びており、前記絶縁裏面から露出する貫通配線と、
　前記素子搭載面に搭載され、前記接続導電体と電気的に接続された第２機能素子と、
　を備える
　電子部品。
　（付記３－２）
　前記厚さ方向における前記第２機能素子の寸法は、前記厚さ方向における前記第１機能素子の寸法よりも大きい
　付記３－１に記載の電子部品。
　（付記３－３）
　前記素子搭載面に形成され、前記接続導電体と電気的に接続された上面配線を備えており、
　前記第２機能素子は、前記上面配線を介して前記接続導電体と電気的に接続されている
　付記３－１または付記３－２に記載の電子部品。
　（付記３－４）
　前記上面配線は、前記第２機能素子と電気的に接続する上面電極を有しており、
　前記電子部品は、前記素子搭載面と、前記上面配線のうち前記上面電極以外の部分とを覆う絶縁膜を有している
　付記３－３に記載の電子部品。
　（付記３－５）
　前記接続導電体は、前記厚さ方向と直交する方向から視て前記第１機能素子と重なるように配置されており、
　前記第２機能素子の前記厚さ方向と直交する方向の寸法は、前記第１機能素子の前記厚さ方向と直交する方向の寸法よりも大きい
　付記３－１～付記３－４のいずれか一項に記載の電子部品。
　（付記３－６）
　前記主面配線は、前記絶縁主面の平面方向において前記貫通配線よりも前記絶縁主面の内方に延びる内方部分を有しており、
　前記第１機能素子は、前記内方部分に搭載されている
　付記３－１～付記３－５のいずれか一項に記載の電子部品。
　（付記３－７）
　前記接続導電体は、前記内方部分のうち前記内方部分が延びる方向における前記第１機能素子と前記貫通配線との間の部分に接続されている
　付記３－６に記載の電子部品。
　（付記３－８）
　前記接続導電体は、複数設けられており、
　前記複数の接続導電体は、前記厚さ方向から視て、前記第１機能素子の両側に分散して配置されている
　付記３－７に記載の電子部品。
　（付記３－９）
　前記封止樹脂は、
　前記厚さ方向と交差する方向を向く樹脂側面と、
　前記樹脂側面から内方に向けて窪む段差と、
を有し、かつ、
　前記厚さ方向において前記封止樹脂のうち前記段差よりも前記素子搭載面側の部分である第１樹脂部分と、前記段差よりも前記絶縁部材側の部分である第２樹脂部分とに区画されている
　付記３－１～付記３－８のいずれか一項に記載の電子部品。
　（付記３－１０）
　前記貫通配線は、前記絶縁部材の側面から露出している
　付記３－１～付記３－９のいずれか一項に記載の電子部品。
　（付記３－１１）
　前記封止樹脂は、前記厚さ方向と交差する方向を向く樹脂側面を有しており、
　前記主面配線は、前記樹脂側面から露出している
　付記３－１０に記載の電子部品。
　（付記３－１２）
　前記第２機能素子は、複数設けられており、
　前記主面配線は、複数設けられており、
　前記接続導電体は、複数設けられており、
　前記第１機能素子は、前記複数の主面配線および前記複数の接続導電体を介して前記複数の第２機能素子と個別に電気的に接続されている
　付記３－１～付記３－１１のいずれか一項に記載の電子部品。
　（付記３－１３）
　前記第２機能素子は、複数設けられており、
　前記複数の第２機能素子はそれぞれ、複数の電極を有しており、
　前記素子搭載面には、前記複数の接続導電体に個別に接続された複数の上面電極を有する上面配線が形成されており、
　前記複数の電極は、前記複数の上面電極と個別に接続されている
　付記３－１２に記載の電子部品。
　（付記３－１４）
　前記第１機能素子は、半導体素子を含む
　付記３－１～付記３－１３のいずれか一項に記載の電子部品。
　（付記３－１５）
　前記第１機能素子は、制御素子であり、
　前記第２機能素子は、前記制御素子によって駆動される駆動素子である
　付記３－１～付記３－１４のいずれか一項に記載の電子部品。
　（付記３－１６）
　前記第１機能素子は、ＬＳＩである
　付記３－１４または付記３－１５に記載の電子部品。
　（付記３－１７）
　前記第１機能素子は、スイッチング電源ＬＳＩであり、
　前記第２機能素子は、インダクタである
　付記３－１４に記載の電子部品。
　（付記３－１８）
　前記第２機能素子は、光学素子である
　付記３－１５または付記３－１６に記載の電子部品。
　（付記３－１９）
　前記第２機能素子は、ブリッジ型の出力段と、前記出力段からの出力信号のノイズを除去するＬＣフィルタと、を有しており、
　前記第１機能素子は、前記出力段を制御するＬＳＩを有している
　付記３－１２～付記３－１６のいずれか一項に記載の電子部品。
　（付記３－２０）
　前記第１機能素子は、ブリッジ型の出力段と、前記出力段を制御するＬＳＩと、を有しており、
　前記第２機能素子は、前記出力段からの出力信号のノイズを除去するＬＣフィルタを有している
　付記３－１２～付記３－１４のいずれか一項に記載の電子部品。
　（付記３－２１）
　厚さ方向において互いに反対側を向く絶縁主面および絶縁裏面を有する電気絶縁性の絶縁部材と、
　前記絶縁主面に形成され、前記絶縁主面と同じ方向を向く配線主面と、前記絶縁主面と対向する配線裏面とを有する主面配線と、
　前記主面配線に導通しており、前記厚さ方向において前記配線裏面から前記絶縁裏面まで延びており、前記絶縁裏面から露出する貫通配線と、
　前記主面配線に導通しており、前記厚さ方向において前記主面配線に対して前記絶縁部材とは反対側に配置された第１機能素子と、
　前記主面配線および前記第１機能素子を覆い、前記絶縁主面と同じ方向を向く素子搭載面を有する封止樹脂と、
　前記主面配線に導通しており、前記厚さ方向において前記配線主面から前記素子搭載面まで延びており、前記素子搭載面から露出する接続導電体と、
　を備え、
　前記接続導電体は、前記素子搭載面に搭載される第２機能素子と電気的に接続されるように構成されている
　電子部品。
　（付記３－２２）
　電気絶縁性を有する支持基板上に複数の貫通配線を形成する工程と、
　前記支持基板上における前記複数の貫通配線の間を埋めるように形成され、厚さ方向において反対側を向く絶縁主面および絶縁裏面の両方から前記貫通配線を露出させるように絶縁層を形成する絶縁層形成工程と、
　前記厚さ方向において反対側を向く配線主面および配線裏面を有し、前記配線裏面が前記貫通配線と導通するように主面配線を前記絶縁主面に形成する主面配線形成工程と、
　前記配線主面上に接続導電体を形成する導電体形成工程と、
　前記配線主面に第１機能素子を搭載する第１素子搭載工程と、
　前記主面配線、前記接続導電体および前記第１機能素子を覆う樹脂層を形成する樹脂層形成工程と、
　前記絶縁層、前記樹脂層、前記主面配線および前記貫通配線を前記厚さ方向に切断することによって、前記貫通配線が設けられた絶縁部材と、前記主面配線、前記接続導電体および前記第１機能素子を覆う封止樹脂とを形成する切断工程と、
　を備え、
　前記樹脂層形成工程では、前記樹脂層のうち前記絶縁部材とは反対側の表面から前記接続導電体が露出するように前記樹脂層が形成され、
　前記接続導電体と電気的に接続するように前記封止樹脂のうち前記絶縁部材とは反対側の表面に第２機能素子を搭載する第２素子搭載工程を備える
　電子部品の製造方法。
　（付記３－２３）
　前記主面配線形成工程において、電解めっきによって前記主面配線が形成される
　付記３－２２に記載の電子部品の製造方法。
　（付記３－２４）
　前記導電体形成工程において、電解めっきによって前記接続導電体が形成される
　付記３－２２または付記３－２３に記載の電子部品の製造方法。
　（付記３－２５）
　前記第２素子搭載工程の前において、前記樹脂層の厚さを薄くするように前記樹脂層を切削する樹脂層切削工程を備える
　付記３－２２～付記３－２４のいずれか一項に記載の電子部品の製造方法。
　（付記３－２６）
　前記樹脂層切削工程と前記第２素子搭載工程との間において、前記樹脂層における切削面に前記接続導電体と電気的に接続する上面配線を形成する上面配線形成工程を備える
　付記３－２５に記載の電子部品の製造方法。
　（付記３－２７）
　前記樹脂層切削工程と前記第２素子搭載工程との間において、前記樹脂層における切削面のうち前記接続導電体が露出した部分以外の部分を覆う絶縁膜を形成する絶縁膜形成工程を備える
　付記３－２６に記載の電子部品の製造方法。
　（付記３－２８）
　厚さ方向において反対側を向く絶縁主面および絶縁裏面を有する絶縁層を形成する絶縁層形成工程と、
　前記絶縁裏面から露出する貫通配線と、前記厚さ方向において反対側を向く配線主面および配線裏面を有し、前記配線裏面において前記貫通配線と導通するように前記絶縁主面に積層される主面配線とを形成する第１内部電極形成工程と、
　前記配線主面に積層される接続導電体を形成する第２内部電極形成工程と、
　前記配線主面に第１機能素子を搭載する第１素子搭載工程と、
　前記主面配線、前記接続導電体および前記第１機能素子を覆う樹脂層を形成する樹脂層形成工程と、
　前記絶縁層、前記貫通配線、前記配線主面および前記樹脂層を前記厚さ方向に切断することによって、前記貫通配線が設けられた絶縁部材と、前記主面配線、前記接続導電体、および前記第１機能素子を覆う封止樹脂とを形成する切断工程と、
　を備え、
　前記樹脂層形成工程では、前記樹脂層のうち前記絶縁部材とは反対側の表面から前記接続導電体が露出するように前記樹脂層が形成され、
　前記接続導電体と電気的に接続するように前記封止樹脂のうち前記絶縁部材とは反対側の表面に第２機能素子を搭載する第２素子搭載工程を備える
　電子部品の製造方法。
　（付記３－２９）
　前記第１内部電極形成工程において、前記貫通配線と前記主面配線とは一体に形成される
　付記３－２８に記載の電子部品の製造方法。
　（付記３－３０）
　前記第１内部電極形成工程において、電解めっきによって前記貫通配線および前記主面配線が形成される
　付記３－２９に記載の電子部品の製造方法。
　（付記３－３１）
　前記第２内部電極形成工程において、電解めっきによって前記接続導電体が形成される
　付記３－２８～付記３－３０のいずれか一項に記載の電子部品の製造方法。
　（付記３－３２）
　前記第２素子搭載工程の前において、前記樹脂層の厚さを薄くするように前記樹脂層を切削する樹脂層切削工程を備える
　付記３－２８～付記３－３１のいずれか一項に記載の電子部品の製造方法。
　（付記３－３３）
　前記樹脂層切削工程と前記第２素子搭載工程との間において、前記樹脂層における切削面に前記接続導電体と電気的に接続する上面配線を形成する上面配線形成工程を備える
　付記３－３２に記載の電子部品の製造方法。
　（付記３－３４）
　前記樹脂層切削工程と前記第２素子搭載工程との間において、前記樹脂層における切削面のうち前記接続導電体が露出した部分以外の部分を覆う絶縁膜を形成する絶縁膜形成工程を備える
　付記３－３３に記載の電子部品の製造方法。
　（付記３－３５）
　前記切断工程では、前記主面配線を前記封止樹脂の樹脂側面から露出させ、前記貫通配線を前記絶縁部材の側面から露出させる
　付記３－２２～付記３－３４のいずれか一項に記載の電子部品の製造方法。
　（付記３－３６）
　前記切断工程は、第１切断工程と、第２切断工程とを含み、
　前記第１切断工程は、ダイシングブレードによって前記絶縁層側から前記樹脂層に向けて切り込むことによって、前記絶縁層を切断することによって前記絶縁部材を形成するとともに前記樹脂層の前記厚さ方向の一部を切削して分離溝を形成する工程であり、
　前記第２切断工程は、前記分離溝から前記樹脂層を切断することによって前記封止樹脂を形成する工程である
　付記３－３５に記載の電子部品の製造方法。
　（付記３－３７）
　支持基板上に複数の貫通配線を形成する工程と、
　前記支持基板上における前記複数の貫通配線の間を埋めるように形成され、厚さ方向において反対側を向く絶縁主面および絶縁裏面の両方から前記貫通配線を露出させるように絶縁層を形成する絶縁層形成工程と、
　前記厚さ方向において反対側を向く配線主面および配線裏面を有し、前記配線裏面が前記貫通配線と導通するように主面配線を前記絶縁主面に形成する主面配線形成工程と、
　前記配線主面上に接続導電体を形成する導電体形成工程と、
　前記配線主面に第１機能素子を搭載する第１素子搭載工程と、
　前記主面配線、前記接続導電体および前記第１機能素子を覆う樹脂層を形成する樹脂層形成工程と、
　前記絶縁層、前記樹脂層、前記主面配線および前記貫通配線を前記厚さ方向に切断することによって、前記貫通配線が設けられた絶縁部材と、前記主面配線、前記接続導電体および前記第１機能素子を覆う封止樹脂とを形成する切断工程と、
　を備え、
　前記樹脂層形成工程では、前記樹脂層のうち前記絶縁部材とは反対側の表面から前記接続導電体が露出するように前記樹脂層が形成され、
　前記封止樹脂は、前記接続導電体と電気的に接続する第２機能素子が実装される素子搭載面を有し、
　前記素子搭載面は、前記封止樹脂のうち前記厚さ方向において前記絶縁層とは反対側の表面に形成される
　電子部品の製造方法。
　（付記３－３８）
　厚さ方向において反対側を向く絶縁主面および絶縁裏面を有する絶縁層を形成する絶縁層形成工程と、
　前記絶縁裏面から露出する貫通配線と、前記厚さ方向において反対側を向く配線主面および配線裏面を有し、前記配線裏面において前記貫通配線と導通するように前記絶縁主面に積層される主面配線とを形成する第１内部電極形成工程と、
　前記配線主面に積層される接続導電体を形成する第２内部電極形成工程と、
　前記配線主面に第１機能素子を搭載する第１素子搭載工程と、
　前記主面配線、前記接続導電体および前記第１機能素子を覆う樹脂層を形成する樹脂層形成工程と、
　前記絶縁層、前記貫通配線、前記配線主面および前記樹脂層を前記厚さ方向に切断することによって、前記貫通配線が設けられた絶縁部材と、前記主面配線、前記接続導電体、および前記第１機能素子を覆う封止樹脂とを形成する切断工程と、
　を備え、
　前記樹脂層形成工程では、前記樹脂層のうち前記絶縁部材とは反対側の表面から前記接続導電体が露出するように前記樹脂層が形成され、
　前記封止樹脂は、前記接続導電体と電気的に接続する第２機能素子が実装される素子搭載面を有し、
　前記素子搭載面は、前記封止樹脂のうち前記厚さ方向において前記絶縁層とは反対側の表面に形成される
　電子部品の製造方法。
　Ａ１，Ａ２，Ａ１１～Ａ１４…半導体装置
　１０…基板
　２０…配線部
　２１…主面配線
　２２…貫通配線
　２３…第１配線部
　２４…第２配線部
　２７…柱状配線
　３１…金属層
　３２…導電層
　４０…接合部
　４１…めっき層（第１めっき層）
　４２…第１はんだ層
　４５…はんだ層
　５０…半導体素子
　５５…素子電極
　５６…第２はんだ層
　６０…封止樹脂
　７０…外部接続端子
　７１…第１導電膜
　７２…第２導電膜
　１０１…基板主面
　１０２…基板裏面
　１０５…貫通孔
　１０６…内壁面
　１１１…基板主面
　１１２…基板裏面
　１２１…基板主面
　１２２…基板裏面
　１２５…貫通孔
　１３５…貫通孔
　１４１…第１絶縁層
　１４２…第２絶縁層
　５０１…素子主面
　５５１…金属層
　５５２…導電層
　６０５…貫通孔
　　Ａ１０，Ａ１１，Ａ２０，Ａ３０，Ａ４０：半導体装置
　　７１０：封止樹脂
　　７１１：第１層
　　７１１Ａ：第１主面
　　７１１Ｂ：第１裏面
　　７１１Ｃ：側面
　　７８８：フィラー
　　７１２：第２層
　　７１２Ａ：第２主面
　　７１２Ｂ：第２裏面
　　７２１：配線
　　７８９：下地層
　　７９０：本体層
　　７２２：連絡配線
　　７２２Ａ：底面
　　７２２Ｂ：端面
　　７２３：第１連絡配線
　　７２３Ａ：底面
　　７２３Ｂ：端面
　　７２４：第２連絡配線
　　７２４Ａ：頂面
　　７２４Ｂ：側面
　　７３０：半導体素子
　　７３０Ａ：下面
　　７３１：パッド
　　７３９：接合層
　　７４１：端子
　　７９１：底部
　　７９２：側部
　　７４２：第１端子
　　７４３：第２端子
　　７５０：放熱体
　　７５１：基部
　　７５２：被覆部
　　７５３：バンプ部
　　７９３：下地層
　　７９４：本体層
　　７８０：基材
　　７８１：絶縁膜
　　７８２：剥離層
　　７８３：柱状体
　　７８４：第１樹脂層
　　７８５：第２樹脂層
　　７８６：金属層
　　７８７：テープ
　　Ｃ：中心
　　Ｌ１，Ｌ２：最短距離
　　ｚ：厚さ方向
　　ｘ：第１方向
　　ｙ：第２方向
　　　８０１Ａ，８０１Ｂ，８０１Ｃ…電子部品
　　　８１０…基板（絶縁部材）
　　　８１０ｓ…基板主面（絶縁主面）
　　　８１０ｒ…基板裏面（絶縁裏面）
　　　８１１～８１４…基板側面（絶縁部材の側面）
　　　８２０…内部電極
　　　８２１，８２５…主面配線
　　　８２１ｐ…内方部分
　　　８２１ｓ…配線主面
　　　８２１ｒ…配線裏面
　　　８２２，８２６…貫通配線
　　　８２２ｒ…裏面（露出裏面）
　　　８２３…接続導電体
　　　８２３Ａ…第１接続導電体（接続導電体）
　　　８２３Ｂ…第２接続導電体（接続導電体）
　　　８２４ｓ…配線主面
　　　８２４ｒ…配線裏面
　　　８３０…第１機能素子
　　　８４０…封止樹脂
　　　８４０ｓ…樹脂主面（素子搭載面）
　　　８４１～８４４…樹脂側面
　　　８４５…段差
　　　８４６…第１樹脂部分
　　　８４７…第２樹脂部分
　　　８６０…第２機能素子
　　　８６１…第１電極
　　　８６２…第２電極
　　　８６５…外部電極
　　　８６３…出力段
　　　８６４…ＬＣフィルタ
　　　８７０…上面配線
　　　８７１…第１上面電極（上面電極）
　　　８７２…第２上面電極（上面電極）
　　　８７３…絶縁膜
　　　８９０…絶縁部材
　　　８９０ｓ…絶縁主面
　　　８９０ｒ…絶縁裏面
　　　８９０ｘ…絶縁側面（絶縁部材の側面）
　　　９００…上面配線
　　　９０１…上面電極
　　　１６００…支持基板
　　　１６１０…基材（絶縁層）
　　　１６１１…上面（絶縁主面）
　　　１６１２…下面（絶縁裏面）
　　　１６２１…主面配線
　　　１６２３…接続導電体
　　　１６４０，１７４０…樹脂層
　　　１６４０ｓ，１７４０ｓ…樹脂主面（樹脂層のうち絶縁部材とは反対側の表面）
　　　１６４５，１７４５…分離溝
　　　１７００…支持基板
　　　１７２３…接続導電体
　　　１７９０…絶縁層
　　　１７９０ｓ…絶縁主面
　　　１７９０ｒ…絶縁裏面
　　　ｘ…第１方向
　　　ｙ…第２方向
　　　ｚ…厚さ方向

Claims (20)

  1. 　互いに反対側を向く基板主面及び基板裏面を有する基板と、
    　前記基板主面に形成された導電層を有する配線部と、
    　前記配線部の上面に形成された第１めっき層と、前記第１めっき層の上面に形成された第１はんだ層とを有する接合部と、
    　前記基板主面と対向する素子主面と、前記素子主面に形成された素子電極と、前記素子電極の下面に形成され前記第１はんだ層と接合される第２はんだ層とを有する半導体素子と、
    　前記半導体素子を覆う封止樹脂と、
    　を備え、
    　前記接合部は、前記基板主面と垂直な厚さ方向から視て、前記素子電極よりも大きい、
    　半導体装置。
  2. 　前記基板主面と垂直な断面における前記第１はんだ層のアスペクト比は、４０以上８０以下である請求項１に記載の半導体装置。
  3. 　前記素子電極から前記接合部の端部までの距離は、４μｍ以上１０μｍ以下である請求項１又は請求項２に記載の半導体装置。
  4. 　前記導電層の端部と前記接合部の端部との間の距離は１μｍ以下である請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 　前記素子電極及び前記第２はんだ層は、実装面と平行な第１方向に沿って前記実装面の両端部にそれぞれ配置され、
    　前記配線部は、前記半導体素子の外側に向かって延びるように形成される、
    　請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 　前記素子電極から前記接合部の端部までの距離は、前記半導体素子の内側に向かう方向における第１距離と比べ、前記半導体素子の外側に向かう方向における第２距離が大きい請求項５に記載の半導体装置。
  7. 　厚さ方向において互いに反対側を向く第１主面および第１裏面を有する第１層と、前記第１主面に接する第２裏面、および前記厚さ方向において前記第２裏面とは反対側を向く第２主面を有する第２層と、を含む封止樹脂と、
    　前記第１主面に接し、かつ一部が前記第２層に覆われた配線と、
    　前記第１主面に対向する下面と、前記下面に設けられた複数のパッドと、を有するとともに、前記複数のパッドの少なくともいずれかが前記配線に接合され、かつ前記第２層に覆われた半導体素子と、を備える、半導体装置。
  8. 　前記第１主面と前記第１裏面との間隔は、前記第２主面と前記第２裏面との間隔よりも小である、請求項７に記載の半導体装置。
  9. 　前記第１層には、無機化合物を含むフィラーが混入されている、請求項８に記載の半導体装置。
  10. 　前記配線につながる複数の連絡配線をさらに備え、
    　前記複数の連絡配線の各々は、前記配線から前記第１裏面に到達し、かつ前記第１層にその一部が覆われ、
    　前記複数の連絡配線の各々は、前記第１裏面で露出する底面を有する、請求項８または９に記載の半導体装置。
  11. 　複数の端子をさらに備え、
    　前記複数の端子は、前記複数の連絡配線の前記底面を個別に覆っている、請求項１０に記載の半導体装置。
  12. 　前記複数の端子の各々は、前記厚さ方向に積層された複数の金属層を含む、請求項１１に記載の半導体装置。
  13. 　厚さ方向において互いに反対側を向く絶縁主面および絶縁裏面を有する電気絶縁性の絶縁部材と、
    　前記絶縁主面に形成され、前記絶縁主面と同じ方向を向く配線主面と、前記絶縁主面と対向する配線裏面とを有する主面配線と、
    　前記主面配線に導通しており、前記厚さ方向において前記主面配線に対して前記絶縁部材とは反対側に配置された第１機能素子と、
    　前記主面配線および前記第１機能素子を覆い、前記絶縁主面と同じ方向を向く素子搭載面を有する封止樹脂と、
    　前記主面配線に導通しており、前記厚さ方向において前記配線主面から前記素子搭載面まで延びており、前記素子搭載面から露出する接続導電体と、
    　前記主面配線に導通しており、前記厚さ方向において前記配線裏面から前記絶縁裏面まで延びており、前記絶縁裏面から露出する貫通配線と、
    　前記素子搭載面に搭載され、前記接続導電体と電気的に接続された第２機能素子と、
    　を備える
    　電子部品。
  14. 　前記厚さ方向における前記第２機能素子の寸法は、前記厚さ方向における前記第１機能素子の寸法よりも大きい
    　請求項１３に記載の電子部品。
  15. 　前記素子搭載面に形成され、前記接続導電体と電気的に接続された上面配線を備えており、
    　前記第２機能素子は、前記上面配線を介して前記接続導電体と電気的に接続されている
    　請求項１３または１４に記載の電子部品。
  16. 　厚さ方向において互いに反対側を向く絶縁主面および絶縁裏面を有する電気絶縁性の絶縁部材と、
    　前記絶縁主面に形成され、前記絶縁主面と同じ方向を向く配線主面と、前記絶縁主面と対向する配線裏面とを有する主面配線と、
    　前記主面配線に導通しており、前記厚さ方向において前記配線裏面から前記絶縁裏面まで延びており、前記絶縁裏面から露出する貫通配線と、
    　前記主面配線に導通しており、前記厚さ方向において前記主面配線に対して前記絶縁部材とは反対側に配置された第１機能素子と、
    　前記主面配線および前記第１機能素子を覆い、前記絶縁主面と同じ方向を向く素子搭載面を有する封止樹脂と、
    　前記主面配線に導通しており、前記厚さ方向において前記配線主面から前記素子搭載面まで延びており、前記素子搭載面から露出する接続導電体と、
    　を備え、
    　前記接続導電体は、前記素子搭載面に搭載される第２機能素子と電気的に接続されるように構成されている
    　電子部品。
  17. 　電気絶縁性を有する支持基板上に複数の貫通配線を形成する工程と、
    　前記支持基板上における前記複数の貫通配線の間を埋めるように形成され、厚さ方向において反対側を向く絶縁主面および絶縁裏面の両方から前記貫通配線を露出させるように絶縁層を形成する絶縁層形成工程と、
    　前記厚さ方向において反対側を向く配線主面および配線裏面を有し、前記配線裏面が前記貫通配線と導通するように主面配線を前記絶縁主面に形成する主面配線形成工程と、
    　前記配線主面上に接続導電体を形成する導電体形成工程と、
    　前記配線主面に第１機能素子を搭載する第１素子搭載工程と、
    　前記主面配線、前記接続導電体および前記第１機能素子を覆う樹脂層を形成する樹脂層形成工程と、
    　前記絶縁層、前記樹脂層、前記主面配線および前記貫通配線を前記厚さ方向に切断することによって、前記貫通配線が設けられた絶縁部材と、前記主面配線、前記接続導電体および前記第１機能素子を覆う封止樹脂とを形成する切断工程と、
    　を備え、
    　前記樹脂層形成工程では、前記樹脂層のうち前記絶縁部材とは反対側の表面から前記接続導電体が露出するように前記樹脂層が形成され、
    　前記接続導電体と電気的に接続するように前記封止樹脂のうち前記絶縁部材とは反対側の表面に第２機能素子を搭載する第２素子搭載工程を備える
    　電子部品の製造方法。
  18. 　厚さ方向において反対側を向く絶縁主面および絶縁裏面を有する絶縁層を形成する絶縁層形成工程と、
    　前記絶縁裏面から露出する貫通配線と、前記厚さ方向において反対側を向く配線主面および配線裏面を有し、前記配線裏面において前記貫通配線と導通するように前記絶縁主面に積層される主面配線とを形成する第１内部電極形成工程と、
    　前記配線主面に積層される接続導電体を形成する第２内部電極形成工程と、
    　前記配線主面に第１機能素子を搭載する第１素子搭載工程と、
    　前記主面配線、前記接続導電体および前記第１機能素子を覆う樹脂層を形成する樹脂層形成工程と、
    　前記絶縁層、前記貫通配線、前記配線主面および前記樹脂層を前記厚さ方向に切断することによって、前記貫通配線が設けられた絶縁部材と、前記主面配線、前記接続導電体、および前記第１機能素子を覆う封止樹脂とを形成する切断工程と、
    　を備え、
    　前記樹脂層形成工程では、前記樹脂層のうち前記絶縁部材とは反対側の表面から前記接続導電体が露出するように前記樹脂層が形成され、
    　前記接続導電体と電気的に接続するように前記封止樹脂のうち前記絶縁部材とは反対側の表面に第２機能素子を搭載する第２素子搭載工程を備える
    　電子部品の製造方法。
  19. 　支持基板上に複数の貫通配線を形成する工程と、
    　前記支持基板上における前記複数の貫通配線の間を埋めるように形成され、厚さ方向において反対側を向く絶縁主面および絶縁裏面の両方から前記貫通配線を露出させるように絶縁層を形成する絶縁層形成工程と、
    　前記厚さ方向において反対側を向く配線主面および配線裏面を有し、前記配線裏面が前記貫通配線と導通するように主面配線を前記絶縁主面に形成する主面配線形成工程と、
    　前記配線主面上に接続導電体を形成する導電体形成工程と、
    　前記配線主面に第１機能素子を搭載する第１素子搭載工程と、
    　前記主面配線、前記接続導電体および前記第１機能素子を覆う樹脂層を形成する樹脂層形成工程と、
    　前記絶縁層、前記樹脂層、前記主面配線および前記貫通配線を前記厚さ方向に切断することによって、前記貫通配線が設けられた絶縁部材と、前記主面配線、前記接続導電体および前記第１機能素子を覆う封止樹脂とを形成する切断工程と、
    　を備え、
    　前記樹脂層形成工程では、前記樹脂層のうち前記絶縁部材とは反対側の表面から前記接続導電体が露出するように前記樹脂層が形成され、
    　前記封止樹脂は、前記接続導電体と電気的に接続する第２機能素子が実装される素子搭載面を有し、
    　前記素子搭載面は、前記封止樹脂のうち前記厚さ方向において前記絶縁層とは反対側の表面に形成される
    　電子部品の製造方法。
  20. 　厚さ方向において反対側を向く絶縁主面および絶縁裏面を有する絶縁層を形成する絶縁層形成工程と、
    　前記絶縁裏面から露出する貫通配線と、前記厚さ方向において反対側を向く配線主面および配線裏面を有し、前記配線裏面において前記貫通配線と導通するように前記絶縁主面に積層される主面配線とを形成する第１内部電極形成工程と、
    　前記配線主面に積層される接続導電体を形成する第２内部電極形成工程と、
    　前記配線主面に第１機能素子を搭載する第１素子搭載工程と、
    　前記主面配線、前記接続導電体および前記第１機能素子を覆う樹脂層を形成する樹脂層形成工程と、
    　前記絶縁層、前記貫通配線、前記配線主面および前記樹脂層を前記厚さ方向に切断することによって、前記貫通配線が設けられた絶縁部材と、前記主面配線、前記接続導電体、および前記第１機能素子を覆う封止樹脂とを形成する切断工程と、
    　を備え、
    　前記樹脂層形成工程では、前記樹脂層のうち前記絶縁部材とは反対側の表面から前記接続導電体が露出するように前記樹脂層が形成され、
    　前記封止樹脂は、前記接続導電体と電気的に接続する第２機能素子が実装される素子搭載面を有し、
    　前記素子搭載面は、前記封止樹脂のうち前記厚さ方向において前記絶縁層とは反対側の表面に形成される
    　電子部品の製造方法。
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