CN111508912B - 功率覆盖结构及其制作方法 - Google Patents

功率覆盖结构及其制作方法 Download PDF

Info

Publication number
CN111508912B
CN111508912B CN202010052240.1A CN202010052240A CN111508912B CN 111508912 B CN111508912 B CN 111508912B CN 202010052240 A CN202010052240 A CN 202010052240A CN 111508912 B CN111508912 B CN 111508912B
Authority
CN
China
Prior art keywords
conductive
module
conductive pad
coupled
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010052240.1A
Other languages
English (en)
Other versions
CN111508912A (zh
Inventor
A.V.高达
S.S.乔汉
P.A.麦康奈利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Electric Co filed Critical General Electric Co
Priority to CN202010052240.1A priority Critical patent/CN111508912B/zh
Publication of CN111508912A publication Critical patent/CN111508912A/zh
Application granted granted Critical
Publication of CN111508912B publication Critical patent/CN111508912B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49568Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92142Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明涉及功率覆盖结构及其制作方法。一种功率覆盖(POL)结构,包括POL子模块。POL子模块包括介电层和具有附接到介电层上的顶表面的半导体装置。半导体装置的顶表面具有形成在其上的至少一个接触垫。POL子模块还包括金属互连结构,其延伸穿过介电层,且电性地联接到半导体装置的至少一个接触垫上。传导垫片联接到半导体装置的底表面上,且热界面的第一侧联接到传导垫片上。散热件联接到电绝缘的热界面的第二侧上。

Description

功率覆盖结构及其制作方法
本申请是申请日为2014年3月14日的发明专利申请“功率覆盖结构及其制作方法”(申请号:201410094386.7,申请人:通用电气公司)的分案申请。
相关申请的交叉引用
本申请主张2013年3月14日提交的美国临时专利申请序列第61/784,834号的优先权,该申请的公开内容通过引用合并于本文中。
技术领域
本发明的实施例大体上涉及用于封装半导体装置的结构和方法,并且更具体地涉及包括改善的热界面的功率覆盖(power overlay,POL)封装结构。
背景技术
功率半导体装置为用作功率电子电路中的开关或整流器的半导体装置,例如开关式电源。大部分功率半导体装置仅用于通信模式(即,它们或者导通或者截止),且因此对此进行优化。许多功率半导体装置用于高电压功率应用中且被设计成携带大量电流且支持大电压。在使用中,高电压功率半导体装置经由功率覆盖(POL)封装和互连系统而连接到外部电路上。
图1中示出了现有技术的功率覆盖(POL)结构10的总体结构。用于POL结构10的标准制造过程通常以将一个或多个功率半导体装置12通过粘合剂16置于介电层14上来开始。金属互连件18(例如,铜互连件)然后电镀到介电层14上来形成与功率半导体装置12的直接金属连接。金属互连件18可为低轮廓(例如,小于200微米厚)平坦互连结构的形式,其提供往返于功率半导体装置12的输入/输出(I/O)系统20的形成。为了连接到外部电路上,如,通过产生与印刷电路板的第二级互连,例如,目前的POL封装件使用焊球栅阵列(BGA)或盘栅阵列(LGA)。
散热件22通常也包括在POL结构10中,以提供移除由半导体装置12生成的热并保护装置12免受外部环境的方式。散热件22使用直接覆铜(DBC)基底24来热联接到装置12上。如图所示,DBC基底24定位在半导体装置12的上表面与散热件22的下表面之间。
DBC基底24为预制构件,其包括非有机陶瓷基底26,例如矾土,其中上铜片28和下铜片30通过直接覆铜界面或铜焊层31来结合到其两侧上。DBC基底24的下铜片30图案确定为在DBC基底24附接到半导体装置12上之前形成一定数目的传导接触区域。通常,DBC基底可具有大约1mm的总体厚度。
在POL结构10的制造过程期间,焊料32施加到半导体装置12的表面上。DBC基底24然后落到焊料32上来使下铜片30的图案部分与焊料32对准。在DBC基底24联接到半导体装置12上之后,底部填充技术用于将介电有机材料34施加到粘合层16与DBC基底24之间的空间中来形成POL子模块36。热垫或热脂38然后施加到DBC基底24的上铜层28上。
在POL结构10中使用DBC基底具有许多限制。首先,DBC基底的铜和陶瓷材料的材料性质对DBC基底的设计带来了固有限制。例如,由于陶瓷的固有刚性和DBC基底24的铜和陶瓷材料的热膨胀系数差异,故铜片28,30必须保持相对较薄,以避免由铜材料中的大的温度波动引起过度的应力置于陶瓷上。此外,由于面对半导体装置12的DBC基底24的下铜层的表面是平坦的,故DBC基底24不会促进具有不同高度的半导体装置的POL封装件的制造。
另外,DBC基底制造相对昂贵,且为预制构件。当DBC基底24为预制构件时,铜片28,30的厚度基于施加到陶瓷基底26上的铜箔层的厚度确定。另外,由于DBC基底24在与POL结构的构件的其余部分组装之前制造,故包绕半导体装置12的介电填料或环氧树脂基底在DBC基底24联接到半导体装置12上之后使用底部填充技术来施加。这种底部填充技术耗时,且可导致POL结构内的不期望的空隙。
因此,将期望提供一种POL结构,其具有改善的热界面,其克服合并DBC基底的已知POL结构的前述结构和处理限制。还将期望的此类POL结构应对不同厚度的半导体装置,同时最大限度地降低POL结构的成本。
发明内容
本发明的实施例通过提供一种功率覆盖(POL)结构来克服前述缺陷,该结构消除了将DBC基底作为POL子模块与散热件之间的热界面的使用。改善的热界面设在半导体装置与散热件之间,其包括应对不同高度的半导体装置的传导垫片。
根据本发明的一个方面,一种功率覆盖(POL)结构包括POL子模块。POL子模块包括介电层和具有附接到介电层上的顶表面的半导体装置。半导体装置的顶表面具有形成在其上的至少一个接触垫。POL子模块还包括金属互连结构,其延伸穿过介电层,且电性地联接到半导体装置的至少一个接触垫上。传导垫片联接到半导体装置的底表面上,且热界面的第一侧联接到传导垫片上。散热件联接到电绝缘的热界面的第二侧上。
根据本发明的另一个方面,一种形成功率覆盖(POL)结构的方法,包括提供半导体装置、将半导体装置的第一表面附连到介电层上、形成穿过介电层的通孔、以及形成延伸穿过介电层中的通孔来电性地连接到半导体装置上的金属互连结构。该方法还包括将传导垫片的第一表面附连到半导体装置的第二表面上,以及形成传导垫片的第二表面顶部上的热界面。此外,该方法包括将散热件热联接到传导垫片上,没有定位在散热件与传导垫片之间的直接覆铜(DBC)基底。
根据本发明的又一个方面,一种功率覆盖(POL)封装结构包括POL子模块。POL子模块包括介电层、附接到介电层上的第一半导体装置,以及电性地联接到第一半导体装置的第一侧上的互连结构。互连结构延伸穿过介电层以电性地连接到第一半导体装置上的至少一个接触垫上。第一传导垫片具有联接到第一半导体装置的第二侧上的底表面,以及联接到第一传导垫片的顶表面上的热界面,而没有位于其间的直接覆铜(DBC)基底。散热件直接地联接到热界面上。
根据本发明的又一个方面,一种半导体装置封装件包括第一半导体装置、具有的厚度大于第一半导体装置的厚度的第二半导体装置、以及联接到第一半导体装置和第二半导体装置的第一表面上的绝缘基底。金属化层延伸穿过绝缘基底,使得金属化层的第一表面联接到第一半导体装置和第二半导体装置的接触垫上。具有第一侧的第一传导垫片经由传导接触层联接到第一半导体装置上;具有第一侧的第二传导垫片经由传导接触层联接到第一半导体装置上。第一传导垫片具有的厚度大于第二传导垫片的厚度,且第一传导垫片和第二传导垫片的第二侧共面。
根据本发明的又一方面,一种半导体装置封装件包括:具有穿过其间形成的多个通孔的介电层,以及具有联接到介电层的顶表面上的第一表面的半导体装置。半导体装置封装件还包括联接到介电层的底表面上的金属互连结构。金属互连结构延伸穿过介电层的多个通孔来连接到半导体装置的第一表面上。半导体装置封装件还包括具有联接到半导体装置的第二表面上的底表面的传导垫片,以及联接到传导垫片的顶表面上的有机热界面,而没有定位在有机热界面与传导垫片之间的直接覆铜(DBC)基底。
一种功率覆盖(POL)结构,包括:
POL子模块,POL子模块包括:
介电层;
具有附接到介电层上的顶表面的半导体装置,顶表面具有形成在其上的至少一个接触垫;
金属互连结构,其延伸穿过介电层且电性地联接到半导体装置的至少一个接触垫上;
联接到半导体装置的底表面上的传导垫片;以及
具有联接到传导垫片上的第一侧的热界面;以及
联接到电绝缘的热界面的第二侧上的散热件。
优选地,热界面为导热的。
优选地,POL结构还包括围绕半导体装置和传导垫片定位在介电层与热界面之间的空间中的包封件。
优选地,热界面联接到传导垫片上而没有定位在其间的直接覆铜(DBC)基底。
优选地,传导垫片包括铜、钼和铝中的至少一者。
优选地,POL结构还包括定位在半导体装置与传导垫片之间来将传导垫片固定到半导体装置上的焊料材料、传导粘合剂和烧结的银层中的一者。
优选地,POL结构还包括印刷电路板;并且
其中,POL子模块通过输入/输出连接而附接到印刷电路板上。
优选地,POL结构还包括电性地联接到POL子模块上的引线框架;并且
其中,引线框架直接地附接到传导垫片上。
一种形成功率覆盖(POL)结构的方法,包括:
提供半导体装置;
将半导体装置的第一表面附连到介电层上;
形成穿过介电层的通孔;
形成延伸穿过介电层中的通孔的金属互连结构以电性地连接到半导体装置上;
将传导垫片的第一表面附连到半导体装置的第二表面上;
将热界面形成在传导垫片的第二表面的顶部上;以及
在没有定位在散热件与传导垫片之间的直接覆铜(DBC)基底的情况下将散热件热联接到传导垫片上。
优选地,方法还包括在形成热界面之前利用聚合模制化合物来包封半导体装置和传导垫片的至少一部分。
优选地,方法还包括在介电层与热界面之间施加底部填充剂来包封半导体装置和传导垫片的至少一部分。
优选地,形成热界面包括:用导热液体和导热浆料中的一者涂布第一传导垫片的顶表面。
优选地,方法还包括固化热界面。
优选地,方法还包括使用传导浆料来将传导垫片的第一表面附连到半导体装置的第二表面上。
优选地,方法还包括将金属互连结构附接到外部电路结构上。
优选地,方法还包括提供联接到传导垫片上的引线框架组件,引线框架形成POL结构与外部电路结构之间的互连。
一种功率覆盖(POL)封装结构,包括:
POL子模块,POL子模块包括:
介电层;
附接到介电层上的第一半导体装置;
电性地联接到第一半导体装置的第一侧上的互连结构,互连结构延伸穿过介电层来将至少一个接触垫电性地连接在第一半导体装置上;
具有联接到第一半导体装置的第二侧上的底表面的第一传导垫片;以及
热界面,其联接到第一传导垫片的顶表面上而没有定位在其间的直接覆铜(DBC)基底;以及
直接地联接到热界面上的散热件。
优选地,第一传导垫片包括铜。
优选地,POL封装结构还包括包绕第一半导体装置和第一传导垫片的至少一部分的填料材料。
优选地,POL封装结构还包括具有附接到介电层上的第一侧的第二半导体装置。
优选地,第一传导垫片的底侧联接到第二半导体装置的第二侧上。
优选地,第二半导体装置具有不同于第一半导体装置的竖直高度的竖直高度;
其中第一传导垫片的第一部分联接到第一半导体装置上;
其中第一传导垫片的第二部分联接到第二半导体装置上;并且
其中第一传导垫片的第一部分和第一半导体装置的总体竖直高度大致等于第一传导垫片的第二部分和第二半导体装置的总体竖直高度。
优选地,POL封装结构还包括具有联接到第二半导体装置上的底表面的第二传导垫片。
优选地,POL封装结构还包括:
印刷电路板;以及
联接到第一传导垫片上的引线框架,引线框架构造成将POL子模块电性地连接到印刷电路板上。
一种半导体装置封装件,包括:
第一半导体装置;
具有的厚度大于第一半导体装置的厚度的第二半导体装置;
联接到第一半导体装置和第二半导体装置的第一表面上的绝缘基底;
金属化层,其延伸穿过绝缘基底,使得金属化层的第一表面联接到第一半导体装置和第二半导体装置的接触垫上;
第一传导垫片,其具有经由传导接触层而联接到第一半导体装置上的第一侧,
第二传导垫片,其具有经由传导接触层而联接到第一半导体装置上的第一侧;以及
其中第一传导垫片具有的厚度大于第二传导垫片的厚度;以及
其中第一传导垫片和第二传导垫片的第二侧共面。
优选地,封装件包括联接到第一传导垫片的第二侧和第二传导垫片的第二侧上的热界面层。
优选地,热界面层为电绝缘且导热的。
优选地,热界面层为导电且导热的。
优选地,热界面层包括悬浮在树脂基质中的多个传导纤维。
优选地,热界面层的第一部分联接到第一传导垫片上,且热界面层的第二部分联接到第二传导垫片上;并且
其中,间隙形成在热界面层的第一部分与第二部分之间,使得热界面层的第一部分与热界面层的第二部分电绝缘。
优选地,热界面层包括多层基底,多层基底包括:
第一热界面层,其包括电绝缘且导热的材料,具有直接地联接到第一传导垫片和第二传导垫片上的第一侧;
陶瓷基底,其具有直接地联接到第一热界面层的第二侧上的第一侧;以及
第二热界面层,其包括电绝缘且导热的材料,直接地联接到陶瓷基底的第二侧上。
优选地,热界面层包括多层基底,多层基底包括:
第一热界面层,其包括电绝缘且导热的材料,具有直接地联接到第一传导垫片和第二传导垫片上的第一侧;
陶瓷基底,其具有直接地联接到第一热界面层的第二侧上的第一侧;以及
第二热界面层,其包括导电且导热的材料,直接地联接到陶瓷基底的第二侧上。
一种半导体装置封装件,包括:
介电层,其具有穿过其间形成的多个通孔;
半导体装置,其具有联接到介电层的顶表面上的第一表面;
联接到介电层的底表面上的金属互连结构,金属互连结构延伸穿过介电层的多个通孔来连接到半导体装置的第一表面上;
传导垫片,其具有联接到半导体装置的第二表面上的底表面;以及
有机热界面,其在没有定位在有机热界面与传导垫片之间的直接覆铜(DBC)基底的情况下联接到传导垫片的顶表面上。
优选地,有机热界面为导热且导电的。
优选地,有机热界面为导热且电绝缘的。
优选地,有机热界面层包括悬浮在树脂基质中的多个传导纤维。
优选地,半导体装置封装件还包括位于介电层与热界面之间的绝缘底部填充材料。
优选地,传导垫片包括导热且导电的材料。
优选地,有机热界面包括多层基底,多层基底包括:
第一层,其包括有机材料,具有联接到传导垫片上的第一侧;
陶瓷基底,其具有直接地联接到第一层的第二侧上的第一侧;以及
第二层,其包括电绝缘且导热的材料,直接地联接到陶瓷基底的第二侧上。
优选地,有机热界面包括多层基底,多层基底包括:
第一层,其包括有机材料,具有联接到传导垫片上的第一侧;
陶瓷基底,其具有直接地联接到第一层的第二侧上的第一侧;以及
第二层,其包括导电且导热的材料,直接地联接到陶瓷基底的第二侧上。
这些和其它优点和特征将从结合附图提供的本发明的优选实施例的以下详细描述中更容易理解到。
附图说明
附图示出了当前构想成用于执行本发明的实施例。
在附图中:
图1为合并DBC基底的现有技术的功率覆盖(POL)结构的示意性截面侧视图。
图2为根据本发明的实施例的POL结构的示意性截面侧视图。
图3为根据本发明的另一个实施例的POL结构的示意性截面侧视图。
图4为根据本发明的又一个实施例的POL结构的示意性截面侧视图。
图5为根据本发明的实施例的POL组件的示意性截面侧视图。
图6至图16为根据本发明的实施例的在制造/构建过程的各种阶段期间的POL子模块的示意性截面侧视图。
图17为根据本发明的另一个实施例的带引线的POL子模块的一部分的示意性截面侧视图。
图18为根据本发明的另一个实施例的带引线的POL子模块的一部分的示意性截面侧视图。
图19为根据本发明的实施例的具有阶梯传导垫片的POL子模块的一部分的示意性截面侧视图。
图20为根据本发明的实施例的具有多层传导垫片组件的POL子模块的一部分的示意性截面侧视图。
具体实施方式
本发明的实施例提供了一种具有包括在其中的改善的热界面的功率覆盖(POL)结构,以及用于形成此类POL结构的方法。POL结构包括应对不同高度的半导体装置的传导垫片和增加包封材料和方法的选择的热界面层。
参看图2,示出了根据本发明的实施例的半导体装置组件或功率覆盖(POL)结构40。POL结构40包括具有在其中的一个或多个半导体装置43,44,45的POL子模块42,根据各种实施例,半导体装置可为管芯、二极管或其它功率电气装置的形式。如图2中所示,三个半导体装置43,44,45设在POL子模块42中,然而将认识到的是,更多或更少数目的半导体装置43,44,45可包括在POL子模块42中。除半导体装置43,44,45之外,POL子模块42还可包括任何数目的附加电路构件46,例如,门驱动器。
半导体装置43,44,45通过粘合层50联接到介电层48上。介电层48可根据各种实施例为叠层或膜的形式,且可由多种介电材料中的一种形成,如,Kapton®、Ultem®、聚四氟乙烯(PTFE)、Upilex®、聚砜材料(例如,Udel®、Radel®)或另一种聚合物膜,如,液晶聚合物(LCP)或聚酰亚胺材料。
POL子模块42还包括金属化层或互连结构52,其通过金属互连件54形成与半导体装置43,44,45的直接金属连接,金属互连件54延伸穿过形成在介电层48中的通孔56来连接到相应的半导体装置43,44,45上的接触垫58上。
POL子模块42还包括一个或多个传导板或垫片60,其利用导热和导电的接触层62来固定到半导体装置43,44,45上。根据各种实施例,例如,传导接触层62可为焊料材料、传导粘合剂或烧结的银。传导垫片60为金属和合金材料,例如铜、铝、钼或它们的组合,如,铜钼或铜钨,以及复合材料,如,铝硅、碳化铝硅、铝-石墨、铜-石墨等。
介电填料材料64也设在POL子模块42中,以在POL子模块42中填充在半导体装置43,44,45与传导垫片60之间和周围的间隙,以便向POL子模块42提供附加的结构完整性。根据各种实施例,介电填料材料64可为聚合材料的形式,例如,底部填充剂(例如,毛细底部填充剂或非流动的底部填充剂)、包封件、硅酮或模制化合物。
POL结构40还包括便于冷却半导体装置43,44,45的散热件66。散热件66包括具有高热导率的材料,如,铜、铝或复合材料。散热件66通过形成在传导垫片60和介电填料材料64上的热界面基底或层68来联接到POL子模块42上。
热界面层68为导热的电绝缘的聚合材料或有机材料,例如,热垫、热浆料、热脂或热粘合剂。热界面层68使散热件66与传导垫片60电绝缘。根据一个实施例,热界面层68包括悬浮在树脂或环氧树脂的基质中的传导填料、颗粒或纤维。例如,热界面层68可为环氧树脂或硅树脂,其填充有导热的电绝缘的填料,如矾土和/或氮化硼。根据一个实施例,热界面层68具有大约100μm的厚度。然而,本领域的技术人员将认识到的是,热界面层68的厚度可基于设计规格变化。热界面层68提供相比于DBC基底优异的热性能,因为热界面层68不会经历包括在DBC基底内的陶瓷层的热阻。
在热界面层68为热浆料、热脂或热垫(例如,预成形的有机材料片或膜)的实施例中,在围绕POL子模块42的周边的一定数目的位置处,散热件66使用螺钉或其它紧固装置(未示出)固定到POL子模块42上,引起热界面层68夹在传导垫片60与散热件66之间。作为备选,在热界面层68为聚合粘合剂的实施例中,热界面层68以胶粘状态施加到POL子模块42上,且在散热件66定位到热界面层68的顶部上之后固化,从而在没有附加紧固件的情况下将散热件66结合到POL子模块42上。
如参照图5更详细描述那样,POL子模块42还包括输入-输出(I/O)连接70,其使POL结构40能够表面安装到外部电路上,如,印刷电路板(PCB)。根据示例性实施例,I/O连接70由焊球栅阵列(BGA)焊料焊盘72形成,其构造成附接/附连到PCB上来将POL结构40电联接到PCB上,尽管也可使用其它适合的第二级焊料互连件,如,盘栅阵列(LGA)。BGA焊料焊盘72提供高度可靠的互连结构,其在高应力状态下抵抗故障。如图2中所示,焊料焊盘72定位在形成于POL子模块42的焊料掩模层74中的开口中。
现在参看图3,示出了根据本发明的备选实施例的POL结构76和POL子模块78。POL结构76和POL子模块78包括类似于图2中的POL结构40和POL子模块42中所示的构件的一定数目的构件,且因此用于指出图2中的构件的标号将用于指出图3中的类似构件。
如图所示,POL子模块78包括定位在传导垫片60与散热件66之间的多层热界面80。多层热界面80包括第一热界面层82、陶瓷绝缘层84和第二热界面层86。陶瓷绝缘层84包括在POL子模块78与散热件66之间对于高电压应用提供了附加的电绝缘。例如,绝缘层84可由陶瓷材料如矾土或氮化铝构成。
如图所示,第一热界面层82夹在传导垫片60与陶瓷绝缘层84之间。根据一个实施例,图3的第一热界面层82包括类似于图2中的热界面层68的导热电绝缘的材料,允许热从传导垫片60传递至散热件66,同时使传导垫片60与散热件66电绝缘。在示例性实施例中,第一热界面层82包括填充有导热但电绝缘的填料如矾土或氮化硼的环氧树脂或硅树脂。
在备选实施例中,第一热界面层82包括导电材料,例如焊料、传导粘合剂或烧结的银,传导材料形成为传导垫片60顶部上的一定数目的不连续的垫88,如图4中所示。根据各种实施例,邻接的垫88之间的侧向空间90可留下作为空气间隙,或填充介电填料材料64。
现在一起参看图3和图4,第二热界面层86夹在陶瓷绝缘层84与散热件66之间。根据一个实施例,第二热界面层86包括类似于图2中的热界面层68的导热电绝缘的材料。在备选实施例中,第二热界面层86为既导热又导电的材料,例如,填充有银的环氧树脂或硅树脂。
图5示出了根据本发明的实施例的合并POL结构40(图2)和POL结构76(图3、图4)的POL组件92。如图所示,POL结构40,76的相应的I/O连接70联接到外部电路构件94上,例如印刷电路板(PCB)。尽管POL组件92中示出了两个POL结构40,76,但本领域的技术人员将认识到的是根据本发明的各种实施例,POL组件92可包括任何数目的POL结构。此外,POL组件92可包括单个类型的多个POL结构,如,两个或多个POL结构40,或两个或多个POL结构76。
现在参看图6至图16,根据本发明的实施例,提供了图2中的POL子模块42和图3与图4中的POL子模块78的制造技术的过程步骤的详细视图。首先参看图6,POL子模块42,78的构建过程以将粘合层50施加到介电层48上开始。在技术的下一步中,如图7中所示,一个或多个半导体装置44,45(例如,两个半导体装置)通过粘合层50固定到介电层48上。为了将半导体装置44,45固定到介电层48上,半导体装置44,45的顶表面96置于粘合层50上。粘合剂50然后固化来将半导体装置44,45固定到介电层48上。
如图8中所示,多个通孔56然后形成为穿过粘合层50和介电层48。根据本发明的实施例,通孔56可通过激光烧蚀或激光钻孔过程、等离子蚀刻、光限定(photo-definition)或机械钻孔过程形成。
尽管穿过粘合层50和介电层48形成通孔56在图8中示为在将半导体装置44,45置于粘合层50上之后执行,但将认识到的是,半导体装置44,45的放置可发生在通孔形成之后。作为备选,取决于由通孔尺寸施加的约束,半导体装置44,45可首先置于粘合层50和介电层48上,其中通孔56随后形成在对应于形成在半导体装置44,45上的多个金属化的电路和/或连接垫接触垫58的位置处。此外,可使用预先钻孔的通孔和后钻孔的通孔的组合。
现在参看图9和图10,在将半导体装置44,45固定到介电层48上且形成通孔56时,通孔56被清洁(如,通过活性离子蚀刻(RIE)除尘过程)且随后金属化来形成金属化层或互连层54。金属化层54通常通过溅射和电镀应用的组合来形成,尽管认识到也可使用金属沉积的其它无电方法。例如,钛粘附层和铜晶种层可首先经由溅射过程来施加,随后为电镀过程,其将铜的厚度增加到期望的水平。然后将所施加的金属材料图案确定为具有所期望的形状的金属互连件54,且其功能为通过介电层48和粘合层50形成的竖直馈通。金属互连件54从半导体装置44,45的电路和/或连接垫接触垫58延伸出来,穿过通孔/开口56,且穿出介电层48的顶表面98。
如图11中所示,焊料掩模层74施加到图案化金属互连件54上,以提供保护性涂层并限定互连垫。在备选实施例中,将认识到的是,互连垫可具有有助于可焊接性的金属精整,如,Ni或Ni/Au。
现在参看图12,在制造技术的下一个步骤中,传导接触层62施加到半导体装置44,45的底表面100上。传导垫片60的底表面102然后通过传导接触层62联接到半导体装置44,45上。
根据本发明的一个实施例,且如图12中所示,半导体装置44,45可具有变化的厚度/高度。为了平衡相应的半导体装置44,45的总体高度,传导垫片60可为不同高度,以便各个半导体装置44,45/传导垫片对60的总体厚度/高度相等,且传导垫片60的后表面"平坦化(planarized)"。
如图13中所示,制造POL子模块42,78的构建技术继续施加介电填料材料64来在POL子模块42,78中填充于半导体装置44,45与传导垫片60之间和周围的间隙,以便约束介电层48,且向POL子模块42,78提供附加的电绝缘和结构完整性。在一个实施例中,介电填料材料64使用包覆模制技术施加且固化。在介电填料材料64固化之后,介电填料材料64的部分104使用磨削操作移除来露出传导垫片60。如图14中所示,该磨削操作还可用于移除传导垫片60的高度上的任何变化,以便传导垫片60的顶表面106和介电填料材料64的顶表面108共面。作为备选,包覆模制或包封技术可用于施加介电填料材料64,使得固化的介电填料材料64的顶表面108与没有磨削步骤的传导垫片60的顶表面106齐平。在又一个实施例中,介电填料材料64可使用底部填充技术来施加。
在制造过程的下一步骤中,如图15中所示,热界面112的第一侧110施加到传导垫片60和介电填料材料64的相应的顶表面106,108上。在热界面112包括单个热界面层68(图2)的实施例中,热界面112在一个步骤中施加到传导垫片60和介电填料材料64的顶表面106,108上。作为备选,热界面112可为如图3和图4中所示的多层热界面80。还参看图3和图4,多层热界面80的独立层使用构建技术按顺序施加到传导垫片60和介电填料材料64的顶表面106,108上,其中第一热界面层82施加到介电填料材料64和传导垫片60的顶部上,陶瓷绝缘层84接下来施加到第一热界面层82的顶部上,且第二热界面层86最后施加到陶瓷绝缘层84的顶表面上。
在制造技术的下一个步骤中,I/O连接70施加到焊料掩模层74上。在一个实施例中,如图16中所示,I/O连接70为焊料焊盘72。在构建技术的备选实施例中,如图17中所示,I/O连接70构造为用于贯穿孔构件的引线114。在POL子模块42,78的构建过程完成之后,散热件66附连到热界面112的第二侧116上。POL子模块42,78可为单一的以用于表面安装到外部电路上,如PCB94(图5)。
现在参看图18,示出了POL子模块118的备选实施例。POL子模块118包括类似于图2中的POL子模块42中所示的构件的一定数目的构件,且因此用于指出图2中的构件的标号还将用于指出图18中的类似构件。
如图所示,POL子模块118包括通过粘合层50安装到介电层48上的半导体装置44。金属互连件54延伸穿过形成在介电层48中的通孔56,以将接触垫(未示出)连接到半导体装置44上。传导垫片120通过传导接触层62联接到各个半导体装置44上。类似于图2的传导垫片60,传导垫片120包括金属或合金材料,例如,铜、铝、钼或它们的组合。介电填料材料64提供成在POL子模块118中填充在半导体装置44与传导垫片120之间和周围的间隙。热界面112如热界面层68(图2)或多层热界面80(图3)设在介电填料材料64和传导垫片120的顶部上。
如图18中所示,传导垫片120联接到引线框架122上。根据本发明的实施例,引线框架122在将传导垫片120置入传导接触层62中之前预先附接到传导垫片120上。例如,引线框架122和引导垫片60可由普通铜板预先制造,或引线框架122可通过高温联接过程预先附接到传导垫片60上,如,软钎焊、铜焊、焊接或用于组装到POL子模块118中的其它类似的方法。作为备选,将认识到的是,引线框架122可改为在完成POL子模块118的制造之后后附接。
现在参看图19和图20,示出了POL子模块124的两个备选实施例,其应对POL子模块124包括不同高度的半导体装置126,128的情形。另外,POL子模块124包括类似于图2中的POL子模块42中所示的构件的一定数目的构件,且因此用于指出图2中的构件的标号还将用于指出图19和图20中的类似构件。
首先参看图19,示出了包括具有阶梯构型的传导垫片130的备选实施例。如图所示,传导垫片130的第一部分132具有第一高度或厚度134,且传导垫片130的第二部分136具有第二高度或厚度138,其应对半导体装置126,128的不同高度,同时保持传导垫片130的平坦顶表面140。
图20中示出了POL子模块24的备选实施例,其中第一传导垫片142使用第一传导接触层144联接到半导体装置126上,第一传导接触层144例如,类似于传导接触层62(图2)的焊料。第一传导垫片142尺寸确定为使得第一传导垫片142的上表面146和半导体装置128的上表面148共面。第二传导接触层150然后施加到第一传导垫片142和半导体装置128的顶表面上。在一个实施例中,第二传导接触层150包括焊料。尺寸确定为至少跨越半导体装置126,128的整个宽度的第二传导垫片152然后附连到如图所示的第二传导垫片152上
有利的是,本发明的实施例因此提供了一种POL封装和互连结构,其包括没有DBC基底的缺陷的热界面。例如,由于热界面层68和多层热界面80可在发生于介电填料材料64被施加且固化之后的制造步骤中应用,故介电填料材料64可使用包封或包覆模制技术施加,而非更昂贵且耗时的底部填充过程,底部填充过程更可能导致空隙。另外,由于在封装构建过程期间形成热界面,而非提供为预制构件,故热界面的尺寸和材料可基于期望的操作特征来定制。此外,使用传导垫片60,120,130,142和/或152提供了应对不同高度的半导体装置的能力。
尽管本发明的实施例已经描述为包括在高压电力应用中使用的功率半导体装置,但本领域的技术人员将认识到的是,本文阐明的技术同样适用于合并非功率半导体装置或具有仅延伸至半导体装置的单侧的电连接的半导体装置的低功率应用和芯片封装。
因此,根据本发明的一个实施例,一种功率覆盖(POL)结构包括POL子模块。POL子模块包括介电层和具有附接到介电层上的顶表面的半导体装置。半导体装置的顶表面具有形成在其上的至少一个接触垫。POL子模块还包括金属互连结构,其延伸穿过介电层,且电性地联接到半导体装置的至少一个接触垫上。传导垫片联接到半导体装置的底表面上,且热界面的第一侧联接到传导垫片上。散热件联接到电绝缘的热界面的第二侧上。
根据本发明的另一个实施例,一种形成功率覆盖(POL)结构的方法,包括提供半导体装置、将半导体装置的第一表面附连到介电层上、形成穿过介电层的通孔、以及形成延伸穿过介电层中的通孔来电性地连接到半导体装置上的金属互连结构。该方法还包括将传导垫片的第一表面附连到半导体装置的第二表面上,以及形成传导垫片的第二表面顶部的热界面。此外,该方法包括将散热件热联接到传导垫片上,没有定位在散热件与传导垫片之间的直接覆铜(DBC)基底。
根据本发明的又一个实施例,一种功率覆盖(POL)封装结构包括POL子模块。POL子模块包括介电层、附接到介电层上的第一半导体装置、以及电性地联接到第一半导体装置的第一侧上的互连结构。互连结构延伸穿过介电层以电性地连接到第一半导体装置上的至少一个接触垫上。第一传导垫片具有联接到第一半导体装置的第二侧上的底表面,以及联接到第一传导垫片的顶表面上的热界面,而没有位于其间的直接覆铜(DBC)基底。散热件直接地联接到热界面上。
根据本发明的又一个实施例,一种半导体装置封装件包括第一半导体装置、具有的厚度大于第一半导体装置的厚度的第二半导体装置、以及联接到第一半导体装置和第二半导体装置的第一表面上的绝缘基底。金属化层延伸穿过绝缘基底,使得金属化层的第一表面联接到第一半导体装置和第二半导体装置的接触垫上。具有第一侧的第一传导垫片经由传导接触层联接到第一半导体装置上;具有第一侧的第二传导垫片经由传导接触层联接到第一半导体装置上。第一传导垫片具有的厚度大于第二传导垫片的厚度,且第一传导垫片和第二传导垫片的第二侧共面。
根据本发明的又一个实施例,一种半导体装置封装件包括:具有穿过其间形成的多个通孔的介电层,以及具有联接到介电层的顶表面上的第一表面的半导体装置。半导体装置封装件还包括联接到介电层的底表面上的金属互连结构。金属互连结构延伸穿过介电层的多个通孔来连接到半导体装置的第一表面上。半导体装置封装件还包括具有联接到半导体装置的第二表面上的底表面的传导垫片,以及联接到传导垫片的顶表面上的有机热界面,而没有定位在有机热界面与传导垫片之间的直接覆铜(DBC)基底。
尽管已经仅结合有限数目的实施例详细描述了本发明,但应容易理解的是,本发明不限于此类公开的实施例。相反,本发明可改变来合并迄今未描述的任何数目的改型、变化、置换或等同布置,但这与本发明的要旨和范围相当。此外,尽管已经描述了本发明的各种实施例,但将理解的是本发明的方面可仅包括所述的实施例中的一些。因此,本发明不被看作是由前述描述限制,而是仅由所附权利要求的范围限制。

Claims (30)

1.一种用于功率覆盖结构的模块,包括:
介电层;
第一构件,其具有限定在其第一表面和第二表面之间的高度,其中,所述第一构件的第一表面附接到所述介电层;
至少一个另外的构件,其具有限定在其第一表面和第二表面之间的高度,其中,所述至少一个另外的构件的第一表面附接到所述介电层;和
传导垫片组件,其具有顶表面、底表面和至少一个传导接触层,其中,所述传导垫片组件的底表面的第一部分经由所述至少一个传导接触层耦联到所述第一构件的第二表面,且所述传导垫片组件的底表面的第二部分经由所述至少一个传导接触层耦联到所述至少一个另外的构件的第二表面;
其中,所述传导垫片组件的底表面的第一部分定位在所述模块内的第一高度处,且所述传导垫片组件的底表面的第二部分定位在所述模块内的第二高度处,所述第一高度不同于所述第二高度;并且
其中,所述至少一个传导接触层中的仅一个传导接触层定位在所述传导垫片组件的顶表面与所述至少一个另外的构件的第二表面之间。
2.根据权利要求1所述的模块,其特征在于,所述第一构件和所述至少一个另外的构件包括半导体装置。
3.根据权利要求1所述的模块,其特征在于,所述第一构件的第一表面具有形成于其上的至少一个接触垫;并且
其中,所述至少一个另外的构件的第一表面具有形成于其上的至少一个接触垫。
4.根据权利要求3所述的模块,其特征在于,所述模块还包括金属互连结构,所述金属互连结构延伸穿过所述介电层并且电性地耦联到所述第一构件的所述至少一个接触垫和所述至少一个另外的构件的所述至少一个接触垫。
5.根据权利要求1所述的模块,其特征在于,所述至少一个传导接触层中的仅一个传导接触层定位在所述传导垫片组件的顶表面与所述第一构件的第二表面之间。
6.根据权利要求1所述的模块,其特征在于,所述传导垫片组件包括至少一个传导垫片,所述传导垫片具有导电元件;并且
其中,所述至少一个传导接触层耦联到所述至少一个传导垫片并且包括焊料材料、传导粘合剂和烧结的银层中的一者。
7.根据权利要求1所述的模块,其特征在于,所述模块还包括耦联到所述传导垫片组件的顶表面的热界面。
8.根据权利要求7所述的模块,其特征在于,所述热界面是导热的。
9.根据权利要求7所述的模块,其特征在于,所述模块还包括:封装件,其在所述介电层与所述热界面之间的空间中围绕所述第一构件、所述至少一个另外的构件以及所述传导垫片组件定位。
10.根据权利要求1所述的模块,其特征在于,所述至少一个另外的构件包括耦联到所述传导垫片组件的第二构件。
11.根据权利要求1所述的模块,其特征在于,所述第一构件包括第一半导体装置;
其中所述至少一个另外的构件包括:
第二半导体装置,其耦联到所述传导垫片组件的底表面的第二部分;和
第三半导体装置,其耦联到所述传导垫片组件的底表面的第三部分;并且
其中,所述第一半导体装置、所述第二半导体装置和所述第三半导体装置具有不同的高度。
12.根据权利要求11所述的模块,其特征在于,所述传导垫片组件包括:
第一传导垫片,其耦联到所述第一半导体装置;
第二传导垫片,其耦联到所述第二半导体装置和所述第一传导垫片;和
第三传导垫片,其耦联到第三半导体装置和所述第一传导垫片;
其中,所述第二传导垫片的厚度不同于第三传导垫片的厚度。
13.根据权利要求1所述的模块,其特征在于,所述传导垫片组件包括具有阶梯构型的传导垫片;并且
其中,所述至少一个传导接触层包括:
第一传导接触层,其将所述第一构件耦联到所述传导垫片;和
第二传导接触层,其将所述至少一个另外的构件耦联到所述传导垫片。
14.根据权利要求13所述的模块,其特征在于,所述传导垫片包括第一部分和第二部分;所述第二部分包括第二部分;
其中,所述传导垫片的第一部分在所述模块内与所述第一构件基本对准;
其中,所述传导垫片的第二部分在所述模块内与所述至少一个另外的构件基本对准;并且
其中,所述传导垫片的第一部分具有与所述传导垫片的第二部分的厚度不同的厚度。
15.根据权利要求14所述的模块,其特征在于,所述传导垫片的第一部分的顶表面和所述传导垫片的第二部分的顶表面是共面的。
16.根据权利要求1所述的模块,其特征在于,所述传导垫片组件包括:
第一传导垫片,其具有耦联到所述第一构件的第二表面的底面;和
第二传导垫片,其具有耦联到所述至少一个另外的构件的第二表面的底表面;
其中,所述第二传导垫片的底表面耦联到所述第一传导垫片的顶表面。
17.根据权利要求16所述的模块,其特征在于,所述第二传导垫片的宽度不同于所述第一构件和所述至少一个另外的构件的组合宽度。
18.根据权利要求16所述的模块,其特征在于,所述第二传导垫片的顶表面是平坦的。
19.一种用于功率覆盖结构的模块,包括:
第一构件,所述第一构件具有限定在其第一表面和第二表面之间的高度;
第二构件,所述第二构件具有限定在其第一表面和第二表面之间的高度;和
具有阶梯构型的传导垫片,其中,所述传导垫片的第一部分具有与所述传导垫片的第二部分的厚度不同的厚度;
其中,所述传导垫片的第一部分的底表面耦联到所述第一构件的第二表面;
其中,所述传导垫片的第二部分的底表面耦联到所述第二构件的第二表面;并且
其中,所述第一构件的高度不同于所述第二构件的高度。
20.根据权利要求19所述的模块,其特征在于,所述第一构件和所述第二构件包括半导体装置。
21.根据权利要求19所述的模块,其特征在于,所述第一构件的第一表面具有形成于其上的至少一个接触垫;并且
其中,所述第二构件的第一表面具有形成于其上的至少一个接触垫。
22.根据权利要求19所述的模块,其特征在于,所述传导垫片包括导电元件。
23.根据权利要求19所述的模块,其特征在于,所述模块还包括将所述传导垫片耦联到所述第一构件和所述第二构件的传导接触层。
24.一种用于功率覆盖结构的模块,包括:
传导垫片组件,其包括耦联到第二传导垫片的第一传导垫片;
具有第一表面和第二表面的第一构件,该第二表面耦联到所述第一传导垫片的底表面;和
具有第一表面和第二表面的第二构件,该第二表面耦联到所述第二传导垫片的底表面;
其中所述第一构件和所述第二构件具有不同的高度。
25.根据权利要求24所述的模块,其特征在于,所述第一构件和所述第二构件包括半导体装置。
26.根据权利要求24所述的模块,其特征在于,所述第一构件的第一表面包括至少一个接触垫;并且
其中,所述第二构件的第一表面包括至少一个接触垫。
27.根据权利要求24所述的模块,其特征在于,所述第二传导垫片的宽度不同于所述第一传导垫片的宽度。
28.根据权利要求24所述的模块,其特征在于,所述第一传导垫片和所述第二传导垫片包括铜、钼和铝中的一者。
29.根据权利要求24所述的模块,其特征在于,所述第二构件的第二表面和所述第一传导垫片的顶表面是基本共面的。
30.根据权利要求24所述的模块,其特征在于,所述模块还包括:
第一传导接触层,其将所述第一构件耦联到所述第一传导垫片;和
第二传导接触层,其将所述第二传导垫片耦联到所述第二构件和所述第一传导垫片。
CN202010052240.1A 2013-03-14 2014-03-14 功率覆盖结构及其制作方法 Active CN111508912B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010052240.1A CN111508912B (zh) 2013-03-14 2014-03-14 功率覆盖结构及其制作方法

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201361784834P 2013-03-14 2013-03-14
US61/784834 2013-03-14
US13/897638 2013-05-20
US13/897,638 US8987876B2 (en) 2013-03-14 2013-05-20 Power overlay structure and method of making same
CN201410094386.7A CN104051377B (zh) 2013-03-14 2014-03-14 功率覆盖结构及其制作方法
CN202010052240.1A CN111508912B (zh) 2013-03-14 2014-03-14 功率覆盖结构及其制作方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201410094386.7A Division CN104051377B (zh) 2013-03-14 2014-03-14 功率覆盖结构及其制作方法

Publications (2)

Publication Number Publication Date
CN111508912A CN111508912A (zh) 2020-08-07
CN111508912B true CN111508912B (zh) 2023-08-01

Family

ID=50390992

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201410094386.7A Active CN104051377B (zh) 2013-03-14 2014-03-14 功率覆盖结构及其制作方法
CN202010052240.1A Active CN111508912B (zh) 2013-03-14 2014-03-14 功率覆盖结构及其制作方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201410094386.7A Active CN104051377B (zh) 2013-03-14 2014-03-14 功率覆盖结构及其制作方法

Country Status (6)

Country Link
US (3) US8987876B2 (zh)
EP (1) EP2779230B1 (zh)
JP (1) JP6595158B2 (zh)
KR (1) KR102151047B1 (zh)
CN (2) CN104051377B (zh)
TW (2) TWI703681B (zh)

Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11445617B2 (en) 2011-10-31 2022-09-13 Unimicron Technology Corp. Package structure and manufacturing method thereof
US10269688B2 (en) 2013-03-14 2019-04-23 General Electric Company Power overlay structure and method of making same
US8987876B2 (en) * 2013-03-14 2015-03-24 General Electric Company Power overlay structure and method of making same
US9312231B2 (en) * 2013-10-31 2016-04-12 Freescale Semiconductor, Inc. Method and apparatus for high temperature semiconductor device packages and structures using a low temperature process
WO2015069438A1 (en) 2013-11-05 2015-05-14 Graftech International Holdings Inc. A graphite article
US9576930B2 (en) * 2013-11-08 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Thermally conductive structure for heat dissipation in semiconductor packages
US10510707B2 (en) * 2013-11-11 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Thermally conductive molding compound structure for heat dissipation in semiconductor packages
US9960099B2 (en) * 2013-11-11 2018-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Thermally conductive molding compound structure for heat dissipation in semiconductor packages
WO2015141284A1 (ja) * 2014-03-19 2015-09-24 富士電機株式会社 半導体モジュールユニットおよび半導体モジュール
US9425114B2 (en) * 2014-03-28 2016-08-23 Oracle International Corporation Flip chip packages
US9613843B2 (en) 2014-10-13 2017-04-04 General Electric Company Power overlay structure having wirebonds and method of manufacturing same
US9698116B2 (en) 2014-10-31 2017-07-04 Nxp Usa, Inc. Thick-silver layer interface for a semiconductor die and corresponding thermal layer
JP2016225413A (ja) * 2015-05-28 2016-12-28 株式会社ジェイテクト 半導体モジュール
JP6406190B2 (ja) * 2015-09-15 2018-10-17 トヨタ自動車株式会社 半導体装置
JP6418126B2 (ja) * 2015-10-09 2018-11-07 三菱電機株式会社 半導体装置
CN208159004U (zh) 2015-11-05 2018-11-27 株式会社村田制作所 部件安装基板
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10182514B2 (en) * 2016-06-27 2019-01-15 International Business Machines Corporation Thermal interface material structures
WO2018031995A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
JP2018049938A (ja) * 2016-09-21 2018-03-29 株式会社東芝 半導体装置
JP6724707B2 (ja) * 2016-10-11 2020-07-15 トヨタ自動車株式会社 半導体冷却装置
US20180130731A1 (en) * 2016-11-04 2018-05-10 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US10700035B2 (en) 2016-11-04 2020-06-30 General Electric Company Stacked electronics package and method of manufacturing thereof
US9966361B1 (en) * 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US9966371B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US10312194B2 (en) 2016-11-04 2019-06-04 General Electric Company Stacked electronics package and method of manufacturing thereof
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10224268B1 (en) * 2016-11-28 2019-03-05 CoolStar Technology, Inc. Enhanced thermal transfer in a semiconductor structure
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US9953913B1 (en) 2016-12-12 2018-04-24 General Electric Company Electronics package with embedded through-connect structure and method of manufacturing thereof
US9953917B1 (en) 2016-12-12 2018-04-24 General Electric Company Electronics package with embedded through-connect and resistor structure and method of manufacturing thereof
CN114760824A (zh) * 2017-01-18 2022-07-15 台达电子工业股份有限公司 均热板
WO2018164160A1 (ja) * 2017-03-10 2018-09-13 株式会社村田製作所 モジュール
US10770405B2 (en) * 2017-05-31 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal interface material having different thicknesses in packages
US10606327B2 (en) * 2017-06-16 2020-03-31 Qualcomm Incorporated Heat reduction using selective insulation and thermal spreading
US10410940B2 (en) * 2017-06-30 2019-09-10 Intel Corporation Semiconductor package with cavity
US10490471B2 (en) 2017-07-06 2019-11-26 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10804115B2 (en) 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541209B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
US10541153B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
KR102391008B1 (ko) * 2017-08-08 2022-04-26 현대자동차주식회사 파워 모듈 및 그 파워 모듈을 포함하는 전력 변환 시스템
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
WO2019066989A1 (en) * 2017-09-30 2019-04-04 Intel Corporation INTEGRATED SUBSTRATE AMOUNTS AND HEAT DIFFUSER CUSTOMIZATION FOR ENHANCED PACKAGING THERMOMECHANICS
KR20190047444A (ko) 2017-10-27 2019-05-08 에스케이하이닉스 주식회사 단열벽을 포함하는 반도체 패키지
WO2019124024A1 (ja) 2017-12-20 2019-06-27 三菱電機株式会社 半導体パッケージおよびその製造方法
KR102404058B1 (ko) * 2017-12-28 2022-05-31 삼성전자주식회사 반도체 패키지
US10734302B2 (en) * 2018-01-12 2020-08-04 KULR Technology Corporation Method and apparatus of operating a compressible thermal interface
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US10497648B2 (en) 2018-04-03 2019-12-03 General Electric Company Embedded electronics package with multi-thickness interconnect structure and method of making same
DE102018111989B4 (de) * 2018-05-18 2024-05-08 Rogers Germany Gmbh Elektronikmodul und Verfahren zur Herstellung desselben
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US10622290B2 (en) * 2018-07-11 2020-04-14 Texas Instruments Incorporated Packaged multichip module with conductive connectors
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10957832B2 (en) 2018-10-22 2021-03-23 General Electric Company Electronics package for light emitting semiconductor devices and method of manufacturing thereof
JP7251951B2 (ja) * 2018-11-13 2023-04-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
US11646242B2 (en) * 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
CN113632209A (zh) 2019-01-23 2021-11-09 Qorvo美国公司 Rf半导体装置和其制造方法
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11830856B2 (en) * 2019-03-06 2023-11-28 Semiconductor Components Industries, Llc Semiconductor package and related methods
DE102019206523A1 (de) * 2019-05-07 2020-11-12 Zf Friedrichshafen Ag Leistungsmodul mit gehäusten Leistungshalbleitern zur steuerbaren elektrischen Leistungsversorgung eines Verbrauchers
WO2020251574A1 (en) * 2019-06-13 2020-12-17 Bae Systems Information And Electronic Systems Integration Inc. Hermetically sealed electronics module with enhanced cooling of core integrated circuit
US11037860B2 (en) 2019-06-27 2021-06-15 International Business Machines Corporation Multi layer thermal interface material
TW202105643A (zh) * 2019-07-23 2021-02-01 德商漢高智慧財產控股公司 高熱通量多元件總成之熱管理
US11784108B2 (en) 2019-08-06 2023-10-10 Intel Corporation Thermal management in integrated circuit packages
US20210043573A1 (en) * 2019-08-06 2021-02-11 Intel Corporation Thermal management in integrated circuit packages
US12007170B2 (en) 2019-08-06 2024-06-11 Intel Corporation Thermal management in integrated circuit packages
US11830787B2 (en) 2019-08-06 2023-11-28 Intel Corporation Thermal management in integrated circuit packages
US11646289B2 (en) * 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US20210193552A1 (en) * 2019-12-19 2021-06-24 Intel Corporation Thermally conductive slugs/active dies to improve cooling of stacked bottom dies
US11670561B2 (en) * 2019-12-19 2023-06-06 Intel Corporation 3D buildup of thermally conductive layers to resolve die height differences
US11774190B2 (en) 2020-04-14 2023-10-03 International Business Machines Corporation Pierced thermal interface constructions
US11398445B2 (en) 2020-05-29 2022-07-26 General Electric Company Mechanical punched via formation in electronics package and electronics package formed thereby
US11551993B2 (en) * 2020-08-28 2023-01-10 Ge Aviation Systems Llc Power overlay module and method of assembling
CN114038843A (zh) * 2020-10-24 2022-02-11 Pep创新私人有限公司 芯片封装、芯片结构及其制造方法
TWI746391B (zh) * 2021-03-15 2021-11-11 群豐科技股份有限公司 積體電路封裝系統
US20220418079A1 (en) * 2021-06-25 2022-12-29 Amulaire Thermal Technology, Inc. Insulating metal substrate structure
JP2023031660A (ja) * 2021-08-25 2023-03-09 キオクシア株式会社 半導体装置及び電子機器
US11950394B2 (en) 2021-10-12 2024-04-02 Ge Aviation Systems Llc Liquid-cooled assembly and method
JP2023094391A (ja) * 2021-12-23 2023-07-05 新光電気工業株式会社 半導体装置
US20230238301A1 (en) * 2022-01-25 2023-07-27 Ge Aviation Systems Llc Power overlay module with thermal storage
TWI811136B (zh) * 2022-10-17 2023-08-01 創世電股份有限公司 半導體功率元件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306680B1 (en) * 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
JP2005228929A (ja) * 2004-02-13 2005-08-25 Denso Corp 半導体装置およびその製造方法
WO2011095406A1 (de) * 2010-02-04 2011-08-11 Robert Bosch Gmbh Leistungsmodul mit einer schaltungsanordnung, elektrische/elektronische schaltungsanordnung, verfahren zur herstellung eines leistungsmoduls

Family Cites Families (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3586102A (en) * 1969-02-17 1971-06-22 Teledyne Inc Heat sink pillow
US4561011A (en) * 1982-10-05 1985-12-24 Mitsubishi Denki Kabushiki Kaisha Dimensionally stable semiconductor device
US4980753A (en) * 1988-11-21 1990-12-25 Honeywell Inc. Low-cost high-performance semiconductor chip package
US4892245A (en) * 1988-11-21 1990-01-09 Honeywell Inc. Controlled compression furnace bonding
US4948032A (en) * 1988-11-21 1990-08-14 Atmel Corporation Fluxing agent
JPH03116948A (ja) * 1989-09-29 1991-05-17 Yoshiki Tanigawa 超高周波ic用窒化アルミニウムパッケージ
KR930024126A (ko) * 1992-05-12 1993-12-22 아키라 기타하라 표면실장소자와 그의 반제품
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JPH07321257A (ja) * 1994-05-20 1995-12-08 Hitachi Ltd マルチチップモジュール
DE19530264A1 (de) * 1995-08-17 1997-02-20 Abb Management Ag Leistungshalbleitermodul
KR100261793B1 (ko) 1995-09-29 2000-07-15 니시무로 타이죠 고강도 고신뢰성 회로기판 및 그 제조방법
US5880530A (en) 1996-03-29 1999-03-09 Intel Corporation Multiregion solder interconnection structure
JPH11121662A (ja) * 1997-10-09 1999-04-30 Hitachi Ltd 半導体装置の冷却構造
US5981310A (en) * 1998-01-22 1999-11-09 International Business Machines Corporation Multi-chip heat-sink cap assembly
US6404065B1 (en) 1998-07-31 2002-06-11 I-Xys Corporation Electrically isolated power semiconductor package
US6612890B1 (en) * 1998-10-15 2003-09-02 Handy & Harman (Ny Corp.) Method and system for manufacturing electronic packaging units
US6232151B1 (en) 1999-11-01 2001-05-15 General Electric Company Power electronic module packaging
JP2001244376A (ja) 2000-02-28 2001-09-07 Hitachi Ltd 半導体装置
JP2002050889A (ja) * 2000-07-31 2002-02-15 Furukawa Electric Co Ltd:The 電子部品内蔵型筐体
JP3683179B2 (ja) 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
US6707671B2 (en) * 2001-05-31 2004-03-16 Matsushita Electric Industrial Co., Ltd. Power module and method of manufacturing the same
US7196415B2 (en) 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
US6534859B1 (en) * 2002-04-05 2003-03-18 St. Assembly Test Services Ltd. Semiconductor package having heat sink attached to pre-molded cavities and method for creating the package
US6987032B1 (en) * 2002-07-19 2006-01-17 Asat Ltd. Ball grid array package and process for manufacturing same
US7015640B2 (en) 2002-09-11 2006-03-21 General Electric Company Diffusion barrier coatings having graded compositions and devices incorporating the same
US6777800B2 (en) * 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
AU2003273342A1 (en) 2002-09-30 2004-04-23 Advanced Interconnect Technologies Limited Thermal enhanced package for block mold assembly
JP2004172489A (ja) * 2002-11-21 2004-06-17 Nec Semiconductors Kyushu Ltd 半導体装置およびその製造方法
US7550097B2 (en) 2003-09-03 2009-06-23 Momentive Performance Materials, Inc. Thermal conductive material utilizing electrically conductive nanoparticles
WO2005051525A1 (en) 2003-11-25 2005-06-09 Polyvalor, Limited Partnership Permeation barrier coating or layer with modulated properties and methods of making the same
US7119432B2 (en) * 2004-04-07 2006-10-10 Lsi Logic Corporation Method and apparatus for establishing improved thermal communication between a die and a heatspreader in a semiconductor package
US20050258533A1 (en) 2004-05-21 2005-11-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device mounting structure
WO2006068641A1 (en) * 2004-12-20 2006-06-29 Semiconductor Components Industries, L.L.C. Electronic package having down-set leads and method
US7135769B2 (en) * 2005-03-29 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing thereof
US7262444B2 (en) 2005-08-17 2007-08-28 General Electric Company Power semiconductor packaging method and structure
DE102005054872B4 (de) * 2005-11-15 2012-04-19 Infineon Technologies Ag Vertikales Leistungshalbleiterbauelement, Halbleiterbauteil und Verfahren zu deren Herstellung
US8018056B2 (en) 2005-12-21 2011-09-13 International Rectifier Corporation Package for high power density devices
US7733554B2 (en) 2006-03-08 2010-06-08 E Ink Corporation Electro-optic displays, and materials and methods for production thereof
US7804131B2 (en) * 2006-04-28 2010-09-28 International Rectifier Corporation Multi-chip module
US20070295387A1 (en) 2006-05-05 2007-12-27 Nanosolar, Inc. Solar assembly with a multi-ply barrier layer and individually encapsulated solar cells or solar cell strings
US7462506B2 (en) * 2006-06-15 2008-12-09 International Business Machines Corporation Carbon dioxide gettering method for a chip module assembly
US7298623B1 (en) * 2006-06-29 2007-11-20 International Business Machines Corporation Organic substrate with integral thermal dissipation channels, and method for producing same
US20080036078A1 (en) * 2006-08-14 2008-02-14 Ciclon Semiconductor Device Corp. Wirebond-less semiconductor package
US7999369B2 (en) 2006-08-29 2011-08-16 Denso Corporation Power electronic package having two substrates with multiple semiconductor chips and electronic components
US20080128897A1 (en) * 2006-12-05 2008-06-05 Tong Wa Chao Heat spreader for a multi-chip package
US20080142954A1 (en) * 2006-12-19 2008-06-19 Chuan Hu Multi-chip package having two or more heat spreaders
KR101391924B1 (ko) 2007-01-05 2014-05-07 페어차일드코리아반도체 주식회사 반도체 패키지
US7688497B2 (en) 2007-01-22 2010-03-30 E Ink Corporation Multi-layer sheet for use in electro-optic displays
US7851906B2 (en) * 2007-03-26 2010-12-14 Endicott Interconnect Technologies, Inc. Flexible circuit electronic package with standoffs
US20080237841A1 (en) * 2007-03-27 2008-10-02 Arana Leonel R Microelectronic package, method of manufacturing same, and system including same
JP2009059760A (ja) * 2007-08-30 2009-03-19 Toshiba Corp 電子回路基板の放熱構造体
JP2009076657A (ja) * 2007-09-20 2009-04-09 Nitto Shinko Kk 熱伝導シート
US20090127700A1 (en) * 2007-11-20 2009-05-21 Matthew Romig Thermal conductor lids for area array packaged multi-chip modules and methods to dissipate heat from multi-chip modules
JP2009130044A (ja) * 2007-11-21 2009-06-11 Denso Corp 半導体装置の製造方法
JP2009200338A (ja) * 2008-02-22 2009-09-03 Renesas Technology Corp 半導体装置の製造方法
US8138587B2 (en) * 2008-09-30 2012-03-20 Infineon Technologies Ag Device including two mounting surfaces
CN101776248B (zh) * 2009-01-09 2014-06-25 台达电子工业股份有限公司 灯具及其照明装置
US8202765B2 (en) * 2009-01-22 2012-06-19 International Business Machines Corporation Achieving mechanical and thermal stability in a multi-chip package
US8358000B2 (en) * 2009-03-13 2013-01-22 General Electric Company Double side cooled power module with power overlay
WO2010136017A1 (de) * 2009-05-27 2010-12-02 Electrovac Ag Gekühlte elektrische baueinheit
US8362607B2 (en) 2009-06-03 2013-01-29 Honeywell International Inc. Integrated circuit package including a thermally and electrically conductive package lid
US9324672B2 (en) * 2009-08-21 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming dual-active sided semiconductor die in fan-out wafer level chip scale package
US8247900B2 (en) * 2009-12-29 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flip chip package having enhanced thermal and mechanical performance
WO2011103341A1 (en) 2010-02-18 2011-08-25 Alliance For Sustainable Energy, Llc Moisture barrier
US8299587B2 (en) * 2010-04-21 2012-10-30 Powertech Technology Inc. Lead frame package structure for side-by-side disposed chips
US8349658B2 (en) * 2010-05-26 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts and heat sink over semiconductor die using leadframe
CN102339818B (zh) 2010-07-15 2014-04-30 台达电子工业股份有限公司 功率模块及其制造方法
CN102447018A (zh) * 2010-10-12 2012-05-09 柏腾科技股份有限公司 基板与散热结构的结合改良及其方法
JP2012118184A (ja) * 2010-11-30 2012-06-21 Mitsubishi Electric Corp 画像表示装置、画像表示装置の解体治具、及び画像表示装置の解体方法
JP2012119597A (ja) * 2010-12-03 2012-06-21 Mitsubishi Electric Corp 半導体装置及びその製造方法
TWI449136B (zh) * 2011-04-20 2014-08-11 Cyntec Co Ltd 金屬芯印刷電路板及電子封裝結構
US9000576B2 (en) * 2011-04-22 2015-04-07 Cyntec Co., Ltd. Package structure and manufacturing method thereof
CN202058730U (zh) * 2011-05-09 2011-11-30 珠海市经典电子有限公司 一种led高导热绝缘基座封装的器件
CN102208498A (zh) * 2011-05-09 2011-10-05 珠海市经典电子有限公司 一种led高导热绝缘基座封装的方法及器件
CN103534805B (zh) * 2011-05-16 2016-08-24 丰田自动车株式会社 功率模块
US8653635B2 (en) 2011-08-16 2014-02-18 General Electric Company Power overlay structure with leadframe connections
JP5779042B2 (ja) * 2011-08-18 2015-09-16 新光電気工業株式会社 半導体装置
CN202282342U (zh) * 2011-08-29 2012-06-20 奇鋐科技股份有限公司 散热装置
JP5541362B2 (ja) * 2011-11-04 2014-07-09 トヨタ自動車株式会社 パワーモジュール、電力変換装置および電動車両
KR20130069108A (ko) * 2011-12-16 2013-06-26 삼성전기주식회사 반도체 패키지
US8780561B2 (en) * 2012-03-30 2014-07-15 Raytheon Company Conduction cooling of multi-channel flip chip based panel array circuits
US9299630B2 (en) 2012-07-30 2016-03-29 General Electric Company Diffusion barrier for surface mount modules
US8941208B2 (en) 2012-07-30 2015-01-27 General Electric Company Reliable surface mount integrated power module
US8987876B2 (en) * 2013-03-14 2015-03-24 General Electric Company Power overlay structure and method of making same
US10269688B2 (en) * 2013-03-14 2019-04-23 General Electric Company Power overlay structure and method of making same
US9089051B2 (en) * 2013-06-27 2015-07-21 International Business Machines Corporation Multichip module with stiffening frame and associated covers
US9613930B2 (en) * 2013-10-25 2017-04-04 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device
US9269694B2 (en) * 2013-12-11 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal management features for reduced thermal crosstalk and methods of forming same
US10553517B2 (en) * 2018-01-18 2020-02-04 Semiconductor Components Industries, Llc High power module semiconductor package with multiple submodules
US11075137B2 (en) * 2018-05-02 2021-07-27 Semiconductor Components Industries, Llc High power module package structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306680B1 (en) * 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
JP2005228929A (ja) * 2004-02-13 2005-08-25 Denso Corp 半導体装置およびその製造方法
WO2011095406A1 (de) * 2010-02-04 2011-08-11 Robert Bosch Gmbh Leistungsmodul mit einer schaltungsanordnung, elektrische/elektronische schaltungsanordnung, verfahren zur herstellung eines leistungsmoduls

Also Published As

Publication number Publication date
CN104051377A (zh) 2014-09-17
CN104051377B (zh) 2020-02-21
CN111508912A (zh) 2020-08-07
TW201501248A (zh) 2015-01-01
US9704788B2 (en) 2017-07-11
TWI628750B (zh) 2018-07-01
TW201830590A (zh) 2018-08-16
JP2014179611A (ja) 2014-09-25
EP2779230B1 (en) 2019-01-16
EP2779230A3 (en) 2015-04-29
JP6595158B2 (ja) 2019-10-23
US20140264799A1 (en) 2014-09-18
TWI703681B (zh) 2020-09-01
US20170263539A1 (en) 2017-09-14
US20150194375A1 (en) 2015-07-09
US8987876B2 (en) 2015-03-24
KR102151047B1 (ko) 2020-09-02
EP2779230A2 (en) 2014-09-17
KR20140113473A (ko) 2014-09-24

Similar Documents

Publication Publication Date Title
CN111508912B (zh) 功率覆盖结构及其制作方法
US10186477B2 (en) Power overlay structure and method of making same
KR101978512B1 (ko) 리드프레임 접속을 갖는 pol 구조체
KR102295990B1 (ko) 임베딩된 반도체 디바이스 패키지 및 그 제조 방법
US9184124B2 (en) Reliable surface mount integrated power module

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant