CN114038843A - 芯片封装、芯片结构及其制造方法 - Google Patents

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Abstract

本公开旨在提供一种芯片封装、芯片结构及其制造方法，其中，该芯片封装用于电源模块，其包括至少一个裸片，其具有较薄的厚度，用于减小用作电源模块时的电阻；用于控制所述至少一个裸片的驱动电路；在所述至少一个裸片和驱动电路上形成的保护层，其具有多个保护层开口；金属单元，所述金属单元包括至少一个金属特征；以及塑封层，用于包封所述至少一个裸片、驱动电路、保护层和金属单元。所述芯片封装通过至少一个金属特征与一外部电路相连接。

Description

芯片封装、芯片结构及其制造方法
交叉引用
本公开要求于2020年10月24日提交的新加坡专利申请第10202010557R号的优先权，其全部内容通过引用并入本文。
技术领域
本公开涉及半导体技术领域，尤其涉及具有嵌入式引线框架(embedded leadframe)芯片封装、芯片结构及其制造方法。
背景技术
面板级封装(panel-level package)即将晶片切割分离出众多裸片，将所述裸片排布粘贴在载板上，将众多裸片在同一工艺流程中同时封装。面板级封装作为近年来兴起的技术受到广泛关注，和传统的晶片级封装(wafer-level package)相比，面板级封装具有生产效率高，生产成本低，适于大规模生产的优势。
同时，当今功率模块(power modules)对芯片封装的需求显着增加。然而，传统芯片封装仍然使用铜夹(Cu clip)和引线键合(wire bonding)，因此存在许多缺点。例如，铜夹具有庞大的尺寸，这使得传统芯片封装难以变薄。而且，在传统芯片封装中，位于晶片(die)之上的铜夹可能会由于其重量而导致晶片破裂。当功率模块需要较薄芯片时，该缺点变得更加严重。此外，引线键合可能导致传统芯片封装的电性能和热性能较差。
发明内容
因此，本申请公开了芯片封装、芯片结构及其制造方法，以解决传统芯片封装的一项或多项缺陷，尤其是具有嵌入式引线框架的芯片结构和封装芯片对于功率模块具有更好的电性能和热性能。
本公开旨在提供一种用于电源模块的芯片封装，包括具有相对的裸片活性面和裸片背面的至少一个裸片，其中所述至少一个裸片具有较薄的厚度，用于减小用作电源模块时的电阻；用于控制所述至少一个裸片的驱动电路，其具有相对的驱动活性面和驱动背面；在所述裸片活性面和驱动活性面上形成的保护层，其具有多个保护层开口，用于将所述裸片活性面和驱动活性面从所述保护层中暴露；金属单元，所述金属单元包括至少一个金属特征，其中所述至少一个金属特征具有至少一个连接垫，所述至少一个连接垫具有相对的连接垫正面和连接垫背面；以及塑封层，用于包封所述至少一个裸片、驱动电路、保护层和金属单元。所述芯片封装通过至少一个金属特征与一外部电路相连接。
所述至少一个裸片包括第一裸片和第二裸片，其分别具有第一裸片活性面和第二裸片活性面，其中所述第一裸片、第二裸片和驱动电路被所述金属单元围绕，所述第一裸片活性面、第二裸片活性面和驱动活性面基本平齐。
所述芯片封装还包括在所述金属单元的至少一个金属特征、保护层和塑封层上形成的第一导电结构，其中所述第一导电结构连接至所述裸片活性面和驱动活性面，用于将所述至少一个裸片和驱动电路连接至所述金属单元。
所述第一导电结构具有多个连接至所述裸片活性面和驱动活性面的导电填充通孔，以及在所述金属单元的至少一个金属特征、保护层和塑封层上形成面板级导电层，其中所述导电填充通孔由导电材料填充所述保护层开口而形成。
所述芯片封装还包括在所述金属单元的至少一个金属特征和塑封层上形成的第二导电结构，所述第二导电结构和第一导电结构在所述至少一个裸片的相对侧，其中所述第二导电结构通过所述金属单元的至少一个金属特征和所述第一导电结构相连接。
所述第一导电结构和第二导电结构具有基本相同的重量，用于从所述裸片活性面和裸片背面来平衡所述芯片封装。
所述第二导电结构和至少一个裸片的裸片背面直接接触，用于将所述芯片封装电背接地。
所述芯片封装还包括在所述塑封层中形成至少一个空隙，用于将所述裸片背面从塑封层中暴露，其中在所述至少一个空隙中填充导电介质以形成导电填充空隙，用于和所述第二导电结构相连接。
所述芯片封装还包括在所述至少一个裸片的裸片背面形成的附加塑封层，并被所述塑封层包封；以及在所述附加塑封层中至少一个空隙，用于将所述裸片背面从塑封层中暴露，其中在所述至少一个空隙中填充导电介质以形成导电填充空隙，用于和所述第二导电结构相连接。
所述芯片封装还包括用于包封所述第一导电结构的第一介电层，其中所述第一导电结构从第一介电层中暴露，用于和所述外部电路相连接；以及用于包封所述第二导电结构的第二介电层，其中所述第二导电结构从第二介电层中暴露，用于和一外部元件相连接。
本公开还旨在提供一种芯片结构，包括具有相对的裸片活性面和裸片背面的至少一个裸片；在所述裸片活性面上形成的保护层，具有多个保护层开口，用于将所述裸片活性面从所述保护层中暴露；金属单元，所述金属单元包括至少一个金属特征，其中所述至少一个金属特征具有至少一个连接垫，所述至少一个连接垫具有相对的连接垫正面和连接垫背面；塑封层，用于包封所述裸片、保护层和金属单元；以及在所述金属单元的至少一个金属特征、保护层和塑封层上形成的第一导电结构，其中所述第一导电结构连接至所述裸片活性面，用于将所述至少一个裸片连接至所述金属单元。所述芯片结构通过至少一个金属特征与一外部电路相连接。
所述外部电路包括印刷电路板，所述第一导电结构和印刷电路板直接接触，用于将所述至少一个裸片直接连接到所述印刷电路板。
所述芯片结构还包括在所述金属单元的至少一个金属特征和塑封层上形成的第二导电结构，所述第二导电结构和第一导电结构在所述至少一个裸片的相对侧，其中所述第二导电结构通过所述第一导电结构和金属单元的至少一个金属特征从而和所述至少一个裸片相连接，用于将所述芯片结构电背接地。
所述第二导电结构和至少一个裸片的裸片背面直接接触，用于将热量从所述裸片背面传到出所述芯片结构。
所述第一导电结构和第二导电结构具有基本相同的重量，用于从所述裸片活性面和裸片背面来平衡所述芯片封装。
本公开还旨在提供一种用于电源模块的芯片封装的制造方法，包括提供具有相对的裸片活性面和裸片背面的至少一个裸片，其中所述至少一个裸片的裸片活性面和裸片背面之间的厚度较薄，用于减小电源模块的电阻；提供用于控制所述至少一个裸片的驱动电路，其具有相对的驱动活性面和驱动背面；在所述裸片活性面和驱动活性面上形成保护层，其具有多个保护层开口，用于将所述裸片活性面和驱动活性面从所述保护层中暴露；放置金属单元而围绕所述至少一个裸片和驱动电路，其中所述金属单元具有至少一个金属特征，所述至少一个金属特征具有至少一个连接垫，所述至少一个连接垫具有相对的连接垫正面和连接垫背面；形成塑封层，用于包封所述至少一个裸片、驱动电路、保护层和金属单元；以及通过所述金属单元的至少一个金属特征将所述芯片封装连接至一外部电路。
所述的制造方法还包括形成第一导电结构，从而和所述至少一个连接垫的连接垫正面、保护层的保护层第二面以及塑封层的塑封层正面直接接触，其中所述连接垫正面、保护层第二面和塑封层正面基本平齐。
所述制造方法还包括形成第二导电结构，和所述至少一个连接垫的连接垫背面以及塑封层的塑封层背面直接接触，其中所述塑封层背面和塑封层正面相对。
所述的制造方法还包括在所述塑封层中形成至少一个空隙，用于使所述至少一个裸片的裸片背面从中暴露；以及在所述至少一个空隙中填充导电介质以形成导电填充空隙，和所述第二导电结构相连接。
所述制造方法还包括形成包封所述第一导电结构的第一介电层，其中所述第一导电结构从第一介电层中暴露，用于和所述外部电路相连接；以及形成包封所述第二导电结构的第二介电层，其中所述第二导电结构从第二介电层中暴露，用于和一外部元件相连接。
附图说明
图1是根据本公开的示例性实施例提出的一种芯片封装方法的流程图；
图2至图25是根据图1中的芯片封装方法而制造的面板组件(panel assembly)的流程示意图；
图26是根据图2至图25制造的面板组件进行切割后形成的封装芯片的示意图；
图27是根据本公开的示例性实施例提出的另一种芯片封装方法的流程图；
图28至图30是根据图27中的芯片封装方法而制造另一面板组件(panelassembly)的额外流程示意图；
图31是根据图28至图30制造的面板组件进行切割后形成的封装芯片的示意图；
图32至图34是图28至图30中的另一面板组件的变型的流程示意图；
图35是根据图32至图34制造的面板组件的变型进行切割后形成的封装芯片的示意图；
图36是根据图1中的芯片封装方法而制造的具有两个晶片的封装芯片的示意图；
图37是根据本公开的示例性实施例提出的一种用于功率模块的芯片封装的示意图；
图38是根据本公开的示例性实施例提出的另一种用于功率模块的芯片封装的示意图；
图39是根据本公开的示例性实施例提出的另一种用于功率模块的芯片封装的示意图；
图40是一种用于功率模块的传统芯片封装的示意图。
附图标记：
10：芯片封装方法，20：芯片封装方法，100：晶片，1001：晶片活性面，1002：晶片背面，103：电连接点，105：绝缘层，106：晶片导电迹线，107：保护层，109：保护层开口，109a：保护层开口下表面，109b：保护层开口上表面，109c：保护层开口侧壁，111：导电填充通孔，113：裸片，1131：裸片活性面，1132：裸片背面，117：(第一)载板，1171：载板正面，1172：载板背面，118：(第二)载体，121：粘接层，122：粘接层，123：塑封层，1231：塑封层正面，1232：塑封层背面，124：导电填充通孔，125：(第一)面板级导电迹线，127：第一面板级导电柱，129：第一导电结构，130：晶片导电层，140：第二导电结构；142：第二面板级导电迹线，144：第二面板导电柱，146：第一介电层，150：面板组件，152：面板组件，154：面板组件，160：干膜，162：图案化干膜，163：干膜开口，164：干膜，166：图案化干膜，167：干膜开口，170：第二介电层，1701：第二介电层正面，1702：第二介电层背面，200：金属框架，201：连接垫，2011：连接垫正面，2012：连接垫背面，202：空位，203：连杆，300：临时支撑板，301：粘接层，400：封装芯片，402：侧表面，410：印刷电路板(PCB)/基板，412：焊料凸块或焊球，420：无源元件，430：散热器，440：接地标签，500：封装芯片，502：空隙，504：导电填充空隙，550：封装芯片，600：封装芯片，602：第一裸片，6021：第一裸片活性面，6022：第一裸片背面，604：第二裸片，6041：第二裸片活性面，6042：第二裸片背面，610：塑封层，700：芯片封装，710：面板组件，720：驱动电路，7201：驱动活性表面，7202：驱动背面，730：空间，740：电阻器，742：电容器，744：电感器，800：芯片封装，850：芯片封装，900：传统芯片封装，902：第一裸片，9021：第一裸片活性面，9022：第一裸片背面，904：第二裸片，9041：第二裸片活性面，9042：第二裸片背面，906：铜夹，908：裸片背金属层，910：引线(键合)，912：引线框，916：裸片附接材料，918：点镀层，920：塑封层，922：焊料凸块或焊球。
具体实施方式
为使本公开的技术方案更加清楚，技术效果更加明晰，以下结合附图对本公开的优选实施例给出详细具体的描述和说明，不能理解为以下描述是本公开的唯一实现形式，或者是对本公开的限制。
图1是根据本公开实施例1的芯片封装方法10的流程图。图2至图25是根据图1中的芯片封装方法而制造的面板组件(panel assembly)的流程示意图。
参照图1，本公开的芯片封装方法10包括步骤：
步骤S1，提供晶片100。
如图2所示，提供至少一个晶片100，该晶片100具有晶片活性面1001和晶片背面1002，晶片100包括多个裸片113，其中每一个裸片的活性表面构成了晶片活性面1001，晶片100中每一个裸片的活性面均通过掺杂、沉积、刻蚀等一系列工艺形成一系列主动部件和被动部件，主动部件包括二极管、三极管等，被动部件包括电压器、电容器、电阻器、电感器等，将这些主动部件和被动部件利用连接线连接形成功能电路，从而实现各种功能。晶片活性面1001还包括用于将功能电路引出的电连接点103以及用于保护该电连接点103的绝缘层105。
步骤S2，在晶片活性面1001施加保护层107。
图3a-3b示出了可选的在晶片活性面1001施加保护层107的工艺步骤：
如图3a所示，在晶片活性面1001上施加保护层107。
优选的，保护层107采用层压的方式施加到晶片活性面1001上。
可选的，在晶片活性面1001上施加保护层107的步骤前，对晶片活性面1001和/或保护层107施加于晶片100上的一面进行物理和/或化学处理，以使保护层107和晶片100之间的结合更为紧密。处理方法可选的为等离子表面处理使表面粗糙化增大粘接面积和/或化学促进改性剂处理，在晶片100和保护层107之间引入促进改性基团，例如同时带有亲和有机和亲和无机的基团的表面改性剂，增加有机/无机界面层之间的粘合力。
如图3b所示，在保护层107表面形成保护层开口109。
在保护层107与晶片活性面1001上的电连接点103相对应的位置处形成保护层开口109，将晶片活性面1001上的电连接点103暴露出来。
优选的，保护层开口109和晶片活性面1001上的电连接点103之间一一对应。
可选的，至少一部分保护层开口109中的每一个保护层开口109对应多个电连接点103。
可选的，至少一部分电连接点103对应多个保护层开口109。
可选的，至少一部分保护层开口109没有对应的电连接点103，或者，至少一部分电连接点103没有对应的保护层开口109。
采用激光图形化或者光刻图案化的方式形成保护层开口。
若采用激光图形化的方式形成保护层开口，优选的，在晶片活性面1001施加保护层107之前，在晶片活性面1001上进行化学镀工艺步骤，以在电连接点103上形成导电覆盖层。可选的，导电覆盖层为一层或多层的Cu、Ni、Pd、Au、Cr；优选的，导电保护层为Cu层；导电保护层的厚度优选为2-3μm。导电覆盖层并未在图中示出。导电覆盖层能够在后续的保护层开口形成步骤中保护晶片活性面1001上的电连接点103免受激光损害。
优选的，如图3b中的局部放大图所示，保护层开口下表面109a和绝缘层105之间具有空隙，优选的，保护层开口下表面109a处于电连接点103接近中央位置处。
在一优选实施例中，保护层开口109的形状为，保护层开口上表面109b的面积比保护层开口下表面109a的面积大，保护层开口下表面109a与保护层开口上表面109b面积之比为60％～90％。
此时，保护层开口侧壁109c的斜度可以使导电材料的填充容易进行，在填充过程中，导电材料会均匀连续形成在侧壁上。
可选的，可暂时不形成保护层开口109，在剥离载板的工序后再在保护层上形成保护层开口109。
可选的，在保护层开口109中填充导电介质，使得保护层开口109成为导电填充通孔124。至少一部分导电填充通孔111与晶片活性面1001上的电连接点103连接。使得导电填充通孔111，将晶片活性面1001上的电连接点103单一方面延伸至保护层表面，保护层围绕形成在导电填充通孔111四周。导电介质可以是金、银、铜、锡、铝等材料或其组合材料，也可以为其它合适的导电材料通过利用PVD，CVD，溅射，电解电镀，无电级电镀工艺，或者其它合适的金属沉积工艺形成在保护层开口109形成导电填充通孔111。
图4a-4c示出了另一可选的在晶片活性面1001施加保护层107的工艺步骤：
如图4a所示，在晶片活性面1001上形成晶片导电层130。
晶片导电层130为晶片导电迹线(wafer trace)106。晶片导电迹线106可以是铜、金、银、锡、铝等材料或其组合材料，也可以为其它合适的导电材料通过利用PVD、CVD、溅射、电解电镀、无电级电镀工艺，或者其它合适的金属沉积工艺形成。
至少一部分晶片导电迹线106与晶片活性面1001上的至少一部分电连接点103连接。
可选的，晶片导电迹线106将晶片活性面1001上的至少一部分中的多个电连接点103彼此互连并引出，由此形成的裸片参见图6b中裸片示意图A。
晶片导电迹线106的形成可以降低之后工艺中保护层开口109形成的个数，利用晶片导电迹线106按照电路设计首先将多个电连接点103彼此互联，省去了在每个电连接点103上形成保护层开口109的需求。
可选的，晶片导电迹线106将晶片活性面1001上的至少一部分电连接点103单独引出，由此形成的裸片参见图6b中裸片示意图B。
晶片导电迹线106的形成有助于降低之后的保护层开口109的形成工艺难度，由于晶片导电迹线106的存在，可以使保护层开口下表面109a具有更大的面积，相对应的，可以使保护层开口109具有更大的面积，尤其是在具有较小裸露出的电连接点103的晶片100上，使保护层开口的形成成为可能。
虽未在图中示出，但是可以理解的，晶片导电迹线106将晶片活性面1001上的一部分电连接点103单独引出并且将晶片活性面1001上的另一部分电连接点103彼此互连并引出。
如图4b所示，在晶片活性面1001和晶片导电层130上施加保护层107。
在一个实施例中，保护层107采用层压的方式施加。
可选的，在施加保护层107的步骤前，对晶片活性面1001和/或保护层107施加于晶片100上的一面进行物理和/或化学处理，以使保护层107和晶片100的之间的结合更为紧密。处理方法可选的为等离子表面处理使表面粗糙化增大粘接面积和/或化学促进改性剂处理，在晶片100和保护层107之间引入促进改性基团，例如同时带有亲和有机和亲和无机的基团的表面改性剂，增加有机/无机界面层之间的粘合力。
如图4c所示，在保护层107表面形成保护层开口109。
至少一部分保护层开口109位置为和晶片导电层130相对应，通过保护层开口109将晶片导电层130暴露出来；保护层开口109具有保护层开口下表面109a和保护层开口上表面109b。
在一优选实施例中，保护层开口109的形状为，保护层开口上表面109b的面积大于保护层开口下表面109a的面积，此时，保护层开口侧壁109c的斜度可以使导电材料的填充容易进行，在填充过程中，导电材料会均匀连续形成在侧壁上。
优选的，晶片导电层130与电连接点103的单个接触区域的接触面积小于晶片导电层130与保护层开口109的单个接触区域的接触面积。
当晶片100的种类为裸露出的电连接点103面积较小时，在晶片活性面1001形成导电层，然后再形成保护层开口，可以有效降低保护层开口的形成难度，避免由于保护层开口下表面109a过小，而使保护层开口109难以形成。
采用激光图形化或者光刻图案化的方式形成保护层开口。
可选的，可暂时不形成保护层开口109，在剥离载板的工序后再在保护层上形成保护层开口109。
可选的，在保护层开口109中填充导电介质，使得保护层开口109成为导电填充通孔124，至少一部分导电填充通孔124与晶片导电层130连接，保护层围绕在导电填充通孔124四周。
图5a至图5c示出了再一可选的在晶片活性面1001施加保护层107的工艺步骤。
如图5a所示，在晶片活性面1001上形成晶片导电迹线(wafer trace)106。
晶片导电迹线106可以是铜、金、银、锡、铝等材料或其组合材料，也可以为其它合适的导电材料通过利用PVD、CVD、溅射、电解电镀、无电级电镀工艺，或者其它合适的金属沉积工艺形成。
所述至少一部分晶片导电迹线106可以为将至少一部分中的多个所述电连接点103彼此互连并引出。
所述至少一部分晶片导电迹线106也可以为将至少一部分电连接点103单独引出，由此形成的裸片参见图6c中裸片示意图B。
如图5b所示，在晶片导电迹线106的焊垫或连接点上形成晶片导电凸柱(waferstud)111。
晶片导电凸柱111的形状可以是圆的，也可以是其它形状如椭圆形、方形、线形等。晶片导电凸柱111可以是一层或多层的铜、金、银、锡、铝等材料或其组合材料，也可以为其它合适的导电材料通过利用PVD、CVD、溅射、电解电镀、无电级电镀工艺，或者其它合适的金属沉积工艺形成。
可选的，晶片导电凸柱111也可以直接形成在晶片活性面1001上的电连接点103处，将电连接点103引出，由此形成的裸片参见图6c中裸片示意图C。
晶片导电迹线106和/或晶片导电凸柱111称为晶片导电层130。
如图5c所示，在晶片导电层130上施加保护层107。
保护层107施加于晶片导电层130之上，包覆住晶片导电层130。
在一个实施例中，保护层采用层压的方式施加。
在一个实施例中，保护层107的施加为保护层107将晶片导电层130完全包覆，在此情况下，在保护层107的施加过程过后，会有一个减薄保护层107厚度以露出晶片导电层表面。
在另一个实施例中，施加的保护层107厚度正好将晶片导电层130表面露出。
可选的，在施加保护层107的步骤前，对形成有晶片导电层130的晶片活性面1001和/或保护层107施加于晶片100上的一面进行物理和/或化学处理，以使保护层107和晶片100之间的结合更为紧密。处理方法可选的为等离子表面处理使表面粗糙化增大粘接面积和/或化学促进改性剂处理，在晶片100和保护层107之间引入促进改性基团，例如同时带有亲和有机和亲和无机的基团的表面改性剂，增加有机/无机界面层之间的粘合力。
步骤S2在晶片活性面1001施加保护层107过程中，保护层107可以保护裸片活性面1131不使塑封过程中塑封材料渗入从而保护裸片活性面1131免受破坏；同时，在塑封过程中，塑封压力不易导致裸片113在载板(或称为第一载板)117上发生位置移动；另外，还可以降低之后的面板级导电层形成过程的对位精准度需求。
保护层107采用绝缘材料，可选的如BCB苯并环丁烯，PI聚酰亚胺，PBO聚苯并恶唑，聚合物基质介电膜，有机聚合物膜，或者其它具有相似绝缘和结构特性的材料，通过层压(lamination)、涂覆(coating)、印刷(printing)等方式形成。
优选的，保护层107的杨氏模量为在1000～20000MPa的范围内、更加优选的保护层107的杨氏模量为在1000～10000MPa范围内；进一步优选的保护层107的杨氏模量为在1000～7000、4000～7000或4000～8000MPa；在最佳实施例中保护层107的杨氏模量为5500MPa。
优选的，保护层107的厚度为在15～50μm的范围内；更加优选的保护层的厚度为在20～50μm的范围内；在一个优选实施例中，保护层107的厚度为35μm；在另一个优选实施例中，保护层107的厚度为45μm；在再一个优选实施例中，保护层107的厚度为50μm。
保护层107的杨氏模量数值范围在1000-20000MPa时，一方面，保护层107质软，具有良好的柔韧性和弹性；另一方面，保护层可以提供足够的支撑作用力，使保护层107对其表面形成的导电层具有足够的支撑。同时，保护层107的厚度在15-50μm时，保证了保护层107能够提供足够的缓冲和支撑。
特别是在一些种类的芯片中，既需要使用薄型裸片进行封装，又需要导电层达到一定的厚度值以形成大的电通量，此时，选择保护层107的厚度范围为15～50μm，保护层107杨氏模量的数值范围为1000-10000MPa。质软，柔韧性佳的保护层107可以在裸片113和在保护层表面形成的导电层之间形成缓冲层，以使在芯片的使用过程中，保护层表面的导电层不会过度压迫裸片113，防止厚重的导电层的压力使裸片113破碎。同时保护层107具有足够的材料强度，保护层107可以对厚重的导电层提供足够支撑。
当保护层107的杨氏模量为1000-20000MPa时，特别是保护层107的杨氏模量为4000-8000MPa时，保护层107的厚度为20～50μm时，由于保护层107的材料特性，使保护层107能够在之后的裸片转移过程中有效保护裸片对抗裸片转移设备的顶针压力。
裸片转移过程是将切割分离后的裸片113重新排布粘合在载板117的过程(reconstruction process)，裸片转移过程需要使用裸片转移设备(bonder machine)，裸片转移设备包括顶针，利用顶针将晶片100上的裸片113顶起，用吸头(bonder head)吸起被顶起的裸片113转移并粘合到载板117上。
在顶针顶起裸片113的过程中，裸片113尤其是薄型裸片113质脆，易于受到顶针的顶起压力而破碎，有材料特性的保护层107在此工艺中可以保护质脆的裸片113即使在较大的顶起压力下，也可以保持裸片113的完整。
优选的，保护层107为包括填料颗粒的有机/无机复合材料层。进一步的，填料颗粒为无机氧化物颗粒；进一步的，填料颗粒为SiO2颗粒；在一个实施例中，保护层107中的填料颗粒，为两种或两种以上不同种类的无机氧化物颗粒，例如SiO2混合TiO2颗粒。优选的，保护层107中的填料颗粒，例如无机氧化物颗粒，例如SiO2颗粒，例如SiO2混合TiO2颗粒，为球型或类球型。在一个优选实施例中，保护层107中的填料颗粒，例如无机氧化物颗粒，例如SiO2颗粒，例如SiO2混合TiO2颗粒，的填充量为50％以上。
有机材料具有易操作易施加的优点，待封装裸片113为无机材料如硅材质，当保护层107单独采用有机材料时，由于有机材料的材料学性质和无机材料的材料学性质之间的差异，会使封装工艺难度大，影响封装效果。采用在有机材料中添加无机颗粒的有机/无机复合材料，会使有机材料的材料学性能得到改性，使材料兼具有机材料和无机材料的特点。
特别是材料的热膨胀系数(CTE)，硅材质裸片113具有较低的热膨胀系数，通常为3ppm/K左右，保护层107为包括填料颗粒的有机/无机复合材料层可以使保护层的热膨胀系数降低，使封装结构中的有机层和无机层的性质差异减小。
在一个优选实施例中，当(T<Tg)时，保护层107的热膨胀系数的范围为3～10ppm/K；在一个优选实施例中，保护层107的热膨胀系数为5ppm/K；在一个优选实施例中；保护层107的热膨胀系数为7ppm/K；在一个优选实施例中，保护层107的热膨胀系数为10ppm/K。
在接下来的塑封工艺中，施加有保护层107的裸片113会在塑封过程的加热和冷却过程中相应的膨胀和收缩，当保护层107的热膨胀系数在3～10ppm/K的范围时，保护层107和裸片113之间的膨胀收缩程度保持相对一致，保护层107和裸片113的连接界面不易产生界面应力，不易破坏保护层107和裸片113之间的结合，使封装后的芯片结构更加稳定。
封装完成的芯片在使用过程中，常常需要经历冷热循环，保护层107的热膨胀系数范围为3～10ppm/K和裸片113具有相同或者相近的热膨胀系数，在冷热循环过程中，保护层107和裸片113保持相对一致的膨胀和收缩程度，免于在保护层107和裸片113之间的界面积累界面疲劳，使封装后的芯片具有耐久性，延长芯片使用寿命。
另一方面，保护层的热膨胀系数过小，需使保护层107的复合材料中填充过多的填料颗粒，在进一步减小热膨胀系数的同时也会增大材料的杨氏模量，使保护层材料的柔韧性减少，刚度过强，保护层107的缓冲作用欠佳。将保护层的热膨胀系数限定为5-10ppm/k为最优。
当包括采用激光图形化的方式形成保护层开口步骤时，优选的，保护层107中的填料颗粒，例如无机氧化物颗粒，例如SiO2颗粒的直径为小于3μm，优选的保护层107中的填料颗粒，例如无机氧化物颗粒，例如SiO2颗粒的直径为1～2μm之间。
控制填料颗粒的直径尺寸为小于3μm，有利于激光图案化制程中在保护层107上形成具有较平滑侧壁的保护层开口，从而在导电材料填充工艺中可以使材料填充充分，避免具有大尺寸凹凸的保护层开口侧壁109c在有凸起遮挡的侧壁后侧导电材料无法填充，影响导电填充通孔124的导电性能。
同时，1～2μm的填充尺寸会使激光图案化的过程中，将小粒径的填料暴露出来，使保护层开口侧壁109c具有一定粗糙度，此具有一定粗糙度的侧壁会和导电材料的接触面更大，接触更加紧密，形成导电性能好的导电填充通孔124。
以上所述填料的直径尺寸为颗粒直径的平均值。
可选的，保护层107的抗拉强度的数值范围为20～50MPa；在一个优选实施例中，保护层107的抗拉强度为37MPa。
可选的，在晶片活性面1001上施加保护层107流程后，对晶片背面1002进行研磨减薄晶片100至所需厚度。
现代电子设备小型轻量化，芯片具有薄型化趋势，在此步骤中，晶片100有时会需要被减薄到很薄的厚度，然而，薄型晶片100的加工和转移难度大，研磨减薄过程工艺难度大，往往很难将晶片100减薄到理想厚度。当晶片100表面具有保护层107时，具有材料特性的保护层107会对晶片100起到支撑作用，降低晶片100的加工，转移和减薄难度。
步骤S3，将施加有保护层109的晶片100切割形成具有保护层109的裸片113。
如图6a所示，将施加过保护层107的晶片100沿着切割道进行切割，得到多个形成有保护层的裸片113，裸片113具有裸片活性面1131和裸片背面1132。
如图6b所示，将形成有晶片导电层130，施加过保护层107形成有保护层开口109的晶片100沿着切割道进行切割，得到多个裸片113，裸片113具有裸片活性面1131和裸片背面1132。
其中，图6b中裸片示意图A为晶片导电迹线106将裸片活性面1131上的多个电连接点103彼此互连并引出。
图6b中裸片示意图B为晶片导电迹线106将裸片活性面1131上的电连接点103单独引出。
如图6c所示，将形成有晶片导电层130和施加过保护层107的晶片100沿着切割道进行切割，得到多个裸片113，裸片113具有裸片活性面1131和裸片背面1132。
其中，图6c中裸片示意图A为晶片导电迹线106将裸片活性面1131上的多个电连接点103彼此互连并引出。
图6c中裸片示意图B为晶片导电迹线106将裸片活性面1131上的电连接点103单独引出。
图6c中裸片示意图C为晶片导电凸柱111直接形成在晶片活性面1001上的电连接点103处，将电连接点103引出。
可选的，在切割晶片100分离出裸片113步骤之前，还包括对施加有保护层107的晶片100的具有保护层107的一面进行等离子表面处理，增大表面粗糙度，以使后续工艺中裸片113在载板117上的粘合性增大，不易产生裸片113在塑封压力下的裸片移动。
由于保护层的材料特性，使得在晶片100的切割工序中，分离出的裸片113没有毛刺和碎屑(die chip)。
可以理解的是，在工艺允许的情况下，根据具体的实际情况可选择的将晶片100切割成待封装裸片113后，在每个裸片113的裸片活性面1131上形成晶片导电层130和/或保护层107。晶片导电层130是指在将晶片100切割成的裸片113装贴到载板之前，所形成的导电层。
步骤S4，提供金属结构。
根据图7所示的实施例，金属结构为金属框架200，该金属框架200由金属单元阵列构成。金属框架200可以使用业界中现有的引线框架，也可是根据实际需求，通过对一片或/一块金属蚀刻或者机械冲压形成。被刻图的金属可以是单金属，例如铜，也可以是合金。可以在金属的表面部分或全部涂覆第二金属，例如镍和/或金，使金属片免于受到环境的侵蚀，例如是氧化。在一些实施例中，金属的厚度不小于裸片113的厚度。而在另一些实施例中，金属的厚度最初可以小于裸片113的厚度，但是在对裸片113进行研磨以减小封装芯片厚度之后，金属和裸片113两者的厚度将基本相同。被刻图的金属可以为矩形，还可以是正方形或其他形状，如图7中所示该金属被刻图为包括相同的4个金属单元，每个金属单元的外轮廓为矩形，此处也是示例性的，金属单元的数量不限于4个，可以根据实际需要设置，金属单元的形状还可以为矩形或其他形状，金属单元中空白区域表示金属完全被蚀刻掉，保留的金属部分包括金属特征，不同的金属特征可带来不同的性能提高。
引线框架将被嵌入下面描述的塑封层1213之中；因此也称为嵌入式引线框架(embedded lead frame)。可替代地，金属框架200还可包括塑封互连基板(moldedinterconnect substrate)或具有与上述引线框架相同或相似功能的其他导电基板。
在图7中金属特征包括至少一个连接垫201，这些连接垫201排列在金属框架200的轮廓边缘内侧，根据实际需要也可排列在其他位置，连接垫201通过未被蚀刻掉的金属的连杆203连接。连接垫201相当于被封装裸片的引脚，根据本公开，裸片113在被封装完成之后，连接垫201是处于暴露状态，被封装的裸片113通过这些连接垫201焊接到电路板上，实现与其他电路元件的连接。在对金属进行刻图时保留连杆203，以确保在刻图形成的连接垫201以及其他一些特征与金属框架200的外轮廓线相连，这样在转移金属框架200的时候可以保证刻图在其上的特征不会掉落。可选的，可以先将金属片贴装到临时支撑物上进行刻图，刻图完成之后借助支撑物来转移金属框架的位置，该种方式不需要刻图连接线/连杆。
如图7所示金属框架200中每个金属单元都包括一空位202，该空位202在图中显示为空白区域，该空白区域是通过将部分金属完全蚀刻形成的，其面积大于裸片113的表面积，以方便在后面的步骤中将裸片113和金属框架200粘贴到载板时不接触到裸片113。根据图中的示例，每个金属单元包括一个空位202，在另外的示例中，一个金属单元也可以包括两个或以上空位202，每个空位202容纳一个或更多个裸片113。相邻的金属框架200有共同的外轮廓边，如图7所示，左上角的金属框架200，与其右侧及下侧的金属框架200各有一条共同的外轮廓边，从而使得所有的金属框架200相连成为一体。
如图7所示的本公开的金属框架200仅是示例性的，一整块金属的面积可以与载板117的表面积相同，形状也与载板117的形状相同，优选为矩形或者长方形，但也可以根据实际需要设计为其他形状。但是，在实验过程中发现，当载板117的面积比较大的时候，如果使用与载板117同样大的金属刻蚀金属框架200，由于金属比较薄，当其面积较大时，在转移过程中会容易造成变形，不易操作。因此，优选地，可以使用面积总和与载板117表面积相同的两块或多块金属，在每块金属上蚀刻一个或多个金属框架200，在制作过程中，将蚀刻后的每块金属依次设置到载板117上，拼在一起与载板117的表面积相同。
步骤S5，将具有保护层107的裸片113和金属结构设置到载板117上。
图8a-图9示出了步骤S5中将金属框架设置到载板上的优选实施方式。
由于金属框架200所使用的金属材料比较薄，特别是当面积比较大时，取放的时候容易表面弯曲变形，因此为了更加方便的将金属框架200在保持平面的状态下准确粘贴到载板117，可以采用以下方式：
如图8a和8b所示，提供一个临时支撑板300，在其表面形成一粘接层301，将被刻图的金属框架200通过粘贴的方式贴装到临时支撑板300上，可选的，也可以不使用临时支撑板300，而是将厚的粘接层301直接用作临时支撑板300来运送刻图的金属框架200。优选的，临时支撑板300和粘接层301和载板117的形状大小一致。此外，金属框架200的连接垫201与粘接层301接触和远离的两个相对表面分别定义为连接垫背面2012和连接垫正面2011。
优选的，如图8a所示，在将金属框架200粘贴到临时支撑板300上后，切割连杆203，将金属框架200分开。可选的，切割每一个连接各个金属单元的连杆203，由此，粘贴到临时支撑板300上的各个金属单元都彼此分离开来；也可以为切割特定区域的连杆203，将整个临时支撑板300上的金属框架200分离为两部分、四部分、六部分、或者任意其它数量的部分。优选的，切割线沿着连杆203的中线。此方法的优点为：在封装过程中，常常需要经历加热和冷却步骤，将一整个金属框架200分离成面积较小的单位，或者直接分离成彼此分开的金属单元，这样在封装的加热冷却步骤中，面积较小的金属框架200或者金属单元彼此独立的膨胀和收缩，由于面积较小，每一个单位或者单元的膨胀和收缩的程度均较小，使封装过程更易控制和操作。
优选的，如图8b所示，在将金属框架200粘贴到临时支撑板300上后，将连杆203从金属框架200中分离去除，从而使金属框架200中的金属单元分离，图8b中体现为连接垫201成互相独立的部分。由于金属框架上的各特征(features)可以相互独立，使得可以在切割之前进行板级测试，可大幅减小测试成本和时间。
如图9所示，提供一个载板117，载板117具有载板正面1171和载板背面1172。载板117的形状为：圆形、三边形，四边形或其它任何形状，载板117的大小可以是小尺寸的晶圆衬底，也可以是各种尺寸特别是大尺寸的矩形载板，载板117的材质可以是金属、非金属、塑料、树脂、玻璃、不锈钢等。优选的，载板117为不锈钢材质的四边形大尺寸面板。
载板117具有载板正面113和载板背面115，载板正面113为一个平面。
利用粘接层121将裸片113粘合并固定在载板117上。
粘接层121可通过层压、印刷、喷涂、涂敷等方式形成在载板正面1171上。为了便于在之后的流程中将载板117和背部塑封完成的裸片113分离，粘接层121优选的采用易分离的材料，例如采用热分离材料作为粘接层121。
将临时支撑板300贴装有金属框架200的一面朝向载板正面1171，临时支撑板300的表面积与载板117的表面积相同，形状也相同，将二者对齐并接触，可将金属框架200贴装到粘接层121，随后将临时支撑板300剥离，并去除金属框架200上的粘接层301，即完成了金属框架200的贴装。
在该步骤中，优选的，通过在载板117和金属框架200上预先形成的对准标记(该标记在图中未示出)，将金属框架200对准到载板117上，通过粘接层301将金属框架200粘贴到载板117上。
另外，也可以通过临时支撑板300上的粘接层301将金属箔或者金属片贴装到临时支撑板300，然后将金属箔或者金属片蚀刻为希望的图案，形成被刻图的金属框架200，再将金属框架200转移到载板117上。
将金属框架200朝向载板117的一面定义为金属框架正面，朝离载板117的一面定义为金属框架背面。金属结构正面和金属结构背面、金属单元正面和金属单元背面、金属特征正面和金属特征背面也依此定义。
图10示出了步骤S5中将裸片113设置到载板117上的实施方式。
由于在载板正面1171上的粘接层121上已经粘贴了金属框架200，在图10中体现为连接垫201，所以继续粘贴裸片113的时候，要保证裸片113不接触到金属框架200，本公开中是将裸片113粘贴在金属框架200的空位202中，可选的一个空位202对应一个裸片113或一个空位202对应多个裸片113。优选的，在载板117上设置裸片113排布的位置标记，标识可采用激光、机械刻图等方式在载板117上形成，同时裸片113上也设置有对位标识，以在粘贴时与载板117上的粘贴位置瞄准对位。图10仅为示例图，图10中仅仅示出了粘贴在载板117的粘接层121上的裸片113的形式为如图6a所示出的具有保护层107和保护层开口的裸片113；粘贴在载板117的粘接层121上的裸片还可以为图6b中所示出的具有晶片导电层130和保护层107以及保护层开口109的裸片形式，也可以为图6c中所示出的具有晶片导电层130和保护层107的裸片形式。同时，粘贴在粘接层121上的金属框架200还可以为如图8a所示出的仅仅切割但未去除连杆203的金属框架200，也可以为具有完整的连杆203的金属框架200。
如图10所示，一个金属单元对应一个裸片113，载板117上的裸片113的数量与载板117上的金属单元数量相同，裸片113的排列方式与金属单元在载板117上的排列方式相对应。金属单元的数量和排列方式并不限于如图10所示的方式，而是可根据实际需要进行定制化设计。
此外，一个金属单元可对应多个裸片113，多个裸片113放置在预先确定的空位202中，特别是多个裸片为具有不同功能的多个裸片，按照实际产品的需求排布在载板117上的金属单元中，并进行封装，在完成封装后，再切割成多个封装体；由此一个封装体包括多个裸片以形成多芯片组件(multi-chip module，MCM)，而多个裸片的位置可以根据实际产品的需要进行自由设置。
图9-10中示出的安装顺序为，首先将金属框架200安装到载板117上，然后再安装裸片113到载板117上，但是这里仅是示例性的，也可以为首先将裸片113安装到载板117上，然后再安装金属框架200到载板117上。
步骤S6，在载板117上形成塑封层123。
如图11所示，塑封层123覆盖在整个载板117上，用于包封住全部裸片113和金属框架200，在图11中体现为连接垫201，以重新构造一平板结构，以便在将载板117剥离后，能够继续在重新构造的该平板结构上进行接下来的封装步骤。
将塑封层123与载板正面1171或粘接层121接触的一面定义为塑封层正面1231。将塑封层123背离载板正面1171或粘接层121的一面定义为塑封层背面1232。
优选的，塑封层正面1231和塑封层背面1232基本上呈平板状，且与载板正面1171平行。
塑封层123可采用浆料印刷、注塑成型、热压成型、压缩模塑、传递模塑、液体密封剂模塑、真空层压、或其它合适的成型方式。塑封层123可采用有机复合材料、树脂复合材料、高分子复合材料、聚合物复合材料，例如具有填充物的环氧树脂、ABF(Ajinomotobuildup film)或具有合适填充物的其它聚合物。
在一实施例中，塑封层123采用有机/无机复合材料采用模压成型的方式形成。
可选地，在形成塑封层123之前，可以执行一些前处理步骤，例如化学清洗、等离子清洗方式，将裸片113和金属框架200表面的杂质去除，以便塑封层123与裸片113、金属框架200以及载板117之间能够连接的更加密切，不会出现分层或开裂的现象。
优选的，塑封层123的热膨胀系数为3～10ppm/K；在一个优选实施例中塑封层123的热膨胀系数为5ppm/K；在另一个优选实施例中塑封层123的热膨胀系数为7ppm/K；在再一个优选实施例中塑封层123的热膨胀系数为10ppm/K。
优选的，塑封层123和保护层107具有相同或相近的热膨胀系数。
将塑封层123的热膨胀系数选定为3～10ppm/K且选定和保护层107具有相同或相近的热膨胀系数，塑封流程的加热和冷却过程中，保护层107，塑封层123之间的膨胀收缩程度保持一致，两种材料不易产生界面应力，低的热膨胀系数使塑封层，保护层和裸片的热膨胀系数接近，使塑封层123，保护层107以及裸片113的界面结合紧密，避免产生界面层分离。
封装完成的芯片在使用过程中，常常需要经历冷热循环，由于保护层107，塑封层123以及裸片113的热膨胀系数相近，在冷热循环过程中，保护层107和塑封层123以及裸片113的界面疲劳小，保护层107，塑封层123以及裸片113之间不易出现界面间隙，使芯片的使用寿命增长，芯片的可应用领域广泛。
裸片113和塑封层123热膨胀系数的差异还会使塑封后的面板组件产生翘曲，由于翘曲现象的产生，使得后续的导电层形成工艺中，难以定位裸片113在面板组件中的精确位置，对导电层形成工艺产生很大影响。
特别的，在大面板封装工艺中，由于面板的尺寸较大，即便是轻微的面板翘曲，也会使面板远离中心的外部四周围部分的裸片相对于模塑成型之前，产生较大尺寸的位置变化，所以，在大型面板封装工艺中，解决翘曲问题成为整个工艺的关键之一，翘曲问题甚至限制了面板尺寸的放大化发展，成为大尺寸面板封装中的技术壁垒。
将保护层107和塑封层123的热膨胀系数限定在3～10ppm/K的范围内，且优选塑封层123和保护层107具有相同或相近的热膨胀系数，可以有效避免面板组件翘曲的产生，实现采用大型面板的封装工艺。
同时，在塑封过程中，由于塑封压力会对裸片113背部产生方向朝向载板117的压力，此压力易于将裸片113压入粘接层121，从而使裸片113在形成塑封层123过程中陷入粘接层121中，在塑封层123形成后，裸片113和塑封层正面1231不处于同一平面，裸片113的表面为突出在塑封层正面1231之外，形成一个台阶状的结构，在后续面板级导电层形成过程中，面板级导电层也相应的会出现台阶状结构，使得封装结构不稳定。
当裸片活性面1131有具有材料特性的保护层107时，可以在塑封压力下起到缓冲作用，避免裸片113陷入粘接层121中，从而避免塑封层正面1231台阶状结构的产生。
为了暴露金属框架200，还需要将塑封层123打薄，可以通过对塑封层正面1231进行机械研磨或抛光来减薄，塑封层123的厚度减薄至金属框架200的背面，从而暴露金属框架200的表面的特征。如图12所示，当金属框架200的厚度比裸片113厚时，塑封层还可以被继续打薄至裸片113的背面，则金属框架200(在图中表示为连接垫201的连接垫背面2012)和裸片113的背面都被暴露。再例如，如果裸片113比金属框架200还厚，则减薄模塑层123直至连接垫背面2012从模塑层123中暴露出来。在此过程中，裸片113进一步减薄至和连接垫201的厚度相同；因此具有更短的导电路径和更小的电阻，适用于功率模块。
步骤S7，在裸片背面1132和第二介电层170上形成第二导电结构140。
第二导电结构140可由面板级的图案化导电层的方法而形成。
例如，第二导电结构140可通过光刻工艺而形成。参照图13，形成干膜(dry film)160以覆盖裸片背面1132、塑封层背面1232和连接垫背面2012。干膜160是可用作电镀模具的感光膜。干膜160可以通过滚压工艺而粘附，其中加热辊施加受控压力以在加热干膜160的同时将干膜160压制到裸片背面1132、塑封层背面1232和连接垫背面2012之上。可替代地，干膜160可通过真空工艺而粘附，当抽吸干膜160附近的空气以形成真空时，弹性装置将干膜160压到裸片背面1132、塑封层背面1232和连接垫背面2012之上。
参照图14，对干膜160进行光刻工艺以形成图案化干膜162。在光刻中，掩模(未示出)位于干膜160上方以覆盖干膜160的选定部分，而干膜160的未选定部分通过掩模暴露于光源，以形成图案化干膜162的多个干膜开口163。因此，裸片背面1132(全部或部分)和连接垫背面2012至少一部分的通过图案化干膜162的干膜开口163而暴露。
参照图15，第二面板级导电迹线((panel level trace)142是通过在图案化干膜162的干膜开口163中填充铜、金、银、锡、铝等材料或其组合材料，也可以为其它合适的导电材料通过利用PVD、CVD、溅射、电解电镀、无电级电镀工艺，或者其它合适的金属沉积工艺形成。
参照图16，形成另一干膜164以覆盖图案化干膜162和第二面板级导电迹线142。与干膜160类似，干膜164为光敏膜，其可通过如上所述的滚压工艺或真空工艺而形成。
参照图17，干膜164也可经过光刻工艺以形成图案化干膜166。图案化干膜166具有多个干膜开口167，第二面板级导电迹线142的至少一部分从所述干膜开口167中暴露。图案化干膜162可以完全或部分被图案化干膜166所覆盖。
参照图18，第二面板级导电柱144通过将导电材料例如铜、金、银、锡和铝或其组合填充至干膜开口167而形成，或者通过PVD、CVD、溅射、电解电镀、无电极电镀或其他合适的金属沉积工艺由其他合适的导电材料制成。这样，第二面板级导电柱144电连接至第二面板级导电迹线162，并进一步电连接至金属框架200的连接垫201。
如图19所示，将图案化干膜162和图案化干膜166移除；同时第二面板级导电迹线142和第二面板级导电柱144保留在裸片背面1132和连接垫背面2012上。第二面板级导电迹线142和第二面板级导电柱144共同定义为第二导电结构140。特别地，第二导电结构140是在面板级进行制造，从而增加吞吐量并降低制造成本。
图19中的第二导电结构140的图案仅是示例性的，其可以根据具体的电路设计具有各种图案。
参照图20，形成第二介电层170以完全包封第二导电结构140(包括第二面板级导电迹线142和第二面板级导电柱144)。此外，第二介电层170也可以覆盖塑封层背面1232和连接垫背面2012的未被第二面板级导电迹线142所覆盖的部分。第二介电层170可以包括薄膜、颗粒或液体形式的环氧树脂模塑料。如上所述，第二介电层170可以具有与塑封层123类似的组分和特性。例如，第二介电层170具有与塑封层123相同或相似的热膨胀系数(CTE)，使得第二介电层170与塑封层123之间不易产生界面应力。
为了使第二面板级导电柱144露出，还需要将第二介电层170减薄。参照图21，通过对第二介电层背面1702进行机械研磨或抛光，使第二介电层170减薄，从而将第二面板级导电柱144从第二介电层170中暴露。
步骤S8，剥离载板(或称为第一载板)117形成具有第二导电结构140的面板组件150。
参考图22，在剥离载体117后，裸片活性面1131上的保护层107、金属框架200的下表面(在图中以连接垫201的连接垫正面2011为代表)以及塑封层正面1231被暴露。图22中的箭头示出了载体117与面板组件150的分离。
载板117分离后，将包覆有裸片113和金属框架200的塑封层123结构定义为面板组件150，其具有第二导电结构140。
图13至图22显示第二面板级导电迹线142与第二面板级导电柱144分别具有一层导电层。然而，可以理解的是，在将第一载体117与面板组件150分离之前，第二面板级导电线路142和第二面板级导电柱144也可以通过重复图13至图20而具有多个导电层。
步骤S9：如图23a所示，将具有第二导电结构140的面板组件150倒置到另一个载体(也称为第二载体)118之上。
在一些实施方式中，粘接层122可通过层压、印刷、喷涂、涂敷等方式形成在第二载板118和第二介电层背面1702之间。为了便于在之后的流程中将载板118和第二介电层背面1702相分离，粘接层122优选的采用易分离的材料，例如采用热分离材料作为粘接层122。
步骤S10，通过面板级工艺，在裸片活性面1131上形成第一导电机构129。
参照图23b，填充保护层开口109以形成导电填充通孔124。在保护层107表面形成面板级导电层，面板级导电层通过晶片导电层130和/或导电填充通孔124与裸片活性面1131上的电连接点103连接，并与金属框架200(在图中表示为连接垫201)连接。面板级导电层可以为一层也可以为多层。
如图23b所示，面板级导电层在图中体现为面板级导电迹线(或称为第一面板级导电迹线)125。可选的，导电填充通孔124和面板级导电迹线125在同一面板级导电层形成步骤中进行。和第二面板级导电迹线142类似，可利用图案化导电层的形成方法形成导电填充通孔124和面板级导电迹线125，例如光刻工艺。导电填充通孔124和面板导电迹线125可以为铜、金、银、锡、铝等材料或其组合材料，也可以为其它合适的导电材料通过利用PVD、CVD、溅射、电解电镀、无电级电镀工艺，或者其它合适的金属沉积工艺形成。
至少一部分面板级导电迹线125通过导电填充通孔124和裸片活性面1131上的电连接点103连接并和连接垫201连接，通过面板级导电迹线125和导电填充通孔124将裸片活性面上的电连接点103引到连接垫201。同时，面板级导电迹线125亦通过连接垫201与第二导电结构140相电连接。因此，裸片113可通过导电填充通孔124、面板级导电迹线125和连接垫201到第二导电结构140，进行电背接地(即裸片113的接地位于裸片背面1132处)。由于第二导电结构140可以为电背接地的裸片113提供大的接地接触面积，因此裸片113用于功率模块时具有优越的电性能。
图23b中面板级导电迹线125的图形轨迹仅仅是示例性的，根据具体的电路设计其可具有多种图形轨迹。
可选的，导电填充通孔124和面板级导电迹线125也可以分步骤形成，先形成导电填充通孔124再行成面板级导电迹线125。
当在前的施加保护层步骤中已经形成了导电填充通孔124，可直接进行面板级导电层的形成步骤。
当在前的施加保护层步骤中还未形成保护层开口109，还需要包括一个形成保护层开口109的步骤。
在一些实施方式中，通过面板级的形成图案化导电层的方法，在第一面板级导电迹线125上形成第一面板级导电柱127。
例如，第一面板级导电柱127可以通过光刻工艺形成，类似于第二面板级导电柱127。第一面板级导电柱127可以是铜、金、银、锡、铝等材料或其组合材料，也可以为其它合适的导电材料通过利用PVD、CVD、溅射、电解电镀、无电级电镀工艺，或者其它合适的金属沉积工艺形成。面板级导电迹线125与第一面板级导电柱127共同定义为第一导电结构129。因此，裸片113可通过填充通孔124和第一导电结构129(包括面板级导电迹线125和第一面板级导电柱127)电连接至外部组件(例如印刷电路板(PCB))。
图23b中的第一面板级导电柱127的图案仅是示例性的，其可以根据具体电路设计具有各种图案。
形成第一介电层146以封装第一导电结构129，在研磨工艺(例如机械研磨或抛光)之后，第一面板级导电柱127从第一介电层146中暴露。第一介电层146可以包括薄膜、颗粒或液体形式的环氧模塑料。此外，第一介电层146可具有与上述塑封层123相似的组分和特性。例如，第一介电层146具有与塑封层123相同或相似的热膨胀系数(CTE)，使得第一介电层146和塑封层123之间不易产生界面应力。
图24显示了第一面板级导电迹线125和第一面板级导电柱127分别具有一个导电层。然而，应当理解，在将第二载体118与面板组件150分离之前，通过重复上述过程，第一面板级导电迹线125和第一面板级导电柱127可以具有多个导电层。
此外，第二载体118被剥离以形成面板组件150，该面板组件150具有封装在第二介电层170中的第二导电结构140和封装在第一介电层146中的第一导电结构129。
参照图24，剥离第二载板118后，第二介电层170和第二导电结构140的第二面板级导电柱144暴露。图24中的箭头示出了第二载体118与面板组件150的分离。因此，裸片113可以经由裸片活性面1131的第一导电结构129和裸片背面1132的第二导电结构140而电连接和热连接到外部部件。
步骤S11：切割形成多个封装芯片400。
参考图25，通过切割面板组件150而分离封装单体，形成多个封装芯片400。切割可通过例如机械或激光来执行。图25中的点划线示出了沿其进行分离的切割线(也称为锯线)。
当被塑封的金属框架200为如图8a所示出的包含连杆203的金属框架200时，切割分离时，需要在连杆203的外围进行切割以去除连杆203，使封装完成形成的封装芯片500中不包括连杆，从而使金属框架200的金属单元中各个金属特征都是独立的。
优选地，在切割分离步骤之前或者之后，在从封装芯片400中暴露的第一导电结构129和/或第二导电结构140上形成一层表面处理层131。可选的，表面处理层131采用电镀、无电极电镀或其他合适的方法形成。例如，表面处理层131采用非电镀镍浸金(electrolessnickel immersion gold(ENIG))、非电镀镍非电镀钯浸金(electroless nickelelectroless palladium immersion gold(ENEPIG))、镀锡(Tin)、镀镍金(NiAu plating)或它们的组合。
可选的，表面处理层131还可以设置为能够实现封装芯片400中裸片113的电背接地(electrical back grounding)，即表面处理层131根据电路的具体设计将裸片背面1132和特定连接背面接地的连接垫201电连接在一起(特定连接背面接地的连接垫即为：连接垫通过导电结构和裸片活性面上背面接地的电连接点连接)。
图26是从面板组件150分离并在使用中的封装芯片400的示例性示意图。在使用过程中通过至少一个金属特征，图中体现为连接垫201，将封装芯片400连接到印刷电路板(PCB)或基板410上。另外，无源元件420也可以安装在第二导电结构140上，并与封装芯片400中的裸片113相电连接。无源元件420可以是电阻器、电容器、电感器或其组合。
除了通过第一导电结构129将热发散到印刷电路板(PCB)或基板410之外，也可将散热片430安装在第二导电结构140上，从而通过导电填充通孔124、第一导电结构129、金属框架200的连接垫201和第二导电结构140将裸片113所产生的热量散发出去。特别地，连接垫201从封装芯片400的侧表面402暴露。因此，封装芯片400具有三侧散热设计，从而具有高效冷却功能，即第一侧，从裸片活性面1131经由第一导电结构129散热；第二侧，从裸片背面1132的第二导电结构140散热；以及第三侧，从侧面402经由连接垫201散热。
另外，接地标签440显示了封装芯片400从裸片背面1132通过第二导电结构140的而实现电背接地。与传统接地相比，通过第二导电结构140的电背接地可以提供更大的接触面积，使封装芯片400更稳定、更安全地电接地，特别是用作大电通量(electric flux)的功率模块。
替代无源元件420和/或散热器430，另一个封装芯片400也可以安装在该封装芯片400的第二导电结构140之上，以形成堆叠封装(package-on-package(POP))的配置。
图27示出了根据本公开示例性实施例的另一种芯片封装方法20的流程图。与芯片封装方法10相比，芯片封装方法20包括从S1到S11的所有步骤，以及在S6和S7之间的一附加步骤，即在塑封层123中形成和填充多个空隙502。
图28至图30示出了利用芯片封装方法20制作面板组件152的附加示意图。芯片封装方法20具有与芯片封装方法10相同的步骤S1至S11和附加步骤AS。因此，第二芯片封装方法20将不再重复相同的步骤S1至S11，在此亦使用图2至图25中相同的附图标记来说明相同或相似的特征。附加步骤描述如下。
如图28所示，连接垫201的高度大于裸片113的厚度；使得塑封层123变薄直到连接垫背面2012从塑封层123中暴露，而裸片113仍然完全封装在塑封层123内。然后通过塑封层123形成多个空隙502直到裸片113的裸片背面1132。因此，裸片背面1132的一部分通过空隙502从塑封层123中暴露。可以通过任何合适的工艺形成空隙502，例如激光图案化工艺、机械图案化工艺、激光钻孔或其组合。
类似于导电填充通孔124，空隙502也填充有导电介质。导电介质可以是金、银、铜、锡、铝等材料或其组合材料，也可以为其它合适的导电材料通过利用PVD，CVD，溅射，电解电镀，无电级电镀工艺，或者其它合适的金属沉积工艺形成，将导电介质填充在空隙502中以形成导电填充空隙504。
参照图30，第二面板级导电迹线142形成在导电填充空隙504上，并连接至导电填充空隙504。因此，裸片113仍可通过第二导电结构140的第二面板级导电迹线142和第二面板导电柱144，从裸片背面1132进行电背接地。
类似地，形成第二介电层170而包封第二导电结构140，其中第二导电结构140在研磨工艺(例如机械研磨或抛光)之后从第二介电层170中暴露。此外，第二介电层170可以具有与如上所述的塑封层132相似的组分和特性。
参考图30，通过切割面板组件152分离封装单体，形成多个封装芯片500。切割可采用例如机械或激光来执行。图30中的点划线示出了沿其进行分离的切割线(也称为锯线)。
图31是根据图28至图30制造的面板组件152进行切割后形成的封装芯片500的示意图。在此也使用图26中相同的附图标记来描述图30中相同或相似的特征。与封装芯片400类似，连接垫201也暴露于封装芯片500的侧表面402。因此，封装芯片500也具有三边散热设计，有利于高效冷却功能。
与封装结构400相比，当空隙502被塑封层123填充时，第二面板级导电迹线142具有更大的接触面积，因此封装结构500的第二导电结构140从裸片背面1132向裸片113施加的应力较小。此外，更大的接触面积也会更牢固地连接第二面板级导电线142和塑封层123，这允许第二面板级导电线142有一个较薄的厚度；并且第二面板级导电迹线142相应地具有较小的重量，这进一步降低了从裸片背面1132施加到裸片113上的应力。
替代无源元件420和/或散热器430，另一个封装芯片500可以安装在该封装芯片500的第二导电结构140上以形成堆叠封装(POP)配置。或者，一个封装芯片400可安装在该封装芯片500的第二导电结构140上以形成堆叠封装(package-on-package(POP))的配置。或者，该封装芯片500可以安装在一个封装芯片400的第二导电结构140上，以形成堆叠封装的配置。
图32至图34是图28至图30中的另一面板组件的变型的流程示意图。同理，芯片封装方法10的步骤S1至S11不再赘述；因此，在此亦使用相同的标号来描述图2至图25以及图28至图30中相同或相似的特征。此外，与图28至图30所示的面板组件152相比，改变芯片封装方法20的附加步骤以制造面板组件154。因此，以下描述用于制造面板组件154的附加步骤的变化。
参照图32，面板组件154具有与图28中的面板组件152类似的结构，除了在裸片113的裸片背面1132上形成塑封层610，其从塑封层123中暴露。塑封层610可以通过浆料印刷、注塑成型、热压成型、压缩模塑、传递模塑、液体密封剂模塑、真空层压、或其它合适的成型方式。例如，塑封层610由薄膜模制工艺(film molding)形成到裸片背面1132之上。
塑封层610可由与塑封层123相同的材料制成，例如有机复合材料、树脂复合材料、高分子复合材料、聚合物复合材料，例如具有填充物的环氧树脂、ABF(Ajinomoto buildupfilm)或具有合适填充物的其它聚合物。或者，塑封层610可以由与塑封层123不同的材料制成。与塑封层123相比，不同的材料可以具有与第二面板级导电迹线142更好的兼容性，以更稳定固定第二导电结构140和塑封层123。
参照图33，通过任何合适的工艺在塑封层610中形成空隙502，例如激光图案化工艺、机械图案化工艺、激光钻孔工艺或其组合；因此，裸片113的裸片背面1132的一部分通过空隙502从塑封层610中暴露。然后在空隙502中填充导电介质，导电介质可以是金、银、铜、锡、铝等材料或其组合材料，也可以为其它合适的导电材料通过利用PVD，CVD，溅射，电解电镀，无电级电镀工艺，或者其它合适的金属沉积工艺，而将导电介质填充在空隙502中以形成导电填充空隙504。
如参照图34，通过切割面板组件154分离封装单体，以形成多个封装芯片550。切割可通过例如机械或激光来进行。图34中的点划线显示了沿其进行分离的切割线(也称为锯线)。
图35是根据图32至图34制造的面板组件的变型进行切割后形成的封装芯片的示意图。封装芯片550具有与封装芯片500相同的结构，除了如上所述的在裸片背面1132上的塑封层610中形成空隙510之外。此外，无源元件420和/或散热器430可以安装在封装芯片550的第二导电结构140上。
或者，另一封装芯片550可安装在该封装芯片550的第二导电结构140上以形成堆叠封装(package-on-package(POP))的配置。或者，一个封装芯片400、500可以安装在该封装芯片550的第二导电结构140上以形成堆叠封装的配置。或者，该封装芯片550可以安装在一个封装芯片400、500的第二导电结构140上以形成层堆封装的配置。
在第一导电结构129和第二导电结构140由金属或金属材料(例如铜)制成的情况下，其与管芯113、金属框架(在此表示为连接垫201)、塑封层123和上述其他组件(例如保护层107)相比，具有相对较重的重量。优选地，第一导电结构129和第二导电结构140具有基本相同的重量以整体上平衡封装芯片400、500、550。换言之，如果第一导电结构129和第二导电结构140均由相同的金属或金属材料(例如铜)制成，则其具有基本相等的质量。
图36a图示了具有第一裸片602和第二裸片604的封装芯片600的示意图，其采用图1中的芯片封装方法10。裸片602、604可以是传统的硅芯、碳化硅(SiC)芯、氮化镓(GaN)芯或其组合。裸片602、604可根据需要的应用而选择任何合适的设计。例如，裸片602、604可以是并排放置的第一场效应晶体管(FET)和第二场效应晶体管(FET)。
封装芯片600具有与封装芯片400类似的封装结构；因此，在此使用相同的附图标记来描述图26中相同或相似的特征。第一导电结构129和第二导电结构140形成在第一和第二裸片602、604的两侧。因此，第一导电结构129连接至第一裸片602的第一裸片活性面6021以及第二裸片604的第二裸片活性面6041；而第二导电结构140连接至第一裸片602的第一裸片背面6022和第二裸片604的第二裸片背面6042。
同样地，第一导电结构129和第二导电结构140也通过封装芯片600中的连接垫201连接。因此，第一和第二裸片活性面6021、6041电连接到第二导电结构140用于实现封装芯片600中的第一和第二裸片602、604的电背接地。
类似地，封装芯片600也具有三侧散热设计，有利于高效的冷却功能，即第一侧，从裸片活性面6021、6041经由第一导电结构129；第二侧，从裸片背面6022、6042的背面经由第二导电结构140；以及第三侧，经由连接垫201从侧面402进行散热。此外，散热器430可安装在第二导电结构140上，以加速将来自封装芯片600的热量加速耗散。
可选地，封装芯片600可以包括大尺寸的散热器430(称为大散热器)，可进一步增强第一和第二裸片602、604的散热。例如，如果第一裸片602比第二裸片604占据更多空间，则大散热器430可以安装在第一裸片602之上。在这种情况下，由第二裸片604产生的热量仍然可以通过第一导电结构129、连接垫201和第二导电结构140而耗散到大散热器430。
或者，大尺寸的无源元件420可以安装在第二导电结构140和第一裸片602之上；而小尺寸的散热片430(称为小散热器)可以安装在第二导电结构140上和第二裸片604之上。在这种情况下，第一裸片602产生的热量仍然可以通过第一导电结构129、连接垫201和第二导电结构140而耗散到小散热器430。
特别地，第一裸片602和第二裸片604都具有面朝下的配置(face-downconfiguration)，其通过直接倒装芯片工艺(direct flip-chip process)而连接到外部组件(例如印刷电路板(PCB)或基板(substrate))，并没有使用焊料凸块(solder bumps)或焊球(solder balls)。例如，第一裸片活性面6021和第二裸片活性面6041均通过导电填充通孔124和第一导电结构129直接连接到外部组件(例如印刷电路板或基板)之上。换言之，使用上述直接倒装芯片工艺的封装芯片600不再需要传统倒装芯片工艺中使用焊料凸块或焊球的凸块和回流工艺(bumping and reflowing process)。考虑到焊料凸块或焊球的导电性和导热性较低，本申请的直接倒装芯片工艺使封装芯片600具有更好的电性能和热性能，这对于在运行过程中具有较大电通量和伴随热量的功率模块非常重要。图36a示出了封装芯片600可以通过第一导电结构129的第一面板级导电柱127直接连接到印刷电路板(PCB)或基板(substrate))410。
或者，如果需要，也可以将传统的倒装芯片工艺应用于封装芯片600。图36b显示焊料凸块或焊球412形成在第一导电结构129的第一面板级导电柱127下方，用于将封装芯片600连接到印刷电路板(PCB)或基板(substrate))410。
第一和第二裸片602、604的面朝下配置(face-down configuration)将使面板级封装方法更容易且更有效。例如，在步骤S5(称为面板级封装的裸片转移过程(reconstruction process))中，可将第一和第二裸片602、604(在图10中为裸片113)准确地布置并粘附到载体117上，因为在将第一和第二裸片602、604接合到载体117之前，可以通过保护层107容易地观察到裸片活性面6021、6041上的特征(例如对准标记(alignmentmarks)(未示出))。
替代无源元件420和/或散热器430，另一封装芯片600可以安装在该封装芯片600的第二导电结构140上以形成层堆封装(package-on-package(POP))的配置。或者，一个或多个封装芯片400、500、550可以安装在该封装芯片600的第二导电结构140上以形成层堆封装的配置。
类似地，在第一导电结构129和第二导电结构140由金属或金属材料(例如铜)制成的情况下，与裸片113、连接垫201、塑封层123和上述其他组件(例如保护层107)相比，其具有相对较重的重量，。优选地，第一导电结构129与第二导电结构140具有基本相同的重量以整体上平衡封装芯片600。换言之，如果第一导电结构129和第二导电结构140由相同的金属或金属材料(例如铜)制成时，则其具有基本相等的质量。
图37是根据本公开的示例性实施例提出的一种用于功率模块的芯片封装700的示意图。芯片封装700由图1中的芯片封装方法10而制造。因此，与图2至图25中相同或相似的特征以相同的附图标记标注。
图37a示出了在分割之前包括多个芯片封装700(例如图37a中所示的四个芯片封装700)的面板组件710的俯视图。多个芯片封装700以矩阵配置排列。芯片封装700包括金属氧化物半导体场效应晶体管(MOSFET)的第一裸片602和第二裸片604，以及用于控制第一裸片602和第二裸片604的驱动电路(也称为驱动元件)720。因此，芯片封装700可以用作DrMOS的功率模块。例如，第一裸片602是针对超快速开关优化的低侧(low side)MOSFET，而第二裸片604是针对最小传导损耗优化的高侧(high side)MOSFET。
因此，金属框架200包括多个金属单元(例如图37a所示的四个金属单元)。每个金属单元包围着第一裸片602、第二裸片604和驱动电路720，构成芯片封装700。此外，芯片封装700是通过对面板组件710进行切割而制成的。图37a示出了沿其进行分离的切割线(也称为锯线)。
图37b示出了沿图37a中的虚线A-A的芯片封装700的截面图。芯片封装700具有与封装芯片600相似的结构，除了第二裸片604被驱动电路720替代之外。驱动电路720具有比第一裸片602更薄的厚度，驱动电路720的驱动背面7042不直接接触第二导电结构140。因此，驱动背面7022与第二导电结构140之间形成了空间730。采用芯片封装方法10，空间730填充有如图11中的塑封层123。这样，热量仍可通过塑封层123从驱动背面7202散发至第二导电结构140。
无源部件420可以安装在第二导电结构140之上，例如分别安装在第一裸片602和驱动电路720上方的电阻器740和电容器742，以及安装在电阻器740和驱动器电路720之间的电感器744。因此，第一裸片602与驱动电路720通过填充导电过孔124、第一导电结构129、连接垫201及第二导电结构140而电连接至无源元件420，用于传输电信号。同样地，芯片封装700也可以通过第二导电结构140来实现电背接地。
特别地，芯片封装700沿图37a中的虚线A-A保留了三边散热设计，从而具有高效的冷却功能，即第一侧，从第一裸片活性面6021的和驱动电路720的驱动活性表面7201经由第一导电结构129；第二侧，从第二裸片活性面6022的以及驱动电路720的驱动背面7202经由第二导电结构140；以及第三侧，由连接垫201从侧面402散热。
图37c示出了沿图37a中的虚线B-B的芯片封装700的截面图。芯片封装700具有与封装芯片600相似的结构，使得第一裸片602和第二裸片604分别在第一裸片背面6022和第二裸片背面6042处与第二导电结构140直接接触。电感器744也安装在从塑封层123暴露的第二导电结构140之上。
类似地，芯片封装700仍保留沿图37a中虚线B-B的三边散热设计，从而具有高效的冷却功能，即第一侧，从第一和第二裸片活性面6021、6041的经由第一导电结构129；第二侧，从第一和第二裸片背面6022、6042经由第二导电结构140；以及第三侧，从侧面402经由塑封层123暴露的连接垫201散热。
替代无源元件420(例如电阻器740、电容器742和电感器744)和/或散热器430，另一个芯片封装700可以安装在该芯片封装700的第二导电结构140上形成电源模块的堆叠封装(package-on-package(POP))的配置。
图38是根据本公开的示例性实施例提出的另一种用于功率模块的芯片封装800的示意图。芯片封装800以图2中的芯片封装方法20而制造。因此，与图2至25以及图28至图30中相同或相似的特征用相同的附图标记表示。
与芯片封装700类似，如图37a的俯视图所示，显示芯片封装800也通过将面板组件710分离来制造。
图38a示出了沿图37a中的虚线A-A的芯片封装800的截面图。芯片封装800具有与图37b所示的芯片封装700类似的结构，即驱动背面7022与第二导电结构140之间形成的空间730填充有塑封层123，使热量仍可通过塑封层123从驱动背面7202散发至第二导电结构140。
然而，如图28中描述的多个空隙502可通过任何合适的工艺，例如激光图案化工艺、机械图案化工艺、钻孔工艺或其组合，形成于塑封层123并延伸至第一裸片背面6022。然后如图29所示，用诸如金、银、铜、锡、铝等或其组合的导电介质或其他合适的导电材料填充空隙502。
图38b示出了沿图37a中的虚线B-B的芯片封装800的截面图。与图37c中所示芯片封装700相比较，可通过任何合适的工艺，例如激光图案化工艺、机械图案化工艺、钻孔工艺或其组合，形成穿透塑封层123直到第二裸片背面6042的如图28中所述的多个空隙502。然后，如图29所示用诸如金、银、铜、锡、铝等或其组合的导电介质或其他合适的导电材料填充空隙502，从而形成导电填充空隙504。
替代无源元件420(例如电阻器740、电容器742和电感器744)和/或散热器430，另一芯片封装800可以安装在该芯片封装800的第二导电结构140上形成堆叠封装(package-on-package(POP))的配置。或者，一个芯片封装700可以安装在该芯片封装800的第二导电结构140上以形成堆叠封装(POP)的配置。或者，该芯片封装800可以安装在一个芯片封装700的第二导电结构140上以形成堆叠封装(POP)的配置。
图39是根据本公开的示例性实施例提出的另一种用于功率模块的芯片封装850的示意图。芯片封装850采用图27中的芯片封装方法20制造。因此，相同或相似的特征用图2至图25和图32至图34中相同的附图标记来表示。
与芯片封装700类似，如图37a的俯视图所示，显示芯片封装850也通过将面板组件710分离来制造。
图39a示出了沿图37a中的虚线A-A的芯片封装850的截面图。芯片封装850具有与图38a所示的芯片封装800类似的结构。然而，芯片封装800中的空间730填充了塑封层123；而空隙502形成于塑封层123之中，然后填充导电介质以形成导电填充空隙504。
相较之，如图32所示，芯片封装850中的空隙502形成在塑封层610之中。塑封层610可以通过浆料印刷、注塑成型、热压成型、压缩模塑、传递模塑、液体密封剂模塑、真空层压、或其它合适的成型方式。例如，塑封层610由薄膜模制工艺(filmmolding)形成到第一和第二裸片602，604的裸片背面6022，6042之上。
替代无源元件420(例如电阻器740、电容器742和电感器744)和/或散热器430，另一芯片封装850可安装在该芯片封装850的第二导电结构140上形成堆叠封装(package-on-package(POP))的配置。或者，一个芯片封装700、800可以安装在该芯片封装850的第二导电结构140上以形成堆叠封装的配置。或者，该芯片封装850可以安装在芯片封装700、800的第二导电结构140上以形成堆叠封装的配置。
在第一导电结构129和第二导电结构140由金属或金属材料(例如铜)制成的情况下，相比裸片113、连接垫201、塑封层123和上述其他组件(例如保护层107)，其具有相对较重的重量。优选地，第一导电结构129与第二导电结构140基本具有相同的重量，以整体上平衡芯片封装700、800、850。换言之，如果第一导电结构129和第二导电结构140由相同的金属或金属材料(例如铜)制成，则其具有基本相等的质量。
图40是一种用于功率模块的传统芯片封装900的示意图。传统芯片封装900具有面朝下配置(face-down configuration)的第一半导体裸片902，即第一半导体裸片902的第一裸片活性面9021面向引线框(lead frame)912，并采用焊料凸块(solder bumps)或焊球(solder balls)通过传统倒装芯片工艺(flip-chip process)使其与引线框912相连接；以及面朝上(face-up configuration)配置的第二半导体裸片904，即第二半导体裸片904的第二裸片活性面9041背对引线框912，并通过引线键合910连接至引线框912。这两种不同的配置(即第一半导体裸片902的面朝下配置和第二半导体裸片904的面朝上配置)将使传统芯片封装900的制造工艺复杂且成本高，并且在将半导体裸片902、904转移到载体117的裸片转移过程(reconstruction process)中，第一和第二半导体裸片贴片(bonding)的精度较低。
相比之下，在芯片封装700、800、850中的第一和第二裸片602、604都具有面朝下(face-down configuration)的配置，通过没有焊料凸块或焊球的直接倒装芯片工艺(direct flip-chip process)连接到第一导电结构129，并进一步连接到印刷电路板(PCB)或基板(substrate)410；因此，芯片封装方法10、20在制造芯片封装700、800、850时更简单、成本更低且更准确，尤其是如图10所示的将第一和第二裸片602、604和驱动电路720接合到的载体117的裸片转移过程(reconstruction process)(裸片113代表图10中的第一和第二裸片602、604)。
如图40所示，铜夹(Cu clip)906安装到第一半导体裸片902和第二半导体裸片904之上。然而，由于铜夹906具有庞大的尺寸，传统芯片封装900需要厚大的外形。因此，铜夹906的重量较重，可能会导致第一和第二半导体裸片902、904破裂。同时，在传统芯片封装900中也常用引线910来将第二半导体裸片904连接到引线框架912。引线910也需要较大的空间(在垂直和横向上)，从而使传统芯片封装900更为厚大。
相比之，本公开采用不使用焊料凸块或焊球的直接倒装芯片工艺(direct flip-chip process)将第一和第二裸片602、604和驱动电路720直接连接到印刷电路板(PCB)或基板(substrate)410上。因此，芯片封装700、800、850具有更薄更小的外形，更适用于现今越来越流行的便携式电子装置(例如移动电话、触控板及笔记本型计算机)。
如图40所示，裸片附接材料(die attach material)916用于将第一和第二半导体裸片902、904附接到引线框912上。相比较第一导电结构129使用的导电材料(例如铜)，裸片附接材料916尽管可能也是导电的(例如导电膏或焊料)，但仍具有较大的电阻。因此，具有裸片附接材料916的传统芯片封装900不适用于需要低电阻大电流的功率模块。或者，裸片附接材料916也可以采用非导电材料(例如粘合剂或薄膜粘合剂)，但是这些非导电材料不能有效地进行散热。因此，具有非导电性能的裸片附接材料916的传统芯片封装900也不适用于因大电流而产生较多热量的功率模块。
相比之下，在芯片封装700、800、850中，第一和第二裸片602、604和驱动电路720通过第一和第二导电结构129、140直接连接到金属框架200(例如引线框架)的连接垫201，并不需要传统芯片封装900的裸片附接材料916。第一和第二导电结构129、140可以由导电率高的导电材料(例如铜)制成，这允许大电通量的电流在功率模块中流动。同时，由于第一和第二导电结构129、140的电阻较小，将产生较少的热量。
特别地，在传统芯片封装900中，为使电流垂直地流过第一和第二半导体裸片902、904，必须在第一和第二裸片背面9022、9042上附加一裸片背金属层(die back metallayer)908(例如铜)。例如，裸片背金属层908被施加到第一裸片背面9022，用于从第一裸片活性面9021到第一裸片背面9022的垂直地导电。但同时，如图12所示的研磨工艺不可用于裸片背金属层908；因而第一和第二半导体裸片902、904不能通过研磨工艺减薄以降低电阻，这会降低采用传统芯片封装900的功率模块的性能。
相比之，芯片封装700、800、850不具有裸片背金属层908，因为垂直地导电是通过金属框架200的连接垫201和裸片背面6022、6042和驱动器背面7202上的第二导电结构140传导的。因此，可以采用图12所示的研磨工艺将第一和第二裸片602、604和驱动电路720减薄，以增强芯片封装700、800、850用作功率模块时的电性能。
此外，传统芯片封装900使用着在封装之前单独制造的分立金属部件(例如铜夹906和引线框架912)。因此，还需要在封装过程中采用昂贵金属(例如银或镍钯金(NiPdAu))来连接任何两个分立的金属组件。例如，一点镀层(spot plating layer)918施加在铜夹906和引线框架912之间，以将铜夹906安装在引线框架912之上。再例如，点镀层918(未示出)也需施加在铜夹906和裸片背金属层908之间，从而将铜夹906安装于第一半导体裸片902的第一裸片背面9022。
相比之，芯片封装700、800、850不使用分立金属部件。相反，芯片封装700、800、850的金属组件(例如导电填充通孔124、第一和第二导电结构129、140)是在封装期间通过合适的金属沉积工艺(例如PVD、CVD、溅射、电解电镀、无电级电镀工艺)而形成地。例如，第一面板级导电迹线125直接形成在导电填充过孔124和连接垫正面2011上；然后，在第一面板级导电线路125上直接形成第一面板级导电柱127。因此，芯片封装700、800、850中的所有导电组件直接连接，不需要在封装期间进行形成点镀层918的工艺。。因此，芯片封装700、800、850中的上述直接连接提高了导电部件之间连接的可靠性和机械稳定性，这进一步提高了其在潮湿老化水平测试(moisture senility level test)中的性能。
此外，芯片封装700、800、850不需要传统芯片封装900中的焊料凸块或焊球922来连接印刷电路板(PCB)或基板、无源元件或散热器。例如，第一和第二裸片602、604和驱动电路720通过第一导电结构129直接连接到印刷电路板(PCB)或基板410，而不使用焊料凸块或焊球。又例如，第一和第二裸片602、604和驱动电路720通过第二导电结构直接连接到无源元件420(例如电阻器740、电容器742和电感器744)或散热器430，也不使用焊球或焊球。与传统芯片封装900相比，直接连接对芯片封装700、800、850具有多种益处，特别是用作功率模块时。
焊料性质较软；因此在安装传统芯片封装900的组件(包括半导体管芯902、904、铜夹906、引线框912和塑封层920)时，焊料凸块或焊球922容易变形。此外，焊料的熔化温度低；当传统芯片封装(特别是作为功率模块)产生大量热量时，焊料凸块或焊球922可能熔化并移动，这可能会影响甚至破坏传统芯片封装900中的电连接。
焊料对于大电通量的电流也具有较高的电阻和阻抗，并且当功率模块的电通量很大时，也可能发生电迁移(electromigration)。相比之下，芯片封装700、800、850中的直接连接的导电材料(例如铜)的电阻和阻抗要小得多，并且不容易受到电迁移的影响，适合用作电源模块。
此外，传统的芯片封装900沿着铜夹906和引线键合910的导电路径较长，这可能引起严重的寄生效应(parasitic effect)和传导损耗(conduction loss)。相比之下，芯片封装700、800、850中的直接连接(direct connection)通过第一和第二导电结构129、140以及金属框架200的连接垫201具有较短的导电路径，从而减轻寄生效应和传导损耗。
此外，还可在芯片封装700、800、850中形成直接连接之前，形成种子层(seedlayer)(未示出)以进一步增强直接连接。种子层可以通过溅射Ti/Cu、溅射SUS/Cu/SUS、无电极镀铜或其组合而形成。
参照图40，传统芯片封装900主要从完全封装了第一和第二半导体裸片902、904和C铜夹906的塑封层920散发热量。因此，由第一和第二半导体裸片902、904产生的热量以及由在传统芯片封装900中流动的电通量产生的热量可能无法有效地传到至周围环境中。因此，传统芯片封装900不太适用于功率模块。
相比之下，芯片封装700、800、850具有上述三侧散热设计，有利于高效的冷却功能。即第一侧，从第一和第二裸片活性面6021、6041和驱动电路720的驱动活性表面7201，经由第一导电结构129；第二侧，从第一和第二芯片背面6022、6042和驱动电路720的驱动背面7202，经由第二导电结构140；以及第三侧，通过连接垫201从侧表面402散热。此外，散热器430可以安装在第二导电结构140上，以加速芯片封装700、800、850的散热。
以上所述的具体实施例，其目的是对本公开的技术方案和技术效果进行进一步的详细说明，但是本领域技术人员将理解的是，以上所述具体实施例，并不用于限制本公开，凡在本公开的发明思路之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (20)

1.一种用于电源模块的芯片封装，其特征在于，包括：
具有相对的裸片活性面和裸片背面的至少一个裸片，其中所述至少一个裸片具有较薄的厚度，用于减小用作电源模块时的电阻；
用于控制所述至少一个裸片的驱动电路，其具有相对的驱动活性面和驱动背面；
在所述裸片活性面和驱动活性面上形成的保护层，其具有多个保护层开口，用于将所述裸片活性面和驱动活性面从所述保护层中暴露；
金属单元，所述金属单元包括至少一个金属特征，其中所述至少一个金属特征具有至少一个连接垫，所述至少一个连接垫具有相对的连接垫正面和连接垫背面；以及
塑封层，用于包封所述至少一个裸片、驱动电路、保护层和金属单元，
其中所述芯片封装通过至少一个金属特征与一外部电路相连接。
2.如权利要求1所述的芯片封装，其特征在于，
所述至少一个裸片包括第一裸片和第二裸片，其分别具有第一裸片活性面和第二裸片活性面，其中所述第一裸片、第二裸片和驱动电路被所述金属单元围绕，所述第一裸片活性面、第二裸片活性面和驱动活性面基本平齐。
3.如权利要求1所述的芯片封装，其特征在于，还包括：
在所述金属单元的至少一个金属特征、保护层和塑封层上形成的第一导电结构，其中所述第一导电结构连接至所述裸片活性面和驱动活性面，用于将所述至少一个裸片和驱动电路连接至所述金属单元。
4.如权利要求3所述的芯片封装，其特征在于，
所述第一导电结构具有多个连接至所述裸片活性面和驱动活性面的导电填充通孔，以及在所述金属单元的至少一个金属特征、保护层和塑封层上形成面板级导电层，其中所述导电填充通孔由导电材料填充所述保护层开口而形成。
5.如权利要求3所述的芯片封装，其特征在于，还包括：
在所述金属单元的至少一个金属特征和塑封层上形成的第二导电结构，所述第二导电结构和第一导电结构在所述至少一个裸片的相对侧，其中所述第二导电结构通过所述金属单元的至少一个金属特征和所述第一导电结构相连接。
6.如权利要求5所述的芯片封装，其特征在于，
所述第一导电结构和第二导电结构具有基本相同的重量，用于从所述裸片活性面和裸片背面来平衡所述芯片封装。
7.如权利要求5所述的芯片封装，其特征在于，
所述第二导电结构和至少一个裸片的裸片背面直接接触，用于将所述芯片封装电背接地。
8.如权利要求5所述的芯片封装，其特征在于，还包括：
在所述塑封层中形成至少一个空隙，用于将所述裸片背面从塑封层中暴露，其中在所述至少一个空隙中填充导电介质以形成导电填充空隙，用于和所述第二导电结构相连接。
9.如权利要求5所述的芯片封装，其特征在于，还包括：
在所述至少一个裸片的裸片背面形成的附加塑封层，并被所述塑封层包封；以及
在所述附加塑封层中至少一个空隙，用于将所述裸片背面从塑封层中暴露，其中在所述至少一个空隙中填充导电介质以形成导电填充空隙，用于和所述第二导电结构相连接。
10.如权利要求5所述的芯片封装，其特征在于，还包括：
用于包封所述第一导电结构的第一介电层，其中所述第一导电结构从第一介电层中暴露，用于和所述外部电路相连接；以及
用于包封所述第二导电结构的第二介电层，其中所述第二导电结构从第二介电层中暴露，用于和一外部元件相连接。
11.一种芯片结构，其特征在于，包括：
具有相对的裸片活性面和裸片背面的至少一个裸片；
在所述裸片活性面上形成的保护层，具有多个保护层开口，用于将所述裸片活性面从所述保护层中暴露；
金属单元，所述金属单元包括至少一个金属特征，其中所述至少一个金属特征具有至少一个连接垫，所述至少一个连接垫具有相对的连接垫正面和连接垫背面；
塑封层，用于包封所述裸片、保护层和金属单元；以及
在所述金属单元的至少一个金属特征、保护层和塑封层上形成的第一导电结构，其中所述第一导电结构连接至所述裸片活性面，用于将所述至少一个裸片连接至所述金属单元，
其中所述芯片结构通过至少一个金属特征与一外部电路相连接。
12.如权利要求11所述的芯片结构，其特征在于，
所述外部电路包括印刷电路板，所述第一导电结构和印刷电路板直接接触，用于将所述至少一个裸片直接连接到所述印刷电路板。
13.如权利要求12所述的芯片结构，其特征在于，还包括：
在所述金属单元的至少一个金属特征和塑封层上形成的第二导电结构，所述第二导电结构和第一导电结构在所述至少一个裸片的相对侧，其中所述第二导电结构通过所述第一导电结构和金属单元的至少一个金属特征从而和所述至少一个裸片相连接，用于将所述芯片结构电背接地。
14.如权利要求13所述的芯片结构，其特征在于，
所述第二导电结构和至少一个裸片的裸片背面直接接触，用于将热量从所述裸片背面传到出所述芯片结构。
15.如权利要求14所述的芯片结构，其特征在于，
所述第一导电结构和第二导电结构具有基本相同的重量，用于从所述裸片活性面和裸片背面来平衡所述芯片封装。
16.一种用于电源模块的芯片封装的制造方法，其特征在于，包括：
提供具有相对的裸片活性面和裸片背面的至少一个裸片，其中所述至少一个裸片的裸片活性面和裸片背面之间的厚度较薄，用于减小电源模块的电阻；
提供用于控制所述至少一个裸片的驱动电路，其具有相对的驱动活性面和驱动背面；
在所述裸片活性面和驱动活性面上形成保护层，其具有多个保护层开口，用于将所述裸片活性面和驱动活性面从所述保护层中暴露；
放置金属单元而围绕所述至少一个裸片和驱动电路，其中所述金属单元具有至少一个金属特征，所述至少一个金属特征具有至少一个连接垫，所述至少一个连接垫具有相对的连接垫正面和连接垫背面；
形成塑封层，用于包封所述至少一个裸片、驱动电路、保护层和金属单元；以及
通过所述金属单元的至少一个金属特征将所述芯片封装连接至一外部电路。
17.如权利要求16所述的制造方法，其特征在于，还包括：
形成第一导电结构，从而和所述至少一个连接垫的连接垫正面、保护层的保护层第二面以及塑封层的塑封层正面直接接触，其中所述连接垫正面、保护层第二面和塑封层正面基本平齐。
18.如权利要求17所述的制造方法，其特征在于，还包括：
形成第二导电结构，和所述至少一个连接垫的连接垫背面以及塑封层的塑封层背面直接接触，其中所述塑封层背面和塑封层正面相对。
19.如权利要求17所述的制造方法，其特征在于，还包括：
在所述塑封层中形成至少一个空隙，用于使所述至少一个裸片的裸片背面从中暴露；以及在所述至少一个空隙中填充导电介质以形成导电填充空隙，和所述第二导电结构相连接。
20.如权利要求16所述的制造方法，其特征在于，还包括：
形成包封所述第一导电结构的第一介电层，其中所述第一导电结构从第一介电层中暴露，用于和所述外部电路相连接；以及
形成包封所述第二导电结构的第二介电层，其中所述第二导电结构从第二介电层中暴露，用于和一外部元件相连接。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114999934A (zh) * 2022-07-18 2022-09-02 威海艾迪科电子科技股份有限公司 一种半导体封装结构及其形成方法
CN116417356A (zh) * 2023-06-12 2023-07-11 甬矽半导体(宁波)有限公司 芯片封装方法、芯片封装模块和内埋衬底式芯片封装结构

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230163784A (ko) * 2022-05-24 2023-12-01 (주)티에스이 반도체 패키지의 테스트 장치
US20240222339A1 (en) * 2022-12-30 2024-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuit Package With Improved Heat Dissipation Efficiency and Methods of Forming the Same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9040346B2 (en) * 2012-05-03 2015-05-26 Infineon Technologies Ag Semiconductor package and methods of formation thereof
US8987876B2 (en) * 2013-03-14 2015-03-24 General Electric Company Power overlay structure and method of making same
US9209151B2 (en) * 2013-09-26 2015-12-08 General Electric Company Embedded semiconductor device package and method of manufacturing thereof
CN110729258A (zh) * 2019-03-11 2020-01-24 Pep创新私人有限公司 芯片封装方法及芯片结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114999934A (zh) * 2022-07-18 2022-09-02 威海艾迪科电子科技股份有限公司 一种半导体封装结构及其形成方法
CN114999934B (zh) * 2022-07-18 2022-10-21 威海艾迪科电子科技股份有限公司 一种半导体封装结构及其形成方法
CN116417356A (zh) * 2023-06-12 2023-07-11 甬矽半导体(宁波)有限公司 芯片封装方法、芯片封装模块和内埋衬底式芯片封装结构
CN116417356B (zh) * 2023-06-12 2023-09-05 甬矽半导体(宁波)有限公司 芯片封装方法、芯片封装模块和内埋衬底式芯片封装结构

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