KR20140113473A - 전력 오버레이 구조 및 그 제조 방법 - Google Patents

전력 오버레이 구조 및 그 제조 방법 Download PDF

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KR20140113473A
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샤크티 싱 차우한
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제너럴 일렉트릭 캄파니
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Abstract

전력 오버레이(POL) 구조는 POL 서브 모듈을 포함한다. POL 서브 모듈은 유전체 층, 및 유전체 층에 부착되는 상부 표면을 가지는 반도체 소자를 포함한다. 반도체 소자의 상부 표면은 그 위에 형성된 적어도 하나의 접촉 패드를 구비한다. POL 서브 모듈은 또한 유전체 층을 통해 연장되고 반도체 소자의 적어도 하나의 접촉 패드와 전기적으로 결합되는 금속 상호연결 구조를 포함한다. 전도 심이 반도체 소자의 하부 표면에 결합되고, 열적 인터페이스의 제1측부가 전도 심과 결합된다. 히트 싱크는 전기 절연 열적 인터페이스의 제2측부와 결합된다.

Description

전력 오버레이 구조 및 그 제조 방법{POWER OVERLAY STRUCTURE AND METHOD OF MAKING SAME}
관련 출원에 대한 상호 참조
본 출원은 2013년 3월 14일에 출원된 미국 가특허출원 제61/784,834호의 우선권을 주장하며, 상기 우선권의 개시는 참조로서 본 명세서에 통합된다.
기술 분야
본 발명의 실시예들은 일반적으로 반도체 소자들을 패키징하기 위한 구조 및 방법에 관한 것으로서, 특히 개선된 열적 인터페이스를 포함하는 전력 오버레이(POL(power overlay)) 패키징 구조에 관한 것이다.
전력 반도체 소자들은 예컨대 스위칭 모드 전력 공급기들과 같은 전력 전자 회로들 내 스위치들 또는 정류기들로서 사용되는 반도체 소자들이다. 대부분의 전력 반도체 소자들은 커뮤테이션(commutation) 모드에서만 사용되며(즉, 이들은 온 상태이거나 오프 상태이다), 따라서 그러한 것에 최적화되어 있다. 많은 전력 반도체 소자들이 고전압 전력 응용예들에서 사용되며, 많은 양의 전류를 운반하고 높은 전압을 지원하도록 설계된다. 사용 시, 고전압 전력 반도체 소자들은 전력 오버레이(POL) 패키징 및 상호연결 시스템을 이용하여 외부 회로에 연결된다.
종래의 전력 오버레이(POL) 구조(10)의 일반적 구조가 도 1에 도시된다. POL 구조(10)에 대한 표준 제조 공정은 통상적으로, 하나 이상의 전력 반도체 소자들(12)을 접착제(16)를 사용하여 유전체 층(14)에 배치하는 것으로 시작한다. 그런 다음 금속 상호연결부(interconnect)들(18)(가령, 구리 상호연결부들)이 유전체 층(14) 위에 도금되어 전력 반도체 소자들(12)로의 직접적 금속 연결부를 형성한다. 금속 상호연결부들(18)는 전력 반도체 소자들(12)로/로부터 입출력(I/O) 시스템(20)의 생성을 준비하는 편평한 평면 상호연결 구조의 형태일 수 있다. 예컨대 인쇄 회로 기판으로의 이차 레벨 상호연결을 행하는 것과 같은 외부 회로로의 연결을 위해, 현재의 POL 패키지들은 솔더 볼 그리드 어레이들(solder ball grid arrays(BGAs))이나 랜드 그리드 어레이들(land grid arrays(LGSs))을 이용한다.
반도체 소자들(12)에 의해 발생된 열을 제거하고 외부 환경으로부터 그 소자들(12)을 보호하기 위한 방식을 제공하기 위해 히트 싱크(22) 또한 POL 구조(10)에 포함된다. 히트 싱크(22)는 DBC(direct bond copper) 기판(24)을 이용하여 소자들(12)과 열 결합된다. 도시된 바와 같이, DBC 기판(24)은 반도체 소자들(12)의 상위 표면들 및 히트 싱크(22)의 하위 표면들 사이에 위치된다.
DBC 기판(24)은 예컨대 DBC 인터페이스나 땜납 층(31)을 통해 해당 양측면에 결합되는 상하위 구리판들(28, 30)과 함께, 알루미늄과 같은 비유기 세라믹 기판(26)을 포함하는 미리 제조된 구성요소이다. DBC 기판(24)의 하위 구리판(30)은 DBC 기판(24)이 반도체 소자(12)에 부착되기 전에 다수의 전도성 접촉 영역들을 형성하도록 패턴화된다. 통상적 DBC 기판은 약 1mm의 전반적 두께를 가질 수 있다.
POL 구조(10)의 제조 공정 중에, 반도체 소자들(12)의 표면에 땜납이 인가된다. 그런 다음, 땜납(32)과 하위 구리판(30)의 패턴화된 부분들을 나란히 하기 위해 DBC 기판(24)이 땜납(32) 상으로 낮춰진다. DBC 기판(24)이 반도체 소자들(12)에 결합된 후, POL 서브 모듈(36)을 형성하도록 접착 층(16) 및 DBC 기판(24) 사이의 공간에 유전체 유기 물질(34)을 인가하기 위한 언더필(underfill) 기법이 사용된다. 그 다음 열 패드나 열 그리스(grease)(38)가 DBC 기판(24)의 상위 구리 층(28)에 인가된다.
POL 구조(10)에서 DBC 기판의 사용은 많은 제약을 가진다. 첫째, DBC 기판의 구리 및 세라믹 재료들의 물질 특성들이 DBC 기판의 설계에 대한 내재적 제약을 가한다. 예를 들어 DBC 기판(24)의 도자기류의 단단함과 구리 및 세라믹 재료들의 열 팽창 계수들의 차이들로 인해, 구리판들(38, 30)은 구리 재료 내에서의 큰 온도 변동에 의해 야기되는 도기류들에 가해지는 과도한 스트레스를 피하기 위해 상대적으로 얇게 유지되어야 한다. 또한, 반도체 소자(들)(12)과 만나는 DBC 기판(24)의 하위 구리층의 표면이 평면이므로, DBC 기판(24)은 다른 높이의 반도체 소자들을 가지는 POL 패키지의 용이하게 하지 못한다.
또한, DBC 기판들은 제조하기가 상대적으로 비싸고 미리 제조되는 구성요소이다. DBC 기판(24)이 미리 제조된 구성요소이므로, 구리판들(28, 30)의 두께는 세라믹 기판(26)에 인가된 구리 박편 층의 두께에 기반하여 미리 결정된다. 또한, DBC 기판(24)이 POL 구조의 구성요소들의 나머지를 가지고 조립 전에 제조되기 때문에, 반도체 소자들(12)을 둘러싼 유전체 필러나 에폭시 기판은 DBC 기판(24)이 반도체 소자들(12)과 결합된 후 언더필 기법을 이용하여 인가된다. 이러한 언더필 기법은 시간이 소모되며, POL 구조 안에 바람직하지 못한 공동들이 파생될 수 있다.
따라서, DBC 기판을 포함하는 알려진 POL 구조의 상술한 구조적 프로세싱 제약들을 극복하는 개선된 열적 인터페이스를 구비한 POL 구조를 제공하는 것이 바람직할 것이다. 그러한 POL 구조가 POL 구조의 비용을 최소화하면서 다른 두께의 반도체 소자들을 처리하도록 하는 것 역시 바람직할 것이다.
본 발명의 실시예들은 전력 오버레이(POL) 서브 모듈 및 히트 싱크 사이의 열적 인터페이스로서 DBC 기판의 사용을 없애는 POL 구조를 제공함으로써 상술한 결함을 극복한다. 개선된 열적 인터페이스는 반도체 소자들, 및 다양한 높이들의 반도체 소자들을 담당하는 전도 심(conducting shim)들을 포함하는 히트 싱크 사이에 제공된다.
본 발명의 한 양태에 따르면, 전력 오버레이(POL) 구조는 POL 서브 모듈을 포함한다. POL 서브 모듈은 유전체 층, 및 유전층에 부착되는 상부 표면을 가지는 반도체 소자를 포함한다. 반도체 소자의 상부 표면은 그 위에 형성된 적어도 하나의 접촉 패드를 구비한다. POL 서브 모듈은 또한 유전체 층을 통해 연장되고 반도체 소자의 적어도 하나의 접촉 패드와 전기적으로 결합되는 금속 상호연결 구조를 포함한다. 전도 심이 반도체 소자의 하부 표면에 결합되고, 열적 인터페이스의 제1측부가 전도 심과 결합된다. 히트 싱크는 전기 절연 열적 인터페이스의 제2측부와 결합된다.
본 발명의 다른 양태에 따르면, 전력 오버레이(POL) 구조를 형성하는 방법은 반도체 소자를 제공하는 단계와, 반도체 소자의 제1표면을 유전체 층에 부착하는 단계와, 유전체 층을 관통하는 비아들을 형성하고, 반도체 소자에 전기적으로 연결하기 위해 유전체 층 안의 비아들을 통해 연장되는 금속 상호연결 구조를 형성하는 단계를 포함한다. 방법은 또한 전도 심의 제1표면을 반도체 소자의 제2표면에 부착하고 전도 심의 제2표면 위에 열적 인터페이스를 형성하는 단계를 포함한다. 또한, 본 방법은 히트 싱크를 히트 싱크와 전도 심 사이에 위치된 DBC(direct bond copper) 기판 없이 전도 심에 열적으로 결합하는 단계를 포함한다.
본 발명의 또 다른 양태에 따르면, 전력 오버레이(POL) 패키징 구조는 POL 서브 모듈을 포함한다. POL 서브 모듈은 유전체 층, 유전체 층에 부착된 제1반도체 소자, 및 제1반도체 소자의 제1측부에 전기적으로 결합된 상호연결 구조를 포함한다. 상호연결 구조는 제1반도체 소자 상의 적어도 하나의 접촉 패드에 전기적으로 연결하기 위해 유전체 층을 통해 연장된다. 제1도전 심은 제1반도체 소자의 제2측부와 결합된 하부 표면 및 제1전도 심의 상부 표면에 그 사이에 위치하는 DBC(direct bond copper) 기판 없이 결합된 열적 인터페이스를 구비한다. 히트 싱크는 열적 인터페이스와 직접적으로 결합된다.
본 발명의 또 다른 양태에 따르면, 반도체 소자 패키지는 제1반도체 소자, 제1반도체 소자의 두께보다 큰 두께를 가진 제2반도체 소자, 및 제1 및 제2반도체 소자들의 제1표면들과 결합된 절연 기판을 포함한다. 금속화 층의 제1표면이 제1 및 제2반도체 소자들의 접촉 패드들에 연결되도록 금속화 층이 절연 기판을 통해 연장한다. 제1측부를 구비한 제1전도 심이 전도 접촉 층을 통해 제1반도체 소자에 결합되고; 제1측부를 구비한 제2전도 심이 전도 접촉 층을 통해 제1반도체 소자와 결합된다. 제1전도 심은 제2전도 심의 두께보다 큰 두께를 가지며, 제1 및 제2전도 심들의 제2측부들은 동일 평면에 있다.
본 발명의 또 다른 양태에 따르면, 반도체 소자 패키지는 관통하여 형성되는 복수의 비아들을 구비한 유전체 층, 및 유전체 층의 상부 표면에 결합된 제1표면을 구비한 반도체 소자를 포함한다. 반도체 소자 패키지는 또한 유전체 층의 하부 표면에 결합된 금속 상호연결 구조를 포함한다. 금속 상호연결 구조는 반도체 소자의 제1표면에 연결하기 위해 유전체 층의 복수의 비아들을 통해 연장된다. 반도체 소자 패키지는 또한 반도체 소자의 제2표면과 결합된 하부 표면을 구비한 전도 심, 및 전도 심과의 사이에 위치하는 DBC(direct bond copper) 기판 없이 전도 심의 상부 표면과 결합되는 유기 열적 인터페이스를 포함한다.
이들 및 기타 이점들과 특징들은 첨부된 도면과 함께 제공되는 본 발명의 바람직한 실시예들에 대한 이하의 상세한 설명으로부터 보다 쉽게 이해될 수 있을 것이다.
도면들은 본 발명을 실시하기 위해 현재로서 고려된 실시예들을 도시한다.
도면들에서,
도 1은 DBC 기판을 포함하는 종래의 전력 오버레이(POL) 구조의 개략적 측단면도이다.
도 2는 본 발명의 일 실시예에 따른 POL 구조의 개략적 측단면도이다.
도 3은 본 발명의 다른 실시예에 따른 POL 구조의 개략적 측단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 POL 구조의 개략적 측단면도이다.
도 5는 본 발명의 일 실시예에 따른 POL 어셈블리의 개략적 측단면도이다.
도 6-16은 본 발명의 실시예들에 따른 제조/생성 프로세스의 다양한 단계들 도중의 POL 서브 모듈의 개략적 측단면도이다.
도 17은 본 발명의 일 실시예에 따른 납을 씌운 POL 서브 모듈의 개략적 측단면도이다.
도 18은 본 발명의 다른 실시예에 따른 납을 씌운 POL 서브 모듈의 개략적 측단면도이다.
도 19는 본 발명의 일 실시예에 따른 계단형 전도 심을 구비한 POL 서브 모듈의 개략적 측단면도이다.
도 20은 본 발명의 일 실시예에 따른 다층 전도 심 어셈블리를 구비한 POL 서브 모듈의 개략적 측단면도이다.
본 발명의 실시예들은 개선된 열적 인터페이스가 안에 포함된 전력 오버레이(POL) 구조 및 그러한 POL 구조를 형성하는 방법을 제공한다. POL 구조는 다양한 높이의 반도체 소자들을 담당하는 전도 심들 및 캡슐 재료들과 방식들에 대한 옵션을 늘리는 열적 인터페이스 층을 포함한다.
도 2를 참조할 때, 본 발명의 일 실시예에 따른 반도체 소자 어셈블리나 전력 오버레이(POL) 구조(40)가 도시된다. POL 구조(40)는 다양한 실시예들에 따라 다이(die), 다이오드 또는 다른 전력 전자 소자의 형태일 수 있는 하나 이상의 반도체 소자들(43, 44, 45)가 안에 포함된 POL 서브 모듈(42)을 포함한다. 도 2에 도시된 바와 같이, POL 서브 모듈(42) 안에 세 개의 반도체 소자들(43, 44, 45)이 제공되지만, 더 많거나 더 적은 수의 반도체 소자들(43, 44, 45)이 POL 서브 모듈(42)에 포함될 수 있다는 것을 알 수 있다. 반도체 소자들(43, 44, 45) 외에, POL 서브 모듈(42)은 또한 예컨대 게이트 드라이버와 같은 임의 개의 추가 회로 구성요소들(46)을 포함할 수도 있다.
반도체 소자들(43, 44, 45)은 접착층(50)을 이용하여 유전체 층(48)에 결합된다. 유전체 층(48)은 다양한 실시예들에 따라 적층 또는 필름 형태일 수 있으며, Kapton®, Ultem®, PTFE(polytetrafluoroethylene), Upilex®, 폴리설폰(polysulfone) 물질들(가령, Udel®, Radel®)과 같은 복수의 유전 물질들, 또는 액정 폴리머(LCP)나 폴리이미드 물질과 같은 다른 폴리머 필름 중 하나로 형성될 수 있다.
POL 서브 모듈(42)은 또한 각각의 반도체 소자들(43, 44, 45) 상의 접촉 패드들(58)에 연결하기 위해 유전체 층(48) 안에 형성된 비아들(56)을 통해 연장되는 금속 상호연결부(54)를 이용하여 반도체 소자들(43, 44, 45)로의 직접적인 금속 연결을 형성하는 금속화 층 또는 상호연결 구조(52)를 포함한다.
POL 서브 모듈(42)은 열 전기 전도 접촉 층(62)을 이용하여 반도체 소자들(43, 44, 45)에 단단히 고정되는 하나 이상의 전도판들이나 심들(60)을 더 포함한다. 다양한 실시예들에 따르면, 전도 접촉 층(62)은 예들로서 솔더 재료, 전도성 접착제, 또는 소결된 은일 수 있다. 전도 심들(60)은 예컨대 구리, 알루미늄, 몰리브덴과 같은 금속이나 금속합금, 또는 몰리브덴 구리나 텅스텐 구리와 같은 그들의 조합 및 실리콘 알루미늄, 실리콘 카바이드 알루미늄, 흑연 알루미늄, 흑연 구리 등과 같은 합성물들이다.
POL 서브 모듈(42)에 추가적인 구조적 무결성을 제공하기 위해, POL 서브 모듈(42) 안에서 반도체 소자들(43, 44, 45) 및 전도 심들(60) 사이 및 주변의 갭들을 채우기 위해 POL 서브 모듈(42) 안에 유전체 필러 물질(64)이 또한 제공된다. 다양한 실시예들에 따라, 유전체 필러 물질(64)은 예컨대 언더필(가령, 모세관 언더필이나 비유동성 언더필), 봉지재, 실리콘, 또는 몰딩 컴파운드와 같은 중합 물질의 형태일 수 있다.
POL 구조(40)는 또한 반도체 소자들(43, 44, 45)의 냉각을 돕기 위한 히트 싱크(66)를 포함한다. 히트 싱크(66)는 구리, 알루미늄 또는 합성물질과 같은 고열 전도성을 가진 물질을 포함한다. 히트 싱크(66)는 전도 심들(60) 및 유전체 필러 물질(64) 위에 형성된 열적 인터페이스 기판이나 계층(68)을 이용하여 POL 서브 모듈(42)에 결합된다.
열적 인터페이스 층(68)은 예컨대 열 패드, 열 페이스트, 열 그리스, 또는 열 접착제와 같은 열 전도 전기 절연 중합 또는 유기 물질이다. 열 인터페이스 층(68)은 전도 심들(60)로부터 히트 싱크(66)를 전기 절연시킨다. 일 실시예에 따르면, 열 인터페이스 계층(68)은 전도 필러들, 입자들, 또는 수지나 에폭시의 매트릭스로 부유되는 섬유들을 포함한다. 예를 들어 열적 인터페이스 층(68)은 알루미늄 및/또는 질화붕소와 같은 열 전도성의 전기 절연 필러들로 채워지는 에폭시나 실리콘 수지일 수 있다. 일 실시예에 따르면, 열적 인터페이스 층(68)은 약 100㎛의 두께를 가진다. 그러나 당업자는 열적 인터페이스 층(68)의 두께가 설계 사양에 따라 가변될 수 있다는 것을 알 수 있을 것이다. 열적 인터페이스 층(68)은 DBC 기판 안에 포함된 세라믹 층의 열 저항에 영향을 받지 않으므로 DBC 기판과 비교할 때 우수한 열적 성능을 제공한다.
열적 인터페이스 층(68)이 예컨대 미리 형성된 유기 물질의 판이나 필름과 같은 열 패드, 열 페이스트, 또는 열 그리스인 실시예들에서, 히트 싱크(66)는 열적 인터페이스 층(68)이 전도 심들(60) 및 히트 싱크(66) 사이에 샌드위치되게 하는 POL 서브 모듈(42) 주변의 여러 위치들에서 스크류들이나 기타 조임 소자들(미도시)을 이용하여 POL 서브 모듈(42)에 고정된다. 이와 달리, 열적 인터페이스 층(68)이 중합 접착제인 실시예들에서, 열적 인터페이스 층(68)은 엉성한 상태로 POL 서브 모듈(42)에 인가되고 히트 싱크(66)가 열적 인터페이스 층(68) 위에 위치된 후에 경화된다.
POL 서브 모듈(42)은 또한 도 5와 관련하여 보다 상세히 기술되는 것과 같이 인쇄 회로 보드(PCB)와 같은 외부 회로로의 POL 구조(40)의 표면 탑재를 가능하게 하는 입출력(I/O) 연결부(70)를 포함한다. 예시적 실시예에서, I/O 연결부(70)는 POL 구조(40)를 PCB에 전기적으로 결합시키기 위해 PCB에 부착되도록 구성되는 볼 그리드 어레이(BGA) 솔더 범프(땜납 돌기)들(72)로 형성되지만, 랜드 그리드 어레이(LGA) 패드들과 같은 다른 적절한 이차 레벨 솔더 상호연결들이 사용될 수도 있을 것이다. BGA 솔더 범프들(72)은 높은 스트레스 상황에서의 오작동에 저항력이 있는 매우 안정적인 상호연결 구조를 제공한다. 도 2에 도시된 바와 같이, 솔더 범프들(72)은 POL 서브 모듈(42)의 솔더 마스크 층(74)에 형성되는 오프닝(개구)들 안에 위치한다.
이제 도 3을 참조하면, 본 발명의 다른 실시예에 따른 POL 구조(76) 및 POL 서브 모듈(78)이 도시된다. POL 구조(76) 및 POL 서브 모듈(78)은 도 2의 POL 구조(40) 및 POL 서브 모듈(42)에 도시된 구성요소들과 유사한 다수의 구성요소들을 포함하며, 그에 따라 도 2의 구성요소들을 나타내는 데 사용되는 부호들이 도 3의 유사 구성요소들을 나타내는 데에도 사용될 것이다.
도시된 것처럼, POL 서브 모듈(78)은 전도 심들(60) 및 히트 싱크(66) 사이에 위치하는 다층 열적 인터페이스(80)를 포함한다. 다층 열적 인터페이스(80)는 제1열적 인터페이스 층(82), 세라믹 절연기 층(84) 및 제2열적 인터페이스 층(86)을 포함한다. POL 서브 모듈(78) 및 히트 싱크(66) 사이에서의 세라믹 절연기 층(84)의 포함이 고전압 응용예들에 대한 추가 전기 절연을 제공한다. 절연기 층(84)는 예들로서, 알루미늄이나 질화 알루미늄과 같은 세라믹 물질로 구성될 수 있다.
도시된 것과 같이, 제1열적 인터페이스 층(82)은 전도 심들(60) 및 세라믹 절연기 층(84) 사이에 샌드위치된다. 일 실시예에 따르면, 도 3의 제1열적 인터페이스 층(82)은 히트 싱크(66)로부터 전도 심들(60)을 전기적으로 절연시키면서 전도 심들(60)로부터의 열 전도를 허가하는 도 2의 열적 인터페이스 층(68)과 유사한 열 전도성 전기 절연 물질을 포함한다. 예시적인 일 실시예에서, 제1 열적 인터페이스 층(82)은 알루미늄 및/또는 질화붕소와 같은 열 전도성이지만 전기 절연하는 필러들로 채워지는 에폭시나 실리콘 수지를 포함한다.
다른 실시예에서, 제1열적 인터페이스 층(82)은 도 4에 도시된 바와 같이 전도 심들(60) 위에 다수의 개별 패드들(88)로서 형성되는 예컨대 솔더, 전도 접착체 또는 소결된 은과 같은 전기적 전도 물질을 포함한다. 인접한 패드들(88) 사이의 측면 공간들(90)은 다양한 실시예들에 따라 빈 공간들로 남겨지거나 유전체 필러 물질(64)로 채워질 수 있다.
이제 도 3 및 도 4를 함께 참조하면, 제2열적 인터페이스 층(86)이 세라믹 절연기 층(84) 및 히트 싱크(66) 사이에 샌드위치된다. 일 실시예에 따르면, 제2열적 인터페이스 층(86)은 도 2의 열적 인터페이스 층(68)과 유사한 열 전도성의 전기 절연 물질을 포함한다. 다른 실시예에서, 제2열적 인터페이스 층(86)은 예컨대 은으로 채워진 에폭시나 실리콘 수지와 같은 열적으로도 전기적으로도 전도성이 있는 물질이다.
도 5는 본 발명의 일 실시예에 따른 POL 구조(40)(도 2) 및 POL 구조(76)(도 3, 4)를 병합한 POL 어셈블리(92)를 도시한다. 도시된 것처럼, 각각의 I/O 연결부들(70)은 예컨대 인쇄 회로 보드(PCB)와 같은 외부 회로 구성요소(94)와 결합된다. 두 개의 POL 구조들(40, 76)이 POL 어셈블리(92) 안에 예시되지만, 당업자는 본 발명의 다양한 실시예들에 따른 임의 개의 POL 구조들을 포함할 수 있다는 것을 알 수 있을 것이다. 또한 POL 어셈블리(92)는 둘 이상의 POL 구조들(40) 또는 둘 이상의 POL 구조들(76)과 같이 단일 타입의 여러 POL 구조들을 포함할 수 있다.
이제 도 6 내지 16을 참조하여, 본 발명의 일 실시예에 따른 도 2의 POL 서브 모듈(42) 및 도 3 및 4의 서브 모듈(78)을 제조하는 기법의 공정 단계들에 대한 상세 뷰가 제공된다. 먼저 도 6를 참조하면, POL 서브 모듈(42, 78)의 생성 공정은 접착제 층(50)을 유도체 층(48) 상에 인가하여 시작된다. 기법의 다음 단계에서, 도 7에 도시된 바와 같이 하나 이상의 반도체 소자(들)(44, 45)(가령, 두 개의 반도체 소자들)이 접착제 층(50)을 이용하여 유전체 층(48)에 고정된다. 반도체 소자들(44, 45)을 유전체 층(48)에 고정시키기 위해, 반도체 소자들(44, 45)의 상부 표면들(96)이 접착제 층(50) 상에 배치된다. 그런 다음 접착제(50)가 유전체 층(48) 상에 반도체 소자들(44, 45)을 고정시키기 위해 경화된다.
그런 다음 도 8에 도시된 바와 같이 복수의 비아들(56)이 접착제 층(50) 및 유전체 층(48)을 통해 형성된다. 본 발명의 실시예들에 따르면, 레이저 삭각이나 레이저 드릴링 공정, 플라즈마 에칭, 포토 데피니션(photo-definition), 또는 기계적 드릴링 공정들을 이용하여 비아들(56)이 형성될 수 있다.
접착 층(50) 및 유전체 층(48)을 통한 비아들(56)의 형성이 접착 층(50) 상으로의 반도체 소자들(44, 45)의 배치 후 수행되는 것으로서 도 8에 도시되지만, 비아 형성 뒤에 반도체 소자들(44, 45)의 배치가 일어날 수도 있다는 것을 알아야 한다. 이와 달리, 비아 크기에 따라 부과되는 제약들에 따라, 반도체 소자들(44, 45)이 먼저 접착 층(50) 및 유전체 층(48) 위에 배치될 수 있고, 이후 비아들(56)이 반도체 소자들(44, 45) 상에 형성된 복수의 금속화 회로들 및/또는 연결 패드들에 대응하는 위치들에서 형성된다. 또한 사전 및 사후 드릴링된 비아들이 사용될 수도 있다.
이제 도 9 및 10을 참조하면, 유전체 층(48) 상의 반도체 소자들(44, 45)의 고정 및 비아들(56)이 형성되었으면, 비아들(56)은 세척되고(반응 이온 에칭(RIE) 디수트(desoot) 공정 등을 통해) 이어서 금속화 또는 상호연결 층(54)을 형성하기 위해 금속화된다. 금속화 층(54)은 통상적으로 박막증착 및 전기도금 응용예들의 조합을 통해 생성되지만, 다른 비전기 금속 증착 방식 역시 사용될 수 있다는 것을 알아야 한다. 예를 들어 티타늄 접착 층 및 구리 시드(seed) 층이 박막증착 공정을 통해 먼저 적용될 수 있고, 구리의 두께를 원하는 수준까지 높이는 전기 도금 공정이 뒤따른다. 적용된 금속 물질이 이어서, 원하는 모양과 유전체 층(48) 및 접착제 층(50)을 통해 형성된 수직 피드 스루(feed-through)들로서의 기능을 구비한 금속 상호연결부들(54) 안에 패턴화된다. 금속 상호연결부들(54)은 비아들/오프닝(56)을 통해 반도체 소자들(44, 45)의 회로들 및/또는 연결 패드 접촉 패드들(58)로부터 유전체 층(48)의 상부 표면(98)에 걸쳐 연장된다.
도 11에 도시된 것과 같이, 보호 코팅을 제공하고 상호연결 패드들을 규정하기 위해 솔더 마스크 층(74)이 패턴화된 금속 상호연결부들(54) 위에 인가된다. 다른 대안적 실시예에서, 상호연결 패드들이 Ni 또는 Ni/Au와 같이 땜납기능을 돕는 금속 마감(finish)을 가질 수 있다는 것을 알아야 한다.
이제 도 12를 참조하여, 제조 기법의 다음 단계로, 전도 접촉 층(62)이 반도체 소자들(44, 45)의 하부 표면(100)에 인가된다. 그런 다음 전도 심들(60)의 하부 표면(102)이 전도 접촉 층(62)을 이용하여 반도체 소자(44, 45)에 결합된다.
본 발명의 일 실시예에 따라 도 12에 도시된 것과 같이, 반도체 소자들(44, 45)은 다양한 두께/높이를 가질 수 있다. 각각의 반도체 소자들(44, 45)의 전반적 높이를 같게 하기 위해, 전도 심들(60)은 각각의 반도체 소자들(44, 45)/전도 심 쌍(60)의 전반적 두께/높이가 동일하고 전도 심들(60)의 뒷 표면이 "평탄화"되도록 서로 다른 높이를 가질 수 있다.
도 13에 도시된 것과 같이, POL 서브 모듈(42, 78)의 생성 기법은 유전체 층(48)을 속박하고 추가적인 전기 절연 및 구조적 무결성을 POL 서브 모듈(42, 78)로 제공하도록, POL 서브 모듈(42, 78) 안에서 반도체 소자들(44, 45) 및 전도 심들(60) 사이 및 주변의 간격들을 채우기 위한 유전체 필러 물질(64)의 도포로 이어진다. 일 실시예에서 유전체 필러 물질(64)은 오버몰딩(overmolding) 기법을 이용하여 도포된 후 경화된다. 유전체 필러 물질(64)이 경화된 후, 전도 심(60)을 노출시키기 위해 그라인딩 동작을 이용하여 유전체 필러 물질(64)의 일부(104)가 제거된다. 이 그라인딩 동작은 도 14에 도시된 것과 같이, 전도 심들(60)의 상부 표면(106)과 유전체 필러 물질(64)의 상부 표면(108)이 동일 면이 되도록 전도 심들(60)의 높이에 대한 어떤 차이(variation)를 제거하는 데 사용될 수도 있다. 이와 달리, 오버몰딩이나 캡슐화 기법이 경화된 유전체 필러 물질(64)의 상부 표면(108)이 그라인딩 단계 없이 전도 심들(60)의 상부 표면(106)과 같은 높이가 되도록 유전체 필러 물질(64)을 도포하는 데 사용될 수 있다. 또 다른 실시예에서, 유전체 필러 물질(64)은 언더필 기법을 이용하여 인가될 수 있다.
제조 공정의 다음 단계에서, 도 15에 도시된 것과 같이 열적 인터페이스(112)의 제1측부(110)가 전도 심들(60) 및 유전체 필러 물질(64)의 각각의 상부 표면들(106, 108)에 인가된다. 열적 인터페이스(112)가 하나의 열적 인터페이스 층(68)(도 2)을 포함하는 실시예들에서, 열적 인터페이스(112)는 전도 심들(60) 및 유전체 필러 물질(64)의 상부 표면들(106, 108)로 한 단계로 인가된다. 이와 달리, 도 3 및 4에 도시된 바와 같이 열적 인터페이스(112)가 다층 열적 인터페이스(80)일 수 있다. 도 3 및 4를 또한 참조하면, 다층의 열적 인터페이스(80)의 개별 층들이 어떤 생성 기법을 이용하여 전도 심들(60) 및 유전체 필러 물질(64)의 상부 표면들(106, 108)에 순차적으로 인가되며, 이때 제1열적 인터페이스 층(82)이 유전체 필러 물질(64) 및 전도 심들(60) 위에 인가되고, 세라믹 절연기 층(84)이 이어서 제1열적 인터페이스 층(82) 위에 인가되며, 제2열적 인터페이스 층(86)이 마지막으로 세라막 절연기 층(84)의 상부 표면에 인가된다.
상기 제조 기법의 다음 단계에서, I/O 연결부들(70)이 솔더 마스크 층(74)에 인가된다. 일 실시예에서 I/O 연결부들(70)은 도 16에 도시된 것과 같이 솔더 범프들(72)이다. 생성 기법의 다른 대안적 실시예에서, I/O 연결부들(70)은 도 17에 도시된 것과 같이 스루 홀 구성요소에 대한 리드(lead)들(114)로서 구성된다. POL 서브 모듈(42, 78)의 생성 공정이 완료된 후, 히트 싱크(66)가 열적 인터페이스(112)의 제2측부(116)에 부착된다. POL 서브 모듈(42, 78)은 PCB(94)와 같은 외부 회로로의 표면 탑재를 위해 싱귤레이션될(singulated) 수 있다.
이제 도 8을 참조하면, POL 서브 모듈(118)의 다른 실시예가 도시된다. POL 서브 모듈(118)은 도 2의 POL 서브 모듈(42)에 도시된 구성요소들과 유사한 다수의 구성요소들을 포함하며, 그에 따라 도 2의 구성요소들을 나타내는 데 사용되는 부호들이 도 18의 유사 구성요소들을 나타내는 데에도 사용될 것이다.
도시된 바와 같이, POL 서브 모듈(118)은 접착제 층(50)을 이용하여 유전체 층(48)에 탑재된 반도체 소자(들)(44)을 포함한다. 금속 상호연결부들(54)은 반도체 소자(들)(44) 상의 접촉 패드들(미도시)에 연결하도록 전도체 층(48)에 형성된 비아들(54)을 통해 연장된다. 전도 심(120)은 전도 접촉 층(62)을 이용하여 각각의 반도체 소자(44)와 결합된다. 도 2의 전도 심들(60)와 유사하게, 전도 심들(120)은 예컨대 구리, 알루미늄, 몰리브덴, 또는 이들의 조합과 같은 금속이나 금속 합금을 포함한다. POL 서브 모듈(118) 안에서 반도체 소자들(44) 및 전도 심들(120) 사이 및 그 주변의 간격들을 채우기 위해 유전체 필러 물질(64)이 제공된다. 열적 인터페이스 층(68)(도 2)이나 다층의 열적 인터페이스(80)(도 3)와 같은 열적 인터페이스(112)가 유전체 필러 물질(64) 및 전도 심들(120) 상에 제공된다.
도 18에 도시된 바와 같이, 전도 심들(120)은 리드 프레임(122)과 결합된다. 본 발명의 실시예들에 따르면, 리드 프레임(122)은 전도 접촉 층(62) 안으로의 전도 심들(120)의 배치 전에 전도 심(120)에 사전 부착된다. 예를 들어 리드 프레임(122) 및 전도 심들(60)은 공통 구리 판으로부터 사전 제조될 수 있고, 혹은 리드 프레임(122)이 납땜, 경납땜, 용접, 또는 POL 서브 모듈(118) 안으로의 조립(어셈블리)을 위한 유사 방법과 같은 고온 합체 공정을 이용하여 전도 심들(60)에 사전 부착될 수 있다. 이와 달리, 리드 프레임(122)이 POL 서브 모듈(118)의 제조가 완료된 후 사후 부착될 수 있다는 것을 알아야 한다.
이제 도 19 및 20을 참조하면, POL 서브 모듈(124)이 상이한 높이들의 반도체 소자들(126, 128)을 포함하는 상황들을 담당하는 POL 서브 모듈(124)의 두 가지 대안적 실시예들이 예시된다. 다시 한번, POL 서브 모듈(124)은 도 2의 POL 서브 모듈(42)에 도시된 구성요소들과 유사한 다수의 구성요소들을 포함하며, 그에 따라 도 2의 구성요소들을 나타내는 데 사용되는 부호들이 도 19 및 도 20의 유사 구성요소들을 나타내는 데에도 사용될 것이다.
이제 도 19를 참조하면, 단계적 구성을 가지는 전도 심(130)을 포함하는 다른 대안적 실시예가 도시된다. 도시된 것과 같이, 전도 심(130)의 평면 상부 표면(140)을 유지하면서 반도체 소자들(126, 128)의 서로 다른 높이들을 다루기 위해 전도 심(130)의 제1부분(132)은 제1높이나 두께(134)를 가지며 전도 심(130)의 제2부분(136)은 제2높이나 두께(138)를 가진다.
POL 서브 모듈(124)의 대안적 실시예가 도 20에 도시되며, 여기서 제1전도 심(142)은 예컨대 전도 접촉 층(62)(도 2)과 유사한 솔더와 같은 제1전도 접촉 층(144)을 이용하여 반도체 소자(126)와 결합된다. 제1전도 심(142)은 제1전도 심(142)의 상위 표면(146) 및 반도체 소자(128)의 상위 표면(148)이 공면이 되도록 하는 크기로 된다. 그런 다음 제2전도 접촉 층(150)이 제1전도 심(142) 및 반도체 소자(128)의 상부 표면들로 인가된다. 일 실시예에서 제2전도 접촉 층(150)은 솔더를 포함한다. 그런 다음 반도체 소자들(126, 128)의 적어도 전체적 폭을 아우르는 크기로 된 제2전도 심(152)이 도시된 것과 같이 제2전도 심(152)에 부착된다.
그에 따라 본 발명의 실시예들은 바람직하게도, DBC 기반의 결함들이 없는 열적 인터페이스를 포함하는 POL 패키징 및 상호연결 구조를 제공한다. 예를 들어 열적 인터페이스 층(68) 및 다층의 열적 인터페이스(80)가 유전체 필러 물질(64)이 도포되고 경화된 후 발생하는 제조 단계 중에 인가될 수 있으므로, 유전체 필러 물질(64)은 빈 공간들을 낳을 가능성이 큰 보다 값비싸고 시간 소모적인 언더필 공정이 아닌, 캡슐화나 오버몰딩 기법을 이용하여 도포될 수 있다. 또한 열적 인터페이스가 사전 제조된 구성요소로서 제공되기 보다 패키지 생성 공정 중에 형성되기 때문에, 열적 인터페이스의 치수와 재료들은 원하는 동작 특성들에 기반하여 맞춰질 수 있다. 또한, 전도 심들(60, 120, 130, 142 및/또는 152)의 사용이 다양한 높이의 반도체 소자들을 담당하는 능력을 제공한다.
본 발명의 실시예들이 고전압 전력 응용예들에서 사용되는 전력 반도체 소자들을 포함하는 것으로서 기술되었지만, 당업자는 본 명세서에 기술된 기법들이 비전력 반도체 소자들이나 반도체 소자들의 단일 측에만 이어지는 전기 연결부들을 구비한 반도체 소자들을 포함하는 저전력 응용예들 및 칩 패키지들에도 등가적으로 적용가능하다는 것을 알 수 있을 것이다.
따라서, 본 발명의 한 양태에 따르면, 전력 오버레이(POL) 구조는 POL 서브 모듈을 포함한다. POL 서브 모듈은 유전체 층, 및 유전층에 부착되는 상부 표면을 가지는 반도체 소자를 포함한다. 반도체 소자의 상부 표면은 그 위에 형성된 적어도 하나의 접촉 패드를 구비한다. POL 서브 모듈은 또한 유전체 층을 통해 연장되고 반도체 소자의 적어도 하나의 접촉 패드와 전기적으로 결합되는 금속 상호연결 구조를 포함한다. 전도 심이 반도체 소자의 하부 표면에 결합되고, 열적 인터페이스의 제1측부가 전도 심과 결합된다. 히트 싱크는 전기 절연 열적 인터페이스의 제2측부와 결합된다.
본 발명의 다른 실시예에 따르면, 전력 오버레이(POL) 구조를 형성하는 방법은 반도체 소자를 제공하는 단계와, 반도체 소자의 제1표면을 유전체 층에 부착하는 단계와, 유전체 층을 관통하는 비아들을 형성하고, 반도체 소자에 전기적으로 연결하기 위해 유전체 층 안의 비아들을 통해 연장되는 금속 상호연결 구조를 형성하는 단계를 포함한다. 방법은 또한 전도 심의 제1표면을 반도체 소자의 제2표면에 부착하고 전도 심의 제2표면 위에 열적 인터페이스를 형성하는 단계를 포함한다. 또한, 본 방법은 히트 싱크를 히트 싱크와 전도 심 사이에 위치된 DBC(direct bond copper) 기판 없이 전도 심에 열적으로 결합하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따르면, 전력 오버레이(POL) 패키징 구조는 POL 서브 모듈을 포함한다. POL 서브 모듈은 유전체 층, 유전체 층에 부착된 제1반도체 소자, 및 제1반도체 소자의 제1측부에 전기적으로 결합된 상호연결 구조를 포함한다. 상호연결 구조는 제1반도체 소자 상의 적어도 하나의 접촉 패드에 전기적으로 연결하기 위해 유전체 층을 통해 연장된다. 제1도전 심은 제1반도체 소자의 제2측부와 결합된 하부 표면 및 제1전도 심의 상부 표면에 그 사이에 위치하는 DBC(direct bond copper) 기판 없이 결합된 열적 인터페이스를 구비한다. 히트 싱크는 열적 인터페이스와 직접적으로 결합된다.
본 발명의 또 다른 실시예에 따르면, 반도체 소자 패키지는 제1반도체 소자, 제1반도체 소자의 두께보다 큰 두께를 가진 제2반도체 소자, 및 제1 및 제2반도체 소자들의 제1표면들과 결합된 절연 기판을 포함한다. 금속화 층의 제1표면이 제1 및 제2반도체 소자들의 접촉 패드들에 연결되도록 금속화 층이 절연 기판을 통해 연장한다. 제1측부를 구비한 제1전도 심이 전도 접촉 층을 통해 제1반도체 소자에 결합되고; 제1측부를 구비한 제2전도 심이 전도 접촉 층을 통해 제1반도체 소자와 결합된다. 제1전도 심은 제2전도 심의 두께보다 큰 두께를 가지며, 제1 및 제2전도 심들의 제2측부들은 동일 평면에 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 소자 패키지는 관통하여 형성되는 복수의 비아들을 구비한 유전체 층, 및 유전체 층의 상부 표면에 결합된 제1표면을 구비한 반도체 소자를 포함한다. 반도체 소자 패키지는 또한 유전체 층의 하부 표면에 결합된 금속 상호연결 구조를 포함한다. 금속 상호연결 구조는 반도체 소자의 제1표면에 연결하기 위해 유전체 층의 복수의 비아들을 통해 연장된다. 반도체 소자 패키지는 또한 반도체 소자의 제2표면과 결합된 하부 표면을 구비한 전도 심, 및 전도 심과의 사이에 위치하는 DBC(direct bond copper) 기판 없이 전도 심의 상부 표면과 결합되는 유기 열적 인터페이스를 포함한다.
본 발명은 단지 제한된 수의 실시예들과 관련하여 상세히 설명되었지만, 본 발명이 그렇게 개시된 실시예들에만 한정되는 것은 아니라는 것을 쉽게 알 수 있을 것이다. 그보다 본 발명은 지금까지 설명되지 않은 임의 개의 변화, 변경, 치환 또는 등가적 구성들을 포함하도록 수정될 수 있으며, 이들은 본 발명의 사상과 범위에 상응한다. 또한, 본 발명의 다양한 실시예들이 설명되었지만, 본 발명의 양태들이 그렇게 기술된 실시예들의 일부만을 포함할 수 있다는 것을 알아야 한다. 따라서, 본 발명은 상술한 설명에 의해 제한되는 것으로 간주되지 않으며 첨부된 청구범위에 의해서만 제한된다.

Claims (25)

  1. 전력 오버레이(POL(power overlay)) 구조로서,
    POL 서브 모듈 - 상기 POL 서브 모듈은
    유전체 층과,
    상기 유전체 층에 부착되며 적어도 하나의 접촉 패드를 구비하는 상부 표면을 구비한 반도체 소자와,
    상기 유전체 층을 통해 연장되고 상기 반도체 소자의 상기 적어도 하나의 접촉 패드에 전기적으로 결합되는 금속 상호연결 구조와,
    상기 반도체 소자의 하부 표면과 결합된 전도 심(conducting shim)과,
    상기 전도 심과 결합된 제1측부를 구비한 열적 인터페이스를 포함함 -과,
    전기적으로 절연하는 상기 열적 인터페이스의 제2측부와 결합된 히트 싱크를 포함하는
    POL 구조.
  2. 제1항에 있어서,
    상기 유전체 층 및 상기 열적 인터페이스 사이의 공간 내에서 상기 반도체 소자 및 상기 전도 심 주변에 위치되는 봉지재(an encapsulate)를 더 포함하는
    POL 구조.
  3. 제1항에 있어서,
    상기 열적 인터페이스는 사이에 위치되는 DBC(direct bond copper) 기판 없이 상기 전도 심에 결합되는
    POL 구조.
  4. 제1항에 있어서,
    상기 POL 서브 모듈에 전기적으로 결합된 리드 프레임(lead-frame)을 더 포함하고,
    상기 리드 프레임은 상기 전도 심에 직접 부착되는
    POL 구조.
  5. POL 구조를 형성하는 방법으로서,
    반도체 소자를 제공하는 단계와,
    상기 반도체 소자의 제1표면을 유전체 층에 부착하는 단계와,
    상기 유전체 층을 관통하는 비아를 형성하는 단계와,
    상기 반도체 소자에 전기적으로 연결하기 위해 상기 유전체 층 안의 상기 비아를 통해 연장되는 금속 상호연결 구조를 형성하는 단계와,
    전도 심의 제1표면을 상기 반도체 소자의 제2표면에 부착하는 단계와,
    상기 전도 심의 제2표면 위에 열적 인터페이스를 형성하는 단계와,
    히트 싱크를 상기 히트 싱크와 상기 전도 심 사이에 위치된 DBC(direct bond copper) 기판 없이 상기 전도 심에 열적으로 결합하는 단계를 포함하는
    POL 구조 형성 방법.
  6. 제5항에 있어서,
    상기 열적 인터페이스를 형성하기 전에 중합 몰딩 컴파운드를 가지고 상기 반도체 소자, 및 상기 전도 심의 적어도 일부를 캡슐화하는 단계를 더 포함하는
    POL 구조 형성 방법.
  7. 제5항에 있어서,
    상기 반도체 소자, 및 상기 전도 심의 적어도 일부를 캡슐화하기 위해 상기 유전체 층 및 상기 열적 인터페이스 사이에 언더필(underfill)을 적용하는 단계를 더 포함하는
    POL 구조 형성 방법.
  8. 제5항에 있어서,
    상기 전도 심에 결합된 리드 프레임 어셈블리를 제공하는 단계 - 상기 리드 프레임은 상기 POL 구조 및 외부 회로 구조 간의 상호연결을 형성함 -를 더 포함하는
    POL 구조 형성 방법.
  9. POL 패키징 구조로서,
    POL 서브 모듈 - 상기 POL 서브 모듈은
    유전체 층과,
    상기 유전체 층에 부착된 제1반도체 소자와,
    상기 제1반도체 소자의 제1측부에 전기적으로 결합되며, 상기 제1반도체 소자 상의 적어도 하나의 접촉 패드에 전기적으로 연결하기 위해 상기 유전체 층을 통해 연장되는 상호연결 구조와,
    상기 제1반도체 소자의 제2측부와 결합된 하부 표면을 구비한 제1전도 심과,
    사이에 위치한 DBC(direct bond copper) 기판 없이 상기 제1전도 심의 상부 표면에 결합되는 열적 인터페이스를 포함함 - 과,
    상기 열적 인터페이스와 직접적으로 결합된 히트 싱크를 포함하는
    POL 패키징 구조.
  10. 제9항에 있어서,
    상기 제1반도체 소자, 및 상기 제1전도 심의 적어도 일부를 둘러싸는 필러 물질(a filler material)을 더 포함하는
    POL 패키징 구조.
  11. 제9항에 있어서,
    상기 유전체 층에 부착된 제1측부를 구비한 제2반도체 소자를 더 포함하는
    POL 패키징 구조.
  12. 제11항에 있어서,
    상기 제1전도 심의 상기 하부 측은 상기 제2반도체 소자의 제2측부에 결합되는
    POL 패키징 구조.
  13. 제12항에 있어서,
    상기 제2반도체 소자는 상기 제1반도체 소자의 수직 높이와 상이한 수직 높이를 가지고,
    상기 제1전도 심의 제1부분이 상기 제1반도체 소자와 결합되고,
    상기 제1전도 심의 제2부분이 상기 제2반도체 소자와 결합되고,
    상기 제1전도 심의 상기 제1부분 및 상기 제1반도체 소자의 전반적 수직 높이는 상기 제1전도 심의 상기 제2부분 및 상기 제2반도체 소자의 전반적 수직 높이와 실질적으로 동일한
    POL 패키징 구조.
  14. 제11항에 있어서,
    상기 제2반도체 소자와 결합된 하부 표면을 구비한 제2전도 심을 더 포함하는
    POL 패키징 구조.
  15. 반도체 소자 패키지로서,
    제1반도체 소자와,
    상기 제1반도체 소자의 두께보다 굵은 두께를 가진 제2반도체 소자와,
    상기 제1반도체 소자 및 상기 제2반도체 소자의 제1표면에 결합된 절연 기판과,
    금속화 층의 제1표면이 상기 제1반도체 소자 및 상기 제2반도체 소자의 접촉 패드에 결합되도록 상기 절연 기판을 통해 연장된 상기 금속화 층과,
    전도 접촉 층을 통해 상기 제1반도체 소자와 결합된 제1측부를 구비한 제1전도 심과,
    상기 전도 접촉 층을 통해 상기 제1반도체 소자와 결합된 제1측부를 구비한 제2전도 심을 포함하고,
    상기 제1전도 심은 상기 제2전도 심의 두께보다 굵은 두께를 가지고,
    상기 제1전도 심의 제2측부와 상기 제2전도 심의 제2측부는 같은 평면 상에 있는
    반도체 소자 패키지.
  16. 제15항에 있어서,
    상기 제1전도 심의 제2측부 및 상기 제2전도 심의 제2측부에 결합된 열적 인터페이스 층을 더 포함하는
    반도체 소자 패키지.
  17. 제16항에 있어서,
    상기 열적 인터페이스 층은 수지(resin) 매트릭스 상태로 부유되는 복수의 전도성 섬유를 포함하는
    반도체 소자 패키지.
  18. 제16항에 있어서,
    상기 열적 인터페이스 층의 제1부분은 상기 제1전도 심에 결합되고 상기 열적 인터페이스 층의 제2부분은 상기 제2전도 심에 결합되고,
    상기 열적 인터페이스 층의 상기 제1부분이 상기 열적 인터페이스 층의 상기 제2부분과 전기적으로 절연되도록 상기 열적 인터페이스 층의 상기 제1부분 및 상기 제2부분 사이에 간격이 형성되는
    반도체 소자 패키지.
  19. 제16항에 있어서,
    상기 열적 인터페이스 층은 다층 기판을 포함하고,
    상기 다층 기판은
    상기 제1전도 심 및 상기 제2전도 심에 직접 결합된 제1측부를 구비한 전기 절연 및 열 전도성의 물질을 포함하는 제1열적 인터페이스 층과,
    상기 제1열적 인터페이스 층의 제2측부에 직접 결합된 제1측부를 구비한 세라믹 기판과,
    상기 세라믹 기판의 제2측부에 직접 결합된 전기 절연 및 열 전도성의 물질을 포함하는 제2열적 인터페이스 층을 포함하는
    반도체 소자 패키지.
  20. 제16항에 있어서,
    상기 열적 인터페이스 층은 다층 기판을 포함하고,
    상기 다층 기판은
    상기 제1전도 심 및 상기 제2전도 심에 직접 결합된 제1측부를 구비한 전기 절연 및 열 전도성의 물질을 포함하는 제1열적 인터페이스 층과,
    상기 제1열적 인터페이스 층의 제2측부에 직접 결합된 제1측부를 구비한 세라믹 기판과,
    상기 세라믹 기판의 제2측부에 직접 결합된 전기 전도성 및 열 전도성의 물질을 포함하는 제2열적 인터페이스 층을 포함하는
    반도체 소자 패키지.
  21. 반도체 소자 패키지로서,
    관통하여 형성되는 복수의 비아를 구비한 유전체 층과,
    상기 유전체 층의 상부 표면에 결합된 제1표면을 구비한 반도체 소자와,
    상기 유전체 층의 하부 표면에 결합되고, 상기 반도체 소자의 상기 제1표면에 연결하기 위해 상기 유전체 층의 상기 복수의 비아를 통해 연장되는 금속 상호연결 구조와,
    상기 반도체 소자의 제2표면과 결합된 하부 표면을 구비한 전도 심과,
    상기 전도 심과의 사이에 위치하는 DBC(direct bond copper) 기판 없이 상기 전도 심의 상부 표면과 결합되는 유기 열적 인터페이스를 포함하는
    반도체 소자 패키지.
  22. 제21항에 있어서,
    상기 유기 열적 인터페이스는 수지(resin) 매트릭스 상태로 부유되는 복수의 전도성 섬유를 포함하는
    반도체 소자 패키지.
  23. 제21항에 있어서,
    상기 유전체 층 및 상기 열적 인터페이스 사이에 위치한 절연 언더필 물질을 더 포함하는
    반도체 소자 패키지.
  24. 제21항에 있어서,
    상기 유기 열적 인터페이스는 다층 기판을 포함하고,
    상기 다층 기판은
    상기 전도 심에 결합된 제1측부를 구비한 유기 물질을 포함하는 제1층과,
    상기 제1층의 제2측부에 직접 결합된 제1측부를 구비한 세라믹 기판과,
    상기 세라믹 기판의 제2측부에 직접 결합된 전기 절연 및 열 전도성의 물질을 포함하는 제2층을 포함하는
    반도체 소자 패키지.
  25. 제21항에 있어서,
    상기 유기 열적 인터페이스는 다층 기판을 포함하고,
    상기 다층 기판은
    상기 전도 심에 결합된 제1측부를 구비한 유기 물질을 포함하는 제1층과,
    상기 제1층의 제2측부에 직접 결합된 제1측부를 구비한 세라믹 기판과,
    상기 세라믹 기판의 제2측부에 직접 결합된 전기 및 열 전도성의 물질을 포함하는 제2층을 포함하는
    반도체 소자 패키지.
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