KR100261793B1 - 고강도 고신뢰성 회로기판 및 그 제조방법 - Google Patents

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미츠오 가소리
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Abstract

본 발명에 따른 회로기판은, 적어도 하나의 절연체층과 적어도 하나의 도체층을 갖춘 회로기판에 있어서, 전체 절연체층중 적어도 1층이 주성분으로서 β-Si3N4를 함유함과 더불어 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 소결체이고, 전체 도체층중 적어도 1층이 (a)주기율표의 IVb, Vb, VIb족으로 이루어진 군으로부터 선택된 적어도 하나의 원소와, 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하고, (b) 주성분으로 MO와 W중 적어도 하나와, 주기율표의 VIII족으로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하며, (c) 주성분으로서 MO와 W중 적어도 하나와, AIN을 더 포함한다.

Description

고강도 고신뢰성 회로기판 및 그 제조방법
제1도는 본 발명에 따른 다층 세라믹 회로기판을 나타낸 부분 절단 사시도.
제2도는 본 발명에 따른 다층 세라믹 회로기판을 이용한 반도체 장치(외부단자가 리드핀인 경우)를 나타낸 도면.
제3도는 외부단자가 땜납볼인 본 발명에 따른 반도체 장치를 나타낸 부분 단면도이다.
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 절연체층으로서 질화규소(Si3N4) 소결체를 이용한 고강도 고신뢰성 회로기판과, 그를 이용한 반도체 장치 및 그 제조방법에 관한 것으로, 특히 절연체층과 도전층을 일체적으로 소결시킴으로써 얻어진 단층배선이나 다층배선을 갖춘 고강도 고신뢰성 회로기판에 관한 것이다.
전자장치의 소형화에 따라, 회로기판에 실장된 반도체소자로부터의 발열을 어떻게 효율좋게 방열시키는가가 중요한 문제로 되고 있다. 또한, 전력용 반도체소자를 실장할 경우 방열은 중요한 문제로 되고 있다.
회로기판용 절연체로서 Al2O3세라믹이 널리 이용되고 있다. 여기서, Al2O3는 거의 20W/mK의 낮은 열전도성을 갖고 있어 방열에 문제가 있다. 또한, 일본국 특허공개공보 178688/1985에는 절연체로서 요구되는 전기절연특성과 같은 우수한 다양한 전기적 특성을 갖고, 열전도성이 우수한 AIN 세라믹의 회로기판으로의 응용이 검토되고 있다.
그러나, AIN 또는 Al2O3는 반도체소자로부터의 방열에 의해 야기된 열응력에 의해 손상되고, AIN 세라믹은 4점 굴곡강도에서 300MPa 정도로 강도가 낮아 열응력이 집중되면 크랙이 발생하게 된다. 이러한 문제는 AIN에만 한정되는 것이 아니고, Al2O3에 있어서도 소결체의 낮은 강도의 이유로 인해 동일한 크랙킹 현상이 관찰될 수 있다. 또한, AIN 세라믹은 내수성, 내산성, 내알카리성 등과 같은 내약품성이 나쁘다. 더욱이, 핀, 리드 또는 볼 등과 같은 외부단자가 은왁스나 Eoa납등과 같은 금속에 의해 세라믹과 접합될 경우, 세라믹과 금속간의 열학산계수의 차이에 의해 야기된 응력으로 인해 접하부분이 파괴되기 쉽다는 문제가 있다.
야기한 문제가 실질적으로 극복된 세라믹 기판이 일본국 공개특허공보 212441/1992에 개시되어 있다. 이러한 세라믹 기판은 주로 Si3N4로 구성되어 있고, 알루미나 기판 보다 낮은 열방산성을 갖춤과 더불어 내환경성, 기계적 강도 및 전기적 특성에 있어서 우수하다.
한편, 전자장치의 소형화와 높은 실장밀도를 고려할 경우, 높은 실장밀도가 회로기판의 배선에도 요구됨과 더불어 다층화 구성이 핵심적인 기술로 된다. 그러나, 종래의 다층화 기술은 Al2O3세라믹 절연체층이나 AIN 세라믹 절연체층을 도체층과 일체로 소결시키는 것으로, Si3N4세라믹층과 도체층의 다층을 만들기 위한 기술은 아직 확립되어 있지 않고 있다. 또한, 다층을 만들기 위한 종래 기술에 있어서, Si3N4세라믹층에 적절한 도체층을 아직 개발되지 않고 있다. 따라서, 다층화 기술에 의해 생산된 회로기판이나 반도체장치에 있어서 고저항인 도체층, 낮은 위치정밀도, 휨의 발생, 절연체층과 도체층 사이의 수축율의 미스매칭에 의한 도전회로의 단선 또는 박리 등의 문제가 있다.
[발명이 이루고자 하는 기술적 과제]
본 발명은 상기한 점을 감안하여 발명된 것으로, 절연체층과 도체층간의 수축률의 매칭에 의한 높은 위치정밀도와, 도체층과 절연체층 사이의 강고한 밀착성을 가지면서 휨이나 단선 등의 발생이 어려운 고강도 고신뢰성을 갖춘 Si3N4세라믹층가 저저항 도체로 이루어진 회로기판과, 그를 이용한 반도체 장치 및, 고강도 고신뢰성 회로기판의 제조방법을 제공하고, 특히 도체층을 개선함으로서 동시 소결에 의해 얻어진 단층배선인 다층배선을 고강도 고신뢰성 회로기판을 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
발명자들은, 적어도 하나의 절여체층과 적어도 하나의 도체층을 갖춘 회로기판에 있어서, 전체 도체층중 적어도 1층이 주성분으로서 β-Si3N4를 함유함과 더불어 회토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 소결체이고, 전체 도체층중 적어도 1층이 주기율표의 IVb, Vb, VIb족으로 이루어진 군으로부터 선택된 적어도 하나의 원소와, 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 것을 특징으로 하는 회로기판과, 그를 이용하는 반도체장치가 상기한 문제를 해결할 수 있다는 것을 발견하였다.
또한 본 발명자들은, 희토류원소와 알카리토루원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 소결첨가제로서 α-Si3N4에 첨가하고, 그 화합물을 소결하여 절연체층을 형성하는 단계와; 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 주기율표의 IVb, Vb, VIb족으로 이루어진 군으로부터 선택된 적어도 하나의 원소에 첨가하여 도체층을 형성하는 단계 및; 절연체층과 도체층을 동시에 소결하여 회로기판을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 회로기판의 제조방법이 상기한 문제를 해결할 수 있다는 것을 발견하였다. 다욱이 본 발명자들은, 적어도 하나의 절연체층과 적어도 하나의 도체층을 갖춘 회로기판에 있어서, 전체 절연체층중 적어도 1층이 주성분으로서 β-Si3N4를 함유함과 더불어 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 소결체이고, 전체 도체층중 적어도 1층이 주성분으로서 MO와 W중 적어도 하나와, 주기율표의 VIII족으로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 것을 특징으로 하는 회로기판과; 그를 이용한 반도체장치가 상기한 문제를 해결할 수 있다는 것을 발견하였다. 또한, 전체 도체층중 적어도 1층이 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소, 및/또는 Si3N4와 AIN중 적어도 하나를 더 함유한다.
또한 본 발명자들은, 적어도 하나의 절연체층과 적어도 하나의 도체층을 갖춘 회로기판에 있어서, 전체 절연체층중 적어도 1층이 주성분으로서 β-Si3N4를 함유함과 더불어 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 소결체이고, 전체 도체층중 적어도 1층이 주성분으로서 Mo와 W중 적어도 하나와, AIN을 더 함유하는 것을 특징으로 하는 회로기판과; 이를 이용하는 반도체장치가 상기한 문제를 해결할 수 있다는 것을 발견하였다.
여기서, "전체 절연체층중 적어도 1증이 주성분으로서 β-Si3N4를 함유하는 소결체"의 구문은 절연체층(절연체층중 적어도 하나)에 함유된 β-Si3N4를 함유율이 50중량% 이상 또는 50vol% 이상인 것을 의미한다.
즉, α-Si3N4나 미립자경계성분, 착색성분 등의 β-Si3N4이외의 절연체층의 성분의 총함유율이 50중량% 이하이면서 50vol% 이하인 것을 의미한다.
또한, "전체 도체층중 적어도 1층이 주성문으로서 Mo와 W중 적어도 하나를 포함한다"라는 문구는 도체층(도체층중 적어도 하나)중에 함유된 Mo와 W의 총 함유율이 50중량% 이상이면서 50vol% 이상인 것을 의미한다. 이는 Mo와 W의 양 성분이 포함될 필요는 없고, Mo와 W중 어느 하나가 0중량%(0vol%)이어도 된다.
즉, Si3N4, AIN, VIII족 원소와 같은 Mo와 W 이외의 도체층의 성분의 총함유율이 50중량% 이하이면서 50vol% 이하인 것을 의미한다.,
더욱이, 본 발명자들은 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 소결첨가제로서 α-Si3N4에 첨가하고, 그 화합물을 소결하여 절연체층을 형성하는 단계와; 주기율표의 VIII족으로 이루어진 군으로부터 선택된 적어도 하나의 원소를 Mo와 W중 적어도 하나에 첨가하여 도체층을 형성하는 단계 및; 절연체층과 도체층을 동시에 소결하여 회로기판을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 회로기판의 제조방법이 상기한 문제를 해결할 수 있다는 것을 발견하였다.
상기한 바와 같이, 본 발명에 따른 Si3N4세라믹 회로기판에 있어서는, 절연체층이 고열전도성을 갖고, 도체층의 밀착성이 강하면서 견고하며, 소결단계동안 기판의 변형이 작고, 또한 장력이 충분히 실용적 특성값을 나타내며, 도체층의 저항성이 낮으면서 위치정밀도가 높아 그 산업성의 가치가 극도로 크다는 많은 이점이 있다.
[실시예]
먼저, 본 발명에 따른 회로기판에서의 절연체층을 설명한다.
절연체층은 주성분으로서 β-Si3N4로 이루어진 다결정 소결체이다. 절연체층의 강도는 700Mpa 이상이 바람직하고, 보다 바람직하게는 조성과 소결조건을 최적화 함으로써 강도를 1000Mpa 이상으로 한다.
또한, 열전도성은 알루미나 보다 더 높은 30W/mK 이상이 바람직하고, 70W/mK 이상이 더욱 바람직하다. 예컨대, 70W/mK 이상의 열전도성을 갖는 절연체층은 산소함유량이 적은 Si3N4의 원료분말을 이용하거나 Al2O3또는 SiO2를 더 첨가함으로써 얻을 수 있다. Al2O3또는 SiO2가 첨가될 경우, 첨가되어질 양은 0.8중량% 이하가 바람직하고,, 0.25중량% 이하가 보다 더 바람직하다. 최적화가 종래 기술의 범위내에서 수행된다면, 130W/mK 이상의 열전도성을 갖는 Si3N4절연체층을 얻을 수 있게 된다.
다음에, 절연체층의 준비공정을 설명한다. 먼저, Si3N4그린시트를 준비한다. 이 그린시트는 충분히 혼합된 분산제(용제)를 갖춘 Si3N4분말, 소결첨가제(sintering aid), 바인더(binder) 등의 화합물을 이용하고, 닥터 블레이드(doctor blade) 방법 등을 적용함으로써 준비될 수 있게 된다.
이용되는 Si3N4분말에 대해서는 제한이 없지만, 절연체층의 열전도성의 관점에서 3.0중량% 이하의 산소 함유량을 갖는 α-Si3N4분말을 이용하는 것이 바람직하다. 산소함유량이 2.0중량% 이하가 더 바람직하고, Si3N4 분말의 총 중량을 기초로 1.5중량% 이하가 보다 더 바람직하다. 소결체내의 산소량이 작아지게 되면, 그 열전도성이 높아지게 된다.
또하, 이용되어지는 Si3N4분말은 미세한 일정입자크기가 바람직하고, 그 평균입자크기는 2㎛ 이하가 바람직하며, 1㎛ 이하가 더 바람직하고, 0.8㎛ 이하가 보다 더 바람직하다. 특히, 70체적% 이상의 양에서 1㎛이하의 입자 크기를 함유하는 분말이 최적이다. 또한 Si3N4원료 분말로서 α형 결정계가 바람직하게 이용되지만, 50중량% 이하의 양의 β형 분말이 이용될 수 있다. 또한, 양이온 불순물의 양은 3000ppm 이하가 바람직하고, 1500ppm 이하가 더 바람직하며, 900ppm 이하가 보다 더 바람직하다. 양이온 불순물이 다량 포함되면, 소결체가 고열전도성을 갖지 않는다는 문제가 야기된다. 산소 이외의 음이온 불순물의 양은 2000rpm 이하인 것의 바람직하고, 1000rpm 이하가 더 바람직하며, 500rpm 이하가 보다 더 바람직하다. 산소 이외의 불순물이 양이온 불순물과 같이 다량 포함되면, 소결체가 높은 열전도성을 갖지 않는다는 문제가 야기된다.
다음에, 첨가되는 소결첨가제로서, 희토류원소와 알카리토류원소로부터 선택된 적어도 하나의 원소가 원서중 적어도 하나의 원소(단일 금속)와 그를 포함하는 화합물의 형태로 첨가된다. 예컨대, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Be, Mg, Ca, Sr, Ba, 등을 들수 있다. Y, Ce, La, Sc, Be, Mg와 같은 희토류원소와 알카리토류원소는 Si3N4세라믹을 치밀하게 만드는데 기여하고, 또한 입자경계의 부구성상(sub-constitutional phase) 으로 Si3N4분말중의 산소를 트래핑함으로써 열전도성을 높이는데 기여한다. 특히, 바람직한 원소는 상기한 점에서 효과가 큰 Y, Ce, La, Sc, Be, Mg이다.
상기 원소를 함유하는 화합물의 형태로서는 산화물의 형태가 특히 바람직하고, 소결조건하에서 산화물로 되는 화합물을 이용해도 좋다. 즉, 탄산염, 초산염, 수산염, 류산염, 수산화물 등도 이용할 수 있다. 이러한 소결첨가제는, 산화물 이외의 할로겐화물, 산할로겐화물, 아세틸리드 화합물, 탄화물, 수소화물, 질화물, 붕화물, 규화물, 류화물 등의 형태로 첨가된다. 이러한 첨가되는 희토류원소와 알카리토류원소의 최적 양은 원료재료 분말에 함유된 산소량의 관점에서 결정되지만, 산화물 환산으로 0.01 내지 15중량%가 바람직하고, 0.1 내지 10중량%가 더 바람직하며, 특히 1 내지 8중량%가 더 바람직하다. 또한, 희토류원소와 알카리토류원소를 함유하는 양 화합물이 첨가되거나 양쪽 원소의 군을 함유하는 복합 화합물이 첨가될 때, 낮은 온도에서 소결이 수행될 수 있음과 더불어 소결개시온도를 최대 200℃ 이하로 할 수 있다.
또한, Si 원소를 함유하는 화합물의 소결을 위한 보조첨가물로서 첨가될 때, 소결성이 향상되어 필요에 따라 첨가해도 좋다. 구체적인 일예로서, 소결특성을 개선하기 위해 적은량의 산소를 함유하는 Si3N4원료 분말에 SiO2를 첨가하면, 치밀한 소결체를 용이하게 얻을 수 있다.
또한, Al 원소를 함유하는 화합물이 절연체층에 첨가될 때, 미세입자경계성분이 결정화되어 고강도의 Si3N4소결체가 얻어질 수 있게 된다. 예컨대, 그와 같은 와합물로서 Al2O3와 AIN을 들 수 있다. AIN이 도체층에 첨가될 경우, 절연체층의 미세입자경계성분이 밀착성이 높아져 절연체층과 도체층 사이의 밀착성이 높아지게 된다. 이 경우 , 희토류원소와 알카리토류원소가 상기한 화합물을 갖춘 Si3N4에 첨가되면, 보다 더 우수한 효과를 얻을 수 있다. 첨가될 AIN의 양은 0.005 내지 0.2중량%가 바람직하다. 더욱이, 회로기판은, 예컨대 차광성이 요구되는 목적에 따라 때때로 착색되도록 요구된다. 이 경우, 주기율표의 IVb, Vb, VIb, VIIb, VIII족 원소로 이루어진 군으로부터 선택된 적어도 하나의 원소나 그 화합물이 첨가되면, 그 자외선 영역으로부터 적외선 영역까지의 차광이 수행될 수 있게 된다. 첨가량은 원소 환산으로 0.03 내지 5중량%가 바람직하고, 0.1 내지 3중량%가 더 바람직하며, 0.2 내지 1중량%가 보다 더 바람직하다
소결첨가제와 같은 이러한 첨가제는 소결전에 원료분말에 첨가된다. 그러나, 첨가제의 종류에 따라 이들은 함침 등에 의해 소결한 후에 첨가되어도 좋다.
사용되는 결합제는 1400℃ 이하의 온도에서 분해되는 유기고분자체가 바람직하고, 특히 폴리메틸 메타크리레이트, 폴리비닐 부티랄, 폴리아크릴산 에스테르, 폴리비닐 알콜, 셀룰로오즈 아세테이트 부티레이트, 세룰로오즈 등과같은 산소함유 유기고분자체의 1 내지 3종류 이상이 이용된다. 결합제의 이러한 종류 또는 양과, 분산제의 양은 Si3N4원료 분말의 특성이나 형성되어지는 그린시트의 두께에 따라 조건적으로 결정될 수 있다. 또한, 결합제의 제거는 N2, Ar, H2등과 같은 비산화 분위기에서 수행된다. 더욱이, 결합제의 제거 후 탄소의 양이 감소되도록 요구될 때, H2O가 함유되어도 좋다.
Si3N4분말, 소결첨가제 및 결합제를 함유하는 그린시트가 소결되면 절연체층이 형성될 수 있고, 소결 조건은 이하에서 언급한다.
다음에, 본 발명에 따른 회로기판중의 도체층에 대해 설명한다.
본 발명의 제1 실시예에 있어서, 도체층의 도체성분은 특정하게 한정되는 것은 아니고, Si3N4세라믹의 소결온도를 견딜 수 있는 재료이면 된다. 이러한 재료는 바람직하게는 단체의 형태나, 화합물 또는 그를 함유하는 화합물의 혼합물의 형태, 또는 이러한 원소를 함유하는 복합화합물의 형태로 주기율표의 IVb, Vb, VIb족 원소를 포함한다. 더 바람직하게는 도체재료로서 Mo, W, Ti, Zr, Nb, Ta의 금속이나 이들 원소중 적어도 하나의 원소를 함유하는 화합물이 부가적으로 이용되어도 된다. 보다 더 바람직하게는 Mo, W, Ti, Zr 등이다. 또한, 주기율표의 IVb, Vb, VIb족 원소중, 다른 종류의 원소는 단체의 형태나, 화합물 또는 그를 함유하는 화합물의 혼합물의 형태, 또는 이러한 원소를 함유하는 복합화합물의 형태로 첨가되어도 된다. 더욱이, 미량의 저융점 귀금속원소(Au, Ag, Cu, Pt, Pd 등)가 첨가되어도 된다.
도체층에 있어서, 알카리토류원소와 희토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소가 함유된다. 알카리토류원소와 희토류원소로서, 예컨대, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Td, Dy, Ho, Er, Tm, Yb, Lu, Be, Mg, Ca, Sr, Ba를 들 수 있다. 산업적 관점으로부터 Y, Ce, La, Yb, Sc, Be, Mg가 특히 바람직하다. 또한, 소결 조건하에서 산화물로 되는 화합물이 이용될 수 있고, 탄산염, 초산염, 수산염, 류산염, 수산화물 등이 이용되어도 좋다. 이러한 첨가제는 산화물 이외에 할로겐화물, 산할로겐화물, 아세틸리드 화합물, 탄화물, 수소화물, 질화물, 붕화물, 규화물, 류화물 등의 형태로 첨가되어도 좋다.
도체층에 첨가될 희토류원소와 알카리토류원소로부터 선택된 원소의 양은 산화물 환산으로 0. 01내지 15중량%가 바람직하다. 양이 너무 많으면, 도체층의 도전성이 저하되고, 반면 너무 작으면 도체층의 박리를 방지하고, 회로기판의 휨을 방지하는 등의 다양한 효과가 얻어질 수 없게 된다.
Si 및/ 또는 Al원소가 단체의 형태나, 화합물 또는 그를 함유하는 화합물의 혼합물의 형태, 또는 이러한 원소를 함유하는 복합화합물의 형태로 도체층에 더 첨가될 경우, 이러한 것이 첨가되지 않은 경우와 비교하여 비교적 밀도가 큰 치말한 도체층을 얻을 수 있게 되고, 그리고 도체층의 박리가 방지되고, 회로기판의 휨이 방지되는 등의 다른 효과를 얻을 수 있게 된다. 이러한 첨가제는 동시 소결동안 알루미네이트 액상이나 실리케이트 액상을 형성한다. 더욱이 동시 소결동안 절연체층에 알루미네이트 액상이나 실리케이트 액상이 또한 형성된다. 따라서, 알루미네이트 액상이나 실리케이트 액상이 도체층에 형성됨으로써, 도체층에 의해 절연체층에 발생된 액상의 위킹(wicking)이 방지되어 위킹에 의한 절연체층중의 조성의 불균일이 방지될 수 있음과 더불어 회로기판의 휨이 방지될 수 있게 된다.이러한 재료의 첨가는 희토류원소와 알카리토류원소로부터 선택된 원소를 함유하는 화합물의 혼합물 형태나 이러한 원소를 갖춘 복합화합물의 형태로 수행되어도 된다. 이 경우, 희토류원소와 알카리토류원소로부터 선택된 원소의 총량과, Si 및/ 또는 Al원소의 혼합물 및/또는 이러한 원소를 함유하는 화합물(또는, 이러한 원소를 함유하는 복합화합물의 형태로)은 산화물 환산으로 0.05 내지 20중량%가 바람직하다.
본 발명의 제2실시예에 있어서, 도체층의 주성분은 Mo와 W중 적어도 하나와, 주기율표의 VIII족 원소로부터 선택된 적어도 하나의 원소가 또한 함유된다.
주기율표의 Ni, Co, Fe 등과 같은 VIII족 원소중 적어도 하나가 첨가되면, 도체층의 주성분인 Mo와 W의 소결 특성이 현저하게 개선된다. 이는 소결동안 액상이 도체층에 형성되고, Mo와 W의 소결이 액상 소결에 기인하여 처리되기 때문이다. 이들 Ni, Co, Fe 원소는 금속 분말의 형태나 원소를 포함하는 화합물의 형태로 첨가된다. 화합물의 형태로 첨가될 경우, 이는 산화물의 형태로 첨가되는 것이 특히 바람직하지만, 소결동안 산화물로 되는 화합물을 첨가해도 된다. 특히, 탄산염, 초산염, 수산화물, 류산염 등을 들 수 있다. 또한, 이는 산화물 이외의 형태, 예컨대, 붕화물, 규화물, 수소화물, 불화물, 질화물, 탄화물, 인화물, 류화물 등의 형태로 첨가되어도 되다.
첨가되는 주기율표의 VIII족 원소의 양은 일산화물 환산으로 0.01 내지 5중량%의 범위내가 바람직하다. 양이 0.01중량% 이하이면, 액상의 충분한 양이 도체층에 형성되지 않게 되어 Mo 와 W의 소결이 때때로 충분히 수행되지 않게 된다. 결과적으로, 이러한 점에서 도체의 상대밀도가 낮아지게 되어 소결이 정지된다. 따라서, 낮은 상대밀도와 작은 수축율에 기인하여 절연체층가 도체층간의 수축율의 불일치가 발생하여 결과적인 회로기판이 휨이나 낮은 위치정밀도를 갖는 기판으로 된다. 또한, He-누설 특성이 나빠지게 된다. 한편, 5중량%를 초과하여 첨가되면, 소결동안 형성된 액상의 양이 너무 많아지게 되어 액상의 증발에 의해 도체층에 블리스터(blister)가 발생됨과 더불어 고저항의 합금상이 다량 생성해버려 도체전체의 저항률이 높아지는 경우가 있다. 첨가되어지는 양은 0.03 내지 1중량%가 바람직하고, 0.05 내지 0.6중량%가 특히 바람직하다. VIII족 원소가 0.01 내지 5중량%의 범위내에서 첨가될 경우, 도체층의 상대밀도는 90%이상으로 되고, 저항은 50μΩcm이하로 된다. 조건이 최적화되면, 95% 이상의 상대밀도와 20μΩcm 이하의 저항을 갖는 치밀하면서 저저항의 도체를 얻을 수 있게 된다. 보다 더 최적화 되면,, 15μΩcm 이하의 저저항을 갖는 도체가 얻어질 수 있다. 따라서, 얻어진 회로기판은 절연체층과 도체층의 수축율의 매칭이 얻어지므로 각 부분에서 ±0.5%내의 위치정밀도를 갖게 된다. 더욱이, 휨의 발생이 억제될 수 있고, 휨의 양이 20㎛/10mm 대각선 이하로 된다. 최적화가 수행되면, 휨의 양은 5㎛/10mm 대각선 만큼 작아지게 된다. 더욱이, 주기율표의 VIII족 원소가 첨가된 도체에 Ni 도금이 수행될 경우, 도체층과 도금층 사이의 접합강도가 큰 값으로 된다.
도체를 형성하기 위해 이용되는 Mo와 W 분말의 입도(粒度)가 1.5㎛이상의 것을 주기율표의 VIII 족 원소와 결합하여 사용할 경우, 큰 효과를 얻을 수 있게 된다. 또한, 회로기판이 1750℃ 이하의 낮은 소결온도에서 제조될 경우, 주기율표의 VIII족 원소가 첨가되면, 도체의 수축이 촉진되어 바람직하다.
더욱이, 도체층에 절연체층의 주성분이 Si3N4가 공동 재료로서 첨가될 경우, 절연체층 부분의 수축율과 도체층 부분의 수축률간의 매칭이 용이하게 확립될 수 있게 된다. 첨가되는 Si3N4가 절연체이기 때문에, 다량의 첨가는 도체층의 저항률의 증가를 이끌어 바람직하지 않다. 한편, 소량의 Si3N4가 첨가될 경우, 상기한 효과를 전혀 얻을 수 없게 되어 바람직하지 않다. 공동 재료의 양이 0.1 내지 10중량% 범위 이내일 경우, 상기한 효과를 얻을 수 있게 된다. 더 바람직하게는 0.5 내지 5중량%의 범위 이내이고, 보다 더 바람직하게는 1 내지 3중량%이다. Si3N4공동 재료가 첨가된 회로기판에 있어서, 절연체층과 도체층의 수축율의 매칭이 확립되어 휨의 발생이 현저하게 억제된다. 따라서, 소결 후 휨을 없애기 위해 휨을 재형성하는 공정을 수행할 필요가 없게 된다. 결과적으로, 위치정밀도를 ±0.5% 이하로 용이하게 만들 수 있게 된다. 더욱이, Si3N4공동 재료가 Mo 및/또는 W 도체에 첨가될 때, 수축이 촉진되어 치밀한 도체로 되기 때문에 낮은 저항을 갖는 도체를 얻을 수 있게 된다.
도체층에 있어서, 알카리토류원소와 희토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소가 더 함유되어도 된다. 이러한 원소중 적어도 하나 또는 그 화합물이 첨가되면, 헬륨 누설시험에 의해 확인될 수 있는 치밀한 도체가 얻어 질 수 있게 된다. 알카리토류원소와 희토류원소로서, 예컨대 Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Td, Dy, Ho, Er, Tm, Y, Lu, Be, Mg, Ca, Sr, Ba를 들수 있다. 산업적인 관점으로부터 Y, Ce, La, Yb, Sc, Be, Mg가 특히 바람직하다. 이러한 원소의 산화물이 특히 바람직하고, 소결조건하에서 산화물로 되는 화합물이 이용될 수도 있다. 탄산염, 초산염, 수산염, 류산염, 수산화물 등이 이용되어도 된다. 도체층에 첨가되는 희토류원소와 알카리토류원소의 양은 산화물 환산으로 0.01 내지 15중량%가 바람직하다. 양이 너무 많으면, 도체층의 도전성이 저하되고, 너무 작으면 도체층의 박리를 방지하고, 회로기판의 휨을 방지하는 등의 다양한 효과를 얻어질 수 없게 된다.
Si 및/또는 Al 원소가 단체의 형태나, 화합물 또는 그를 함유하는 화합물의 혼합물의 형태, 또는 이러한 원소를 함유하는 복합화합물의 형태로 도체층에 더 첨가될 경우, 이러한 것이 첨가되지 않은 경우와 비교하여 상대밀도가 큰 치밀한 도체층을 얻을 수 있게 되고, 그리고 도체층의 박리가 방지되고, 회로기판의 휨이 방지되는 등의 다른 효과를 얻을 수 있게 된다. Si 원소를 함유하는 화합물로서, 예컨대 SiO2를 들 수 있고, Al 원소를 함유하는 화합물로서 Ai2O3를 들 수 있다.
이러한 첨가제는 동시에 소결동안 알루미네이트 액상이나 실리케이트 액상을 형성한다. 더욱이, 동시 소결동안 절연체층에 알루미네이트 액상이나 실리케이트 액상이 또한 형성된다. 따라서, 알루미네이트 액상이나 실리케이트 액상이 도체층에 형성됨으로써, 도체층에 의해 절연체층에 발생된 액상의 위킹(wicking)이 방지되어 위킹에 의한 절연체층중의 조성이 불균일이 방지될 수 있음과 더불어 회로기판의 휨도 방지될 수 있게 된다.
또한, 주기율표의 IVb와 Vb족으로 이루어진 군으로부터 선택된 원소가 단체(單　)나 부도체(sub=conductor) 성분으로서 화합물의 형태로 함유되어도 된다. 더욱이, 미량의 저융점 귀금속원소(Au, Ag, CuM, Pt, Pd 등)가 첨가되어도 된다.
본 발명의 제3실시예에 있어서, 도체층은 주성분으로서 Mo와 W중 적어도 하나로 이루어지면서 AIN을 더 함유한다. 도체층은 제1실시예에서 언급한 바와 같이 단체의 형태나, 화합물 또는 그를 함유하는 화합물의 혼합물의 형태, 또는 이러한 원소를 함유하는 복합화합물의 형태로 알카리토류원소, 희토류원소, 공동 재료로서의 Si3N4, Si와 Al 중 적어도 하나의 원소 및/또는 주기율표의 VIII족 원소를 더 함유한다. 더욱이, 주기율표의 IVb와 Vb족으로 이루어진 군으로부터 선택된 원소가 단체나 부도체 성분으로 화합물의 형태로 함유되어도 된다. 더욱이, 미량의 저융점 귀금속원소(Au, Ag, Cu, Pt, Pd 등)가 첨가되어도 된다.
AIN이 도체층에 첨가되면, 절연체층의 수축율과 도체층의 수축율 사이의 매칭이 가능하게 될 뿐만 아니라, AIN과 W나 Mo 사이에서 반응이 일어나지 않으므로 도체층의 저항률의 증가를 억제할 수 있게 된다. 그러나, 다량의 AIN의 첨가는, 저항의 증가가 도체성분의 양의 감소에 기인하여 야기되므로 바람직하지 않다. 첨가되어지는 AIN의 양이 0.1 내지 10중량%의 범위 이내일때, 상기한 효과가 얻어질 수 있게 된다. AIN의 양은 0.5 내지 5중량%가 바람직하고, 1 내지 3중량%가 더욱 바람직하다. AIN이 첨가된 회로기판에 있어서 절연체층과 도체층의 수축율이 매칭이 달성되어 휨의 발생을 방지할 수 있게 된다. 따라서, 소결 후 휨을 없애기 위해 휨을 재형성하는 공정을 수행할 필요가 없게 된다. 결과적으로, 위치 정밀도를 ±1%이하로 만들 수 있게 된다. 또한, AIN이 첨가된 Mo 또는 W 도체는, 수축이 진행되므로 치밀한 도체로 되고, 규화물 화합물이 형성되지 않으므로 낮은 저항을 갖는 도체층을 얻을 수 있게 된다. 저항은 30μΩcm 이하로 된다. 조건이 최적화되면 20μΩcm 이하를 갖는 저저항 도체층을 얻을 수 있고, 보다 더 최적화되면 15μΩcm 이하를 갖는 저저항 도체층을 얻을 수 있게 된다.
다음에, 본 발명의 회로기판의 제조공정에 대해 설명한다.
먼저, 본 발명의 제1 실시예에 따른 회로기판을 준비하기 위한 공정에 대해 설명한다.
즉, 동시 소결 후 도전성을 유지할 수 있는 분말, 특히 주기율표의 IVb, Vb 또는 VIb족 원소의 단체나 화합물의 분말이 페이스트(paste)되고, 그 페이스트가 원하는 패턴으로 Si3N4 그린시트상에 적용된다. 그린시트에는, 소결후 도체로 되는 도전 페이스트를 삽입이나 금속마스크를 이용하여 인쇄충전수단에 의해 충전하도록 관통홀이 펀칭머신 등을 이용하여 미리 형성된다. 이러한 관통구멍에 따라 그린시트를 사이에 두는 상부와 하부 도체층간의 전기적 접속이 수행된다.
도전 페이스트에 대해 희토류원소 및 알카리토류원소중 적어도 하나와, 필요하다면, Si 및/또는 Al 원소가 단체의 형태나, 화합물 또는 그를 함유하는 화합물의 혼합물의 형태, 또는 이러한 원소를 함유하는 복합화합물의 형태로 첨가된다.
Si 원소 및/또는 Al 원소가 단체나 혼합물의 형태로 희토류원소의 화합물에 첨가될 때, 알루미네이트나 실리케이트가 형성될 수 있는 양으로 첨가하는 것이 바람직하다. 예컨대, 알루미나가 Al 원소를 함유하는 화합물로서 첨가될 때, 알루미나의 양은 알루미네이트를 형성하기 위해 0.03 내지 10중량%가 바람직하고, 0.05 내지 5중량%가 더 바람직하며, 0.1 내지 1중량%가 보다 더 바람직하다. 또한, SiO2가 Si 원소를 함유하는 화합물로서 첨가될 때, SiO2의 양은 실리케이트를 형성하기 위해 0.03 내지 10중량%가 바람직하고, 0.05 내지 5중량%가 더 바람직하며, 0.1 내지 1중량%가 보다 더 바람직하다.
더욱이, 도체층중에 희토류원소와 알카리토류원소로부터 선택된 원소는 Si3N4세라믹의 소결첨가제로서 첨가되는 원소와 동일한 종류가 이용되는 것이 바람직하다.
다른 종류의 재료가 양 층에 이용될 경우에도 알루미네이트나 실리케이트가 절연체층가 도체층에 형성되지만, 동일한 재료가 양 층에 이용될 때, 동일한 종류의 알루미네이트나 실리케이트가 절연체층과 도체층에 형성됨으로써 구조의 불균일이 더욱 효과적으로 방지되고, 또한 상기 위킹이 방지될 수 있게 된다. 따라서, 기판의 휨이 더욱 방지될 수 있게 된다.
도체의 체적이 커지게 디고, 단체나 그 화합물의 형태로 상기한 금속이 관통 구멍 부분에 홀로 첨가될 때, 기판의 휨이 방지된다. 즉, 기판의 크기나 설계에 의해 결정된 도체층의 구성에 따라, 상기한 원소가 도체층의 적어도 일부에 첨가될 때 작은 휨을 갖는 회로기판이 때때로 얻어질 수 있게 된다. 상기한 성분을 함유하는 도전 페이스트가 이용된 다층화 그린 콤팩트(몰드재료)는 결합제의 제거 후, 소결단계가 행해진다. 이러한 소결단계는 특정하게 한정되는 것은 아니고, 질화규소에 수행된 공지의 소결방법이 그대로 이용될 수 있다. 콤팩트가 세트되어 소결되는 소결로의 세터(setter)의 재료로서 그래파이트(graphite), BN, AIN 등이 이용될 수 있다. 물론, 가장 바람직하게는 Si3N4로 만들어진 세터이다. 이를 이용하면, 소결체의 일부에서 일어날 수 있는 반응(세터와 소결되어지는 재료의 사이의)은 소결이 고온에서 수행될 때에도 결코 일어나지 않고, 소결 후의 표면 거칠기가 아주 작아지게 됨으로써 양호한 회로기판이 얻어질 수 있게 된다. 표면 거칠기는 평균 표면 거칠기 Ra에서 1.0㎛이하로 된다. 좀더 양호한 표면을 갖는 소결체에 잇어서는 0.5㎛이하로 되고, 보다 더 양호한 소결체에 있어서는 0.3㎛ 이하로 된다. 일반적으로, 소결은 상압하, 가압하, 감압하의 비산화성 분위기하, 예컨대 질소분위기나 알곤분위기하에서 1500℃ 내지 1950℃의 온도에서 실시하면 된다. 소결온도가 더 높은 온도로 설정되면, 규화물이 부분적으로 형성되지만, 소결온도가 1850℃ 이하로 설정되면 규화물의 형성이 적어지게 된다. 온도는 1800℃이하가 더 바람직하고, 1750℃ 이하가 더 바람직하다. 소결을 위해 요구된 시간은 소결되어질 콤팩트의 두께와 소결온도 등과 같은 다양한 조건에 따라 변하지만, 일반적으로 0.5 시간 내지 100시간의 범위로부터 선택된다. 바람직하게 이러한 조건은, 소결전에 다양한 조건을 고려함으로써 결정되고, 그 후 소결이 그를 기초로 수행된다.
고열전도성으로 치밀하면서 고강도의 Si3N4회로기판을 만들기 위해 평균상승 온도를 설정하는 것이 바람직한 바, 특히 1000℃ 이상의 고온영역에서 1 내지 40℃/min의 범위 내가 바람직하고, 5 내지 30℃/min가 더 바람직하며, 8 내지 25℃/min이 보다 더 바람직하다. 상기한 소결에 의해 95% 이상의 상대밀도를 갖는 Si3N4절연체층을 얻을 수 있게 된다. 98% 이상, 더욱이 99% 이상의 치밀한 절연체층이 최적화에 의해 얻어질 수 있게 된다.
따라서, 본 발명의 제1실시예에 따라 준비된 회로기판은 다음과 같은 특성을 갖는다.
먼저, 이러한 회로기판은 표리평행도(表裏平行度)가 대단히 작은 값으로 되어 있고, 휨이나 팽창이 극도로 작아 외부단자의 수가 극도로 많은(예컨대, 1000단자 이상의) 회로기판에서도 기판을 접속하기 위한 납땜 접속이 용이하게 수행될 수 있다. 기판의 휨이나 팽창의 존재 유무를 나타내는 표리평행도는 소결체 다층회로기판의 대각선 10cm당을 기준으로 하여 중앙부와 주연부 사이의 차의 최대값을 측정하는 것에 의해 얻어진다. 본 발명에 있어서, 상기한 값은 0.5mm 이하로 극히 작게 된다. 큰 표면영역을 갖는 회로기판의 경우, 0.3mm 이하의 표리평행도를 갖는 기판이 사용되면 실장(mounting)이 수행될 수 있다.
또한, 회로기판의 내부저항은 표면저항 및 내부저항이 200μΩcm 이하의 양호한 값으로 된다. 또한, 도체층이 Si 및/또는 Al 원소를 첨가함으로써 형성될 경우, 고밀도 및 저저항성을 갖는 도체가 얻어질 수 있음과 더불어 규화물의 형성이 잘 억제될 수 있게 됨으로써 저저항을 갖는 도체가 얻어질 수 있게 된다. 최적화에 따라, 50μΩcm 이하의 저항성을 갖고, 때때로 20μΩcm 이하의 저항성을 갖는 회로기판을 얻을 수 있게 된다. 더욱이, 규화물의 형성을 억제하는 방법으로서 AIN이 충전재로서 도체층에 첨가된다.
더욱이, 회로기판에서의 절연체층과 도체층의 접합강도는 5kg/2mm×2mm 이상의 값으로 된다. 값이 5kg/2mm×2mm 보다 작으면, 핀이 외부단자로서 사용될 경우, 이는 접합강도에 있어서 불충분하여 핀이 기판으로부터 분실된다. 특히, BGA(ball grid alley package)의 경우 볼 간격이 좀더 좁은 피치를 갖는 회로기판이 인쇄배선기판과 같은 큰 열팽창을 갖는 유기재료의 표면에 실장될 때, 보다 더 견고한 접합강도가 요구된다. 이 경우, 회로기판이 6kg/2mm×2mm 이상의 접합강도를 갖도록 도체 조성이 선택된다. 최적화에 의해, 7kg/2mm×2mm 이상의 접합강도를 갖는 회로기판이 얻어질 수 있게 된다.
다음에, 본 발명의 제2 실시예에 따른 회로기판의 제조방법에 대해 설명한다.
먼저, 동시 소결 후 도전성을 유지할 수 있는 분말, 특히 Mo 및/또는 W를 주성분으로 하고, 주기율표의 VIII족 원소의 단체 또는 산화물 등의 화합물중 적어도 하나를 함유하는 분말이 페이스트 되고, 그 페이스트가 원하는 패턴으로 Si3N4그린시트상에 적용된다. 페이스트를 만들 경우, 주기율펴의 IVb와 Vb족 원소로부터 선택된 적어도 하나의 원소가 단체의 형태나, 화합물 또는 그를 함유하는 화합물의 혼합물의 형태, 또는 이러한 원소를 함유하는 복합화합물의 형태로 부도체성분으로서 첨가되어도 된다. 그린시트에는, 소결후 도체로 되는 도전 페이스트를 삽입이나 금속마스크를 이용하여 인쇄충전수단에 의해 충전하도록 관통홀이 펀칭머신 등을 이용하여 미리 형성된다. 이러한 관통구멍에 따라 그린시트를 사이에 두는 상부와 하부 도체층간의 전기적 접속이 수행된다.
도전 페이스트에 대해 Si3N4나 AIN 세라믹 분말이 첨가되어도 된다. 더욱이, 희토류원소와 알카리토류원소중 적어도 하나와, 필요하다면, Si 및/또는 Al 원소가 단체의 형태나, 화합물 또는 그를 함유하는 화합물의 혼합물의 형태, 또는 이러한 원소를 함유하는 복합화합물의 형태로 첨가된다.
더욱이, 도체의 체적이 커지는 관통홀 부분에만 Si3N4등이 첨가될 경우에도 기판의 휨이 때때로 발생되지 않게 된다. 즉, 설계에 의해 결정된 기판이 크기나 도체층의 구성에 따라, 상기한 성분이 도체층의 적어도 일부에 첨가되어도 작은 휨을 갖는 회로 기판이 얻어질 수 있게 된다.
Si 및/또는 Al 원소가 혼합물의 형태로 희토류원소의 단체나 화합물과 조합하여 첨가될 때, 알루미네이트나 실리케이트가 형성될 수 있는 양으로 첨가하는 것이 바람직하다. 예컨대, 알루미나가 Al 원소를 함유하는 화합물로서 첨가될 때, 알루미나의 양은 알루미네이트를 형성하기 위해 0.03 내지 10중량%가 바람직하고, 0.05 내지 5중량%가 더 바람직하며, 0.1 내지 1 중량%가 보다 더 바람직하다. 또한, SiO2가 Si 원소를 함유하는 화합물로서 첨가될 때, SiO2이 양은 실리케이트를 형성하기 위해 0.03 내지 10중량%가 바람직하고, 0.05 내지 5중량%가 더 바람직하며, 0.1 내지 1중량%가 보다 더 바람직하다.
도체층중에 희토류원소와 알카리토류원소로부터 선택된 원소는 Si3N4세라믹의 소결첨가제로서 첨가되는 원송와 동일한 종류가 이용되는 것이 바람직하다.
다른 종류의 재료가 절연체증과 도체층에 이용될 경우에도 알루미네이트나 실리케이트가 양 층에 형성되지만, 동일한 재료가 양 층에 이용될 때, 동일한 종류의 알루미네이트나 실리케이트가 절연체층이나 도체층에 형성됨으로써 구조의 불균일이 더욱 효과적으로 방지되고, 또한 위킹이 방지될 수 있게 된다. 따라서, 기판의 휨이 더욱 방지될 수 있게 된다.
상기한 성분을 함유하는 도전 페이스트가 이용된 다층화 그린 콤팩트(몰드재료)는 결합제의 제거 후, 소결단계가 행해진다. 이러한 소결단계는 특정하게 한정되는 것은 아니고, 질화규소에 수행된 공지의 소결방법이 그대로 이용될 수 있다. 콤팩트가 세트되어 소결되는 소결로의 세터의 재료로서 그래파이트, BN, AIN등이 이용될수 있다. 물론, 가장 바람직하게는 Si3N4로 만들어진 세터이다. 이를 이용하면, 소결체의 일부에서 일어날 수 있는 반응(세터에서 소결되어지는 재료 사이의)은 소결이 고온에서 수행될 때에도 결코 일어나지 않고, 소결 후의 표면 거칠기가 아주 작아지게 됨으로써 양호한 회로기판이 얻어질 수 있게 된다. 표면거칠기는 평균 표면 거칠기 Ra에서 1.0㎛ 이하로 된다. 좀더 양호한 표면을 갖는 소결체에 있어서는 0.5㎛ 이하로 되고, 보다 더 양호한 소결체에 있어서는 0.3㎛이하로 된다. 일반적으로, 소결은 상압하, 가압하, 감압하의 비산화성 분위기하, 예컨대 질소분위기나 알콘분위기하에서 1350℃ 내지 1950℃의 온도에서 실시하면 된다. 소결온도가 더 높은 온도로 설정되면 규화물이 부분적으로 형성되지만, 소결 온도가 1850℃ 이하로 설정되면 규화물의 형성이 적어지게 된다. 온도는 180℃ 이하가 바람직하고, 1700℃ 이하가 보다 더 바람직하다. 소결을 위해 요구된 시간은 소결되어질 콤팩트의 두께와 소결온도 등과 같은 다양한 조건에 따라 변하지만, 일반적으로 0.5시간 내지 100시간의 범위로부터 선택된다. 바람직하게 이러한 조건은, 소결전에 다양한 조건을 고려함으로써 결정되고, 그 후 소결이 그를 기초로 수행된다.
고열전도성으로 치밀하면서 고강도의 Si3N4회로기판을 만들기 위해 평균상승 온도를 설정하는 것이 바람직한 바, 특히 1000℃이상의 고온영역에서 1 내지 40℃/min의 범위 내가 바람직하고, 5 내지 30℃/min가 더 바람직하고, 8 내지 25℃/min이 보다 더 바람직하다. 상기한 소결에 의해 95% 이상의 상대밀도를 갖는 Si3N4절연체층을 얻을 수 있게 되게 된다. 98%이상, 더욱이 99% 이상의 치밀한 절연체층이 최적화에 의해 얻어질 수 있게 된다.
따라서, 본 발명의 제2실시예에 따라 준비된 회로기판은 다음과 같은 특성을 갖는다.
먼저, 이러한 회로기판은 표리평행도(表裏平行度)가 대단히 작은 값으로 되어 있고, 휨이나 팽창이 극도로 작아 외부단자의 수가 극도로 많은(예컨대, 1000단자 이상의) 회로기판에서도 기판을 접속하기 위한 납땜 접속이 용이하게 수행될 수 있다. 기판의 휨이나 팽창의 존재 유무를 나타내는 표리평행도는 소결체 다층회로기판의 대각선 10cm당을 기준으로 하여 중앙부와 주연부 사이의 차의 최대값을 측정하는 것에 의해 얻어질 때, 이는 0.2mm이하로 아주 작은 값으로 된다. 큰 표면영역을 갖는 회로기판의 경우, 본 발명에 따른 0.05mm 이하의 표리평행도를 갖는 회로기판이 사용될 때 실장이 수행될 수 있다.
또한, 회로기판의 내부저항은 표면저항 및 내부저항이 50μΩcm 이하의 양호한 값으로 된다. 보다 더 최적화를 함에 따라 20μΩcm 이하의 값으로 된다. 주기율표의 VIII족 원소를 첨가하여 도체층을 형성함으로써 도체층의 밀도가 높아지고, 규화물의 형성이 방지됨과 더불어 저저항을 갖는 도체층이 준비될 수 있다. 규화물의 형성을 억제하는 방법으로서 AIN이 충전재로서 도체층에 첨가된다. 더욱이, Si3N4가 도체층에 첨가될 경우, 절연체층과 도체층의 수축동작이 거의 동일하게 되고, 수축욜이 매칭이 달성됨으로써 ±1%이내의 위치정밀도가 달성될 수 있게 된다. 더욱이, 언급된 재료에 있어서, ±0.5% 이내의 위치 정밀도가 달성될 수도 있게 된다. 위치정밀도와 균일성을 갖는 이러한 회로기판에 있어서, 플립플롭의 실장이 용이하게 수행될 수 있게 된다.
더욱이, 회로기판에서의 절연체층과 도체층의 접합강도는 5kg/2mm×2mm 이상의 값으로 된다. 값이 5kg/2mm×2mm 보다 작으면, 핀이 외부단자로서 사용될 경우, 이는 접합강도에 있어서 불충분하여 핀이 기판으로부터 분실된다. 특히, BGA(ball grid alley package)의 경우 볼 간격이 좀더 좁은 피치를 갖는 회로기판이 인쇄배선기판과 같은 큰 열팽창을 갖는 유기재료의 표면에 실장될 때, 보다 더 견고한 접합강도가 요구된다. 이 경우, 회로기판이 6kg/2mm×2mm 이상의 접합강도를 갖도록 도체 조성이 선택된다. 최적화에 의해, 7kg/2mm×2mm 이상의 접합강도를 갖는 회로기판이 얻어질 수 있게 된다.
다음에, 본 발명의 제3 실시예에 따른 회로기판의 제조방법에 대해 설명한다.
먼저, 동시 소결 후 도전성을 유지할 수 있는 분말, 특히 주성분으로서 Mo 및/또는 W를 포함하는 분말과 AIN 분말이 페이스트 되고, 그 페이스트가 원하는 패턴으로 Si3N4그린시트상에 적용된다. 페이스트를 만들 때, 주기율표의 IVb와 Vb족 원소로부터 선택된 적어도 하나의 원소가 단체의 형태나, 화합물 또는 그를 함유하는 화합물의 혼합물의 형태, 또는 이러한 원소를 함유하는 복합화합물의 형태로 부도체성분으로서 첨가되어도 된다. 도체층은 제2 실시예에서 설명한 바와 가이 알카리토류원소 또는 희토류원소로부터 선택된 적어도 하나의 원소, 또는 Si3N4, 공동재료로서 Si나 Al, 또는 주기율표의 VIII족 원소를 단체의 형태나, 화합물 또는 그를 함유하는 화합물의 혼합물의 형태, 또는 이러한 원소를 함유하는 복합혼합물의 형태로 더욱 함유한다. 이 때, 그린시트에는, 소결후 도체로 되는 도전 페이스트를 삽입이나 금속마스크를 이용하여 인쇄충전수단에 의해 충전하도록 관통홀이 펀칭머신 등을 이용하여 미리 형성된다. 이러한 관통구멍에 따라 그린시트를 사이에 두는 상부와 하부 도체층간의 전기적 접속이 수행된다.
도전 페이스트에 대해 AIN 세라믹 분말이 첨가된다. 더욱이 도체의 체적이 커지는 AIN이 관통구멍 부분에만 첨가될 경우에도 기판의 휨이 방지된다. 즉, 설계에 의해 결정된 기판의 크기나 도체층의 구성에 따라, 상기한 성분이 도체층의 적어도 일부에 첨가되어도 작은 휨을 갖는 회로기판이 얻어질 수 있게 된다.
Si 및/또는 Al 원소가 혼합물의 형태로 희토류원소의 단체나 화합물과 조합하여 첨가될 때, 알루미네이트나 실리케이트가 형성될 수 있는 양으로 첨가하는 것이 바람직하다. 예컨대, 알루미나가 Al 원소를 함유하는 화합물로서 첨가될 때, 알루미나의 양은 알루미네이트를 형성하기 위해 0.03 내지 10중량%가 바람직하고, 0.05 내지 5중량%가 더 바람직하며, 0.1 내지 1 중량%가 보다 더 바람직하다. 또한, SiO2가 Si 원소를 함유하는 화합물로서 첨가될 때, SiO2이 양은 실리케이트를 형성하기 위해 0.03 내지 10중량%가 바람직하고, 0.05 내지 5중량%가 더 바람직하며, 0.1 내지 1중량%가 보다 더 바람직하다.
도체층중에 희토류원소와 알카리토류원소로부터 선택된 원소는 Si3N4세라믹의 소결첨가제로서 첨가되는 원소와 동일한 종류가 이용되는 것이 바람직하다.
다른 종류의 재료가 절연체증과 도체층에 이용될 경우에도 알루미네이트나 실리케이트가 양 층에 형성되지만, 동일한 재료가 양 층에 이용될 때, 동일한 종류의 알루미네이트나 실리케이트가 절연체층이나 도체층에 형성됨으로써 구조의 불균일이 더욱 효과적으로 방지되고, 또한 위킹이 방지될 수 있게 된다. 따라서, 기판의 휨이 더욱 방지될 수 있게 된다.
상기한 성분을 함유하는 도전 페이스트가 이용된 다층화 그린 콤팩트(몰드재료)는 결합제의 제거 후, 소결단계가 행해진다. 이러한 소결단계는 특정하게 한정되는 것은 아니고, 질화규소에 수행된 공지의 소결방법이 그대로 이용될 수 있다. 콤팩트가 세트되어 소결되는 소결로의 세터의 재료로서 그래파이트, BN, AIN등이 이용될 수 있다. 물론, 가장 바람직하게는 Si3N4로 만들어진 세터이다. 이를 이용하면, 소결체의 일부에서 일어날 수 있는 반응(세터에서 소결되어지는 재료 사이의)은 소결이 고온에서 수행될 때에도 결코 일어나지 않고, 소결 후의 표면 거칠기가 아주 작아지게 됨으로써 양호한 회로기판이 얻어질 수 있게 된다. 표면거칠기는 평균 표면 거칠기 Ra에서 1.0㎛ 이하로 된다. 좀더 양호한 표면을 갖는 소결체에 있어서는 0.3㎛이하로 된다. 일반적으로, 소결은 상압하, 가압하, 감압하의 비산화성 분위기하, 예컨대 질소분위기나 알콘분위기하에서 1350℃ 내지 1950℃의 온도에서 실시하면된다. 소결온도가 더 높은 온도로 설정되면 규화물이 부분적으로 형성되지만, 소결 온도가 1850℃ 이하로 설정되면 규화물의 형성이 적어지게 된다. 온도는 180℃ 이하가 바람직하고, 1700℃ 이하가 보다 더 바람직하다. 소결을 위해 요구된 시간은 소결되어질 콤팩트의 두께와 소결온도 등과 같은 다양한 조건에 따라 변하지만, 일반적으로 0.5시간 내지 100시간의 범위로부터 선택된다. 바람직하게 이러한 조건은, 소결전에 다양한 조건을 고려함으로써 결정되고, 그 후 소결이 그를 기초로 수행된다.
고열전도성으로 치밀하면서 고강도의 Si3N4회로기판을 만들기 위해 평균상승 온도를 설정하는 것이 바람직한 바, 특히 1000℃이상의 고온영역에서 1 내지 40℃/min의 범위 내가 바람직하고, 5 내지 30℃/min가 더 바람직하고, 8 내지 25℃/min이 보다 더 바람직하다. 상기한 소결에 의해 95% 이상의 상대밀도를 갖는 Si3N4절연체층을 얻을 수 있게 되게 된다. 98%이상, 더욱이 99% 이상의 치밀한 절연체층이 최적화에 의해 얻어질 수 있게 된다.
따라서, 본 발명의 제3실시예에 따라 준비된 회로기판은 다음과 같은 특성을 갖는다.
먼저, 이러한 회로기판은 표리평행도(表裏平行度)가 대단히 작은 값으로 되어 있고, 휨이나 팽창이 극도로 작아 외부단자의 수가 극도로 많은(예컨대, 1000단자 이상의) 회로기판에서도 기판을 접속하기 위한 납땜 접속이 용이하게 수행될 수 있다. 기판의 휨이나 팽창의 존재 유무를 나타내는 표리평행도는 소결체 다층회로기판의 대각선 10cm당을 기준으로 하여 중앙부와 주연부 사이의 차의 최대값을 측정하는 것에 의해 얻어질 때, 이는 0.2mm이하로 아주 작은 값으로 된다. 큰 표면영역을 갖는 회로기판의 경우, 본 발명에 따른 0.05mm 이하의 표리평행도를 갖는 회로기판이 사용될 때 실장이 수행될 수 있다.
또한, 회로기판의 내부저항은 표면저항 및 내부저항이 30μΩcm 이하의 양호한 값으로 된다. 최적화에 따라 20μΩcm 이하의 값으로 되고, 보다 더 최적화하면 15 μΩcm 이하의 값으로 주어진다. AIN 분말을 첨가하여 도체층을 형성함으로써 도체층의 밀도가 밀도가 높아지고, 규화물의 형성이 방지됨과 더불어 저저항을 갖는 도체층이 준비될 수 있다. 더욱이, Si3N4가 도체층에 첨가될 경우, 절연체층과 도체층의 수축동작이 거의 동일하게 되고, 수축욜이 매칭이 달성됨으로써 ±1%이내의 위치정밀도가 달성될 수 있게 된다. 더욱이, 언급된 재료에 있어서, ±0.5% 이내의 위치 정밀도가 달성될 수도 있게 된다. 위치정밀도와 균일성을 갖는 이러한 회로기판에 있어서, 플립플롭의 실장이 용이하게 수행될 수 있게 된다.
더욱이, 회로기판에서의 절연체층과 도체층의 접합강도는 5kg/2mm×2mm 이상의 값으로 된다. 값이 5kg/2mm×2mm 보다 작으면, 핀이 외부단자로서 사용될 경우, 이는 접합강도에 있어서 불충분하여 핀이 기판으로부터 분실된다. 특히, BGA(ball grid alley package)의 경우 볼 간격이 좀더 좁은 피치를 갖는 회로기판이 인쇄배선기판과 같은 큰 열팽창을 갖는 유기재료의 표면에 실장될 때, 보다 더 견고한 접합강도가 요구된다. 이 경우, 회로기판이 6kg/2mm×2mm 이상의 접합강도를 갖도록 도체 조성이 선택된다. 최적화에 의해, 7kg/2mm×2mm 이상의 접합강도를 갖는 회로기판이 얻어질 수 있게 된다.
도 2 및 도 3을 참조하여 본 발명에 따른 회로기판을 이용하여 제조된 반도체 장치를 설명한다. 이러한 반도체장치에 있어서, ECL 등의(소자의 종류는 특히 한정되지 않음) 반도체 소자(6)가 기판표면(12a)에 위치되고, 반도체소자와 전기적으로 접속된 배선패턴을 갖춘 다층 세라믹회로기판(12)과, 상기 배선패턴과 전기적으로 접속됨과 더불어 다층 세라믹회로기판(12)의 기판 하면(12b)에 형성된 외부단자 및, 반도체 소자(6)를 덮도록 다층 세라믹회로기판의 기판 상면(12a)에 제공된 고열전도성 밀봉부재(13)가 제공된다. 그러나, 외부단자 및 반도체소자가 동일 표면에 존재해도 어떠한 문제없이 사용될 수 있다. 더욱이, 외부단자는, 바람직하게는 도 2에 도시된 바와 같이, 리드핀(7)이어도 되고, 도 3에 도시된 바와 같은, 냅땜볼(15; BGA: ball grid alley)이어도 된다. Si 소자는 회로기판의 위치정밀도에 있어서 양호하고, 또한 평탄성도 양호하여 플립플롭형태를 용이하게 실장할 수 있게 된다. 더욱이, 고열전도성 밀봉부재는 100W/mK이상의 열전도성을 갖는 질화규소 또는 질화 알루미늄 소결이나 또는 (합금을 포함하는)금속으로 형성하는 것이 바람직하다.
상기한 구성을 갖춘 반도체장치에 따르면 반도체장치에서 발생한 열이 방열휜(fin)등(때때로 휜은 이용되지 않는다)에 효율좋게 전달되어 우수한 방열특성을 발휘할 수있게 된다.
반도체장치를 구성함에 있어 외부단자가 연결된 표면과 대향하는 질화규소회로기판의 다른 주표면상에 반도체소자가 위치할 경우, 다핀화에 대응할 수 있고, 반도체장치가 최소화될 수 있어 고속의 반도체장치로서 보다 바람직하다. 반도체 장치의 동작 및 정지간의 온도차가 발생할 경우, 회로기판의 절연체층이 질화규소에 의해 구성되어 있기 때문에, 외부단자의 핀이나 땜납볼 부분에 응력이 걸린다. 그러나, 강도가 높기 때문에, 크랙등과 같은 문제가 야기되지 않는다. 반도체장치가 하나의 회로기판에 다수의 반도체소자를 탑재하는 멀티칩모듈(MCM)의 형태로 구성되면, 외부단자는 넓은 표면영역을 갖는 기판에 접속되어야만 하지만, 이 경우 내열응력의 점에서 충분한 신뢰성을 얻을 수 있게 된다.
[실시예]
본 발명을 실시예를 참조하여 더욱 상세히 설명하는 바, 본 발명은 이러한 실시예에 한정되는 것은 아니다.
[실시예 1]
α-Si3N4를 95중량% 함유하면서 나머지가 β-Si3N4이고, 불순물로서 산소를 1.4중량% 함유하는 0.6㎛의 평균입자크기를 갖는 Si3N4분말에 대해, 소결첨가제로서 0.7㎛의 평균입자크기를 갖는 5중량%의 Y2O3와 0.8㎛의 평균입자크기를 갖는 0.25중량%의 α-Al2O3를 첨가하고, 착색제로서 W 금속의 환산으로 0.3중량%의 WO3를 첨가하며, 시작재료를 준비하기 위해 24시간 동안 Si3N4로 이루어진 볼을 이용하여 혼합물의 분쇄를 수행하였다. 다음에, 슬러리를 준비하기 위해 유기바인더가 유기용매와 함께 시작재료로 분산된다. 슬러리를 탈포(defoaming)한 후, 100 내지 800㎛의 두께를 갖는 일정한 그린시트가 닥터블레이드 방법에 의해 준비되었다. 다음에, 이 시트가 약 130mm×130mm의 크기로 절단되고, 전기회로의 각 층간의 접속으로 되는 관통구멍이 직경 100 내지 300㎛의 크기로 펀칭머신에 의해 개구된다.
한편, 1.1㎛의 평균입자크기를 갖는 텅스텐의 98.0중량%, 0.7㎛의 평균입자 크기를 갖는 Y2O3의 1.71중량%, 0.8㎛의 평균입자크기를 갖는 Al2O3의 1.29중량%가 무기질 필러(filler)가 첨가된 도체 페이스트를 제작하기 위해 유기용매와 함께 혼합됨과 더불어 분산된다. 이러한 무기질 필러가 첨가된 텅스텐 페이스트가, 관통구멍이 형성된 그린시트상에 프레스 피팅머신을 이용하여 충전되고, 동일 표면내의 회로가 스크린 프린팅머신을 이용하여 인쇄된다. 이러한 다수의 시트가 가열하에서 프레싱에 의해 적층된다. 적층이 10mm의 크기로 절단되고, 다음에 최대 온도 900℃로 N2+H2+H2O 분위기에서 탈바인더(脫binder)를 수행하였다. 다음에 탈바인더가 수행된 성형체(成形　)를 다층 세라믹 기판을 얻기 위해 Si3N4세터에 배치하고, 3시간 동안 1850℃에서 10atm의 압력으로 질소분위기하에서 소결된다.
얻어진 기판의 도체부가 없는 부분으로부터 원판(10nm직경 및 3.5mm의 두께)을 시험 조각으로 잘라내어 레이저 플래시방법에 의해 이 원판의 열전도성을 측정했다.
또한, 기판의 휨의 존재 유무를 나타내는 표리평행도는 소결체 다층기판의 대각선을 기준으로 하여 중앙부와 주위부간 차이의 최대값을 측정하여 얻어진다.
다음에, 도체층의 단면적을 산출하고, 저항값으로부터 도체층의 도체저항율을 얻는다. 단, 표면상의 배선에 대해서는 도체층에 금속도금을 행하지 않고 측정을 행하여, 무기질 필러의 첨가의 영향을 조사했다. 더욱이, Ni도금을 얻어진 기판의 2mm ×2mm의 크기를 갖는 도체부에 수행하고, 배선을 납땜한 후 장력시험을 행해 Si3N4기판과 도체층간의 접합강도를 측정했다. 이러한 결과를 [표 1] 및 [표 2]에 나타냈다.
[실시예 2 내지 47 및 비교예 1 내지 10]
Si3N4분말, Si3N4기판용 소결첨가제 분말, 소결첨가제 필러, 도체재료의 종류 및 양과, 소결조건을 다양하게 변경하는 것 외에 실시예 1과 동일한 방법으로 하여 Si3N4다층 세라믹기판이 준비되고, 열전도성, 장력, 표리평행도 및 표면저항이 각 샘플에 대해 측정된다. 그 결과를 [표 1] 및 [표 2]에 나타냈다. [표 2]로부터 명확히 알 수 있는 바와 같이, 본 발명에 따른 회로기판에 있어서 도체층의 접합강도가 향상된다.
예컨대, 실시예 1에 있어서 장력이 6.8kg/2mm×2mm이고, 반면 비교예 1에서는 3.5kg/2mm×2mm인 바, 접합강도가 불충분하다.
또한, 본 발명에 따른 동시 소결체는 표리평행도에 의해 표현된 작은 휨을 갖고, 첨가제 함유에 관계없이 첨가제가 첨가되지 않은 재료와 비교하여 증가가 특정 저항에서 발견되지 않았다.
[표 1]
[표 2]
[실시예 48]
실시예 2에서와 동일한 구성을 갖춘 절연체층가 도체층을 이용함으로써 회로기판이 준비된다. 이러한 회로기판은 내부배선층을 갗춘 25mm×25mm×2.6mm의 크기의 질화규소 다층회로기판이다. 질화규소 다층회로기판의 다른쪽 표면측에 240개의 리드핀이 Ag왁스에 의해 연결된다. 그 후, 반도체소자로서 소비전력 10W의 실리콘 소자를 질화규소 다층회로기판의 상면 상에 접합탑재하고, 본딩와이어가 전기접속을 완성하기 위해 제공된다.
더욱이, 150W/mK의 열전도성을 갖는 질화규소 소결체를 이용함으로써, 방열 부재로서도 기능하는 고열전도성 밀봉부재가 실시예 2의 절연체부를 준비하는 것과 동일한 방법으로 준비된다. 이러한 재료가 Au-Sn 땜납에 의해 질화규소 다층회로 기판의 상면에 제공되고, 원형 7-단계 구조의 25mm의 직경을 갖는 방열휜(放熱fin)이 원하는 반도체장치를 얻기 위해 밀봉부재 상에 제공된다.
반도체장치의 방열특성을 상승시키기 위해, 냉각의 풍속이 1.5m/s로 설정되어, △VBE 방법에 의해 열저항이 측정된다. 결과적으로, 2.7℃의 낮은 열저항값이므로 고방열특성을 갖는 반도체장치가 얻어질 수 있게 된다.
[비교예 11]
절연체층중에 알루미나를 이용하는 것 외에는 실시예 48과 동일한 방법으로 반도체장치가 준비되지만, 본 장치의 열저항은 8℃/W이다.
[실시예 49]
α-Si3N4를 95중량% 함유하면서 나머지가 β-Si3N4이고, 불순물로서 산소를 1.4중량% 함유하는 0.6㎛의 평균입자크기를 갖는 Si3N4분말, 소결첨가제로서 0.6㎛의 평균입자크기를 갖는 Y2O2, 0.6㎛의 평균입자크기를 갖는 α-Al2O3및 착색제로서 WO3가 95.50: 5.0: 0.2: 0.3(중량%)의 양으로 공식화 되고, 시작재료를 준비하기 위해 24시간 동안 Si3N4로 이루어진 볼을 이용하여 혼합물의 분쇄를 수행하였다. 다음에, 슬러리를 준비하기 위해 유기바인더가 유기용매와 함께 시작재료로 분산된다. 슬러리를 탈포(defoaming)한 후, 100 내지 800㎛의 두께를 갖는 일정한 그린시트거 닥터블레이드 방법에 의해 준비되었다. 다음에, 이 시트가 약 130mm×130mm의 크기로 절단되고, 전기회로의 각 층간의 접속으로 되는 관통구멍이 직경 100 내지 300㎛의 크기로 펀칭머신에 의해 개구된다.
한편, 1.9㎛의 평균입자크기를 갖는 텅스텐, 0.9㎛의 평균입자크기를 갖는 NiO, 1.4중량%의 산소량을 구비한 0.6㎛의 평균입자크기를 갖는 Si3N4, 및 0.6㎛의 평균입자크기를 갖는 Y2O3가 97.2: 0.3: 2.374: 0.126(중량%)의 양으로 공식화 되고, 무기질 필러가 첨가된 도체 페이스트를 제작하기 위해 유기용매와 함께 혼합됨과 더불어 분산된다. 이러한 무기질 필러가 첨가된 텅스텐 페이스트가, 관통구멍이 형성된 그린시트상에 프레스 퍼팅머신을 이용하여 충전되고, 동일 표면내의 회로가 스크린 프린팅 머신을 이용하여 인쇄된다. 이러한 다수의 시트가 가열하에서 프레싱에 의해 적층된다. 적층이 100mm×100mm의 크기로 절단되고, 다음에 최대 온도 900℃로 N2+H2+H2O분위기에서 탈바인더를 수행하였다. 다음에, 탈바인더가 수행된 성형체를 다층 세라믹을 얻기 위해 Si3N4세터에 배치하고, 12시간 동안 1800℃에서 10atm의 압력으로 질소분위기하에서 소결된다.
얻어진 기판의 도체부가 없는 부분으로부터 원판(10nm직경 및 3.5mm의 두께)은 시험 조각으로 잘라내어 레이저 플래시 방법에 의해 이 원판의 열전도성을 측정했다. 결과적으로, 1000W/mK의 고열전도성을 나타내게 된다.
또한, 기판의 휨의 존재 유무를 나타내는 표리평행도는 소결체 다층기판의 대각선을 기준으로 하여 중앙부와 주위부간의 최대값을 측정하여 얻어진다. 10cm당 휨량으로서 얻어진 표리평행도는 0.04mm이다.
다음에, 도체층의 단면적을 산출하고, 저항값으로부터 도체층의 도체저항율을 얻는다. 단, 표면상의 배선에 대해서는 도체층에 금속도금을 행하지 않고 측정을 행하여, 무기질 필러의 첨가의 영향을 조사했다. 결과적으로, 11μΩcm의 극도로 낮은 저항성을 나타낸다. 더욱이, Ni도금을 얻어진 기판의 2mm×2mm의 크기를 갖는 도체부에 수행하고, 배선을 납땝한 후 장력시험을 행해 Si3N4기판과 도체층간의 접합강도를 측정했다. 결과적으로, 8.0kg의 충분히 큰 장력을 갖는 것을 알 수 있다.
[실시예 50 내지 98 및 비교예12 내지 21]
[표 3]에 나타낸 바와 같이 Si3N4분말, 소결첨가제 분말, 다른 첨가제와 착색제의 종류 및 양, 도체성분의 종류 및 양, VIII족 원소와 무기질 필러의 종류 및 양, 그리고 소결조건을 다양하게 변경하는 것 외에 실시예 49와 동일한 방법으로 하여 Si3N4다층 세라믹 기판이 준비된다. 각각의 열전도성, 장력, 표리평행도 및 표면저항이 각각 샘플에 대해 측정된다. 그 결과를 [표 4]에 나타냈다. [표 4]로부터 명확히 알 수 있는 바와 같이, 본 발명에 따른 실시예 50 내지 92의 샘플에 있어서, 비교예와 비교하여 표리평행도가 아주 작고, 도체 저항이 낮으며, 도체층의 접합강도가 향상된다.
예컨대, 실시예 50에 있어서 장력이 7.5kg/2mm×2mm이고, 반면 비교예12에서는 2.4kg/2mm×2mm로서 접합강도에서 현저한 차이가 관찰될 수 있었다. 또한, 실시예 50의 동시 소결체는 작은 휨과 높은 위치정밀도를 갖는 것을 [표 4]로부터 찾을 수 있다. 또한, 이러한 도체층은 첨가제를 함유하는데, NiO가 VIII족 첨가제로서 함유되어 도전체층의 상대밀도가 99%로 높아 wu 그 특정 저항이 첨가제를 함유하지 않는 다른 예와 비교하여 동일한 레벨임을 알 수 있다.
[표 3]
[표 4]
[실시예 99]
실시예 50에서와 동일한 구성을 갖춘 절연체층과 도체층을 이용함으로써 내부배선층을 갗춘 25mm×25mm×2.6mm의 크기의 질화규소 다층회로기판이 준비된다. 질화규소 다층회로기판의 다른쪽 표면측에 240개의 리드핀이 Ag왁스에 의해 연결된다. 그 후, 반도체소자로서 소비전력 10W의 실리콘 소자를 질화규소 다층회로기판의 상면 상에 접합탑재하고, 본딩와이어가 전기접속을 완성하기 위해 제공된다.
더욱이, 150W/mK의 열전도성을 갖는 질화규소 소결체를 이용함으로써, 방열 부재로서도 기능하는 고열전도성 밀봉부재가 실시예 2의 절연체부를 준비하는 것과 동일한 방법으로 준비된다. 이러한 재료가 Au-Sn 땜납에 의해 질화규소 다층회로 기판의 상면에 제공되고, 원형 7-단계 구조의 25mm의 직경을 갖는 방열휜이 원하는 반도체장치를 얻기 위해 밀봉부재 상에 제공된다.
반도체장치의 방열특성을 상승시키기 위해, 냉각의 풍속이 1.5m/s로 설정되어, △VBE 방법에 의해 열저항이 측정된다. 결과적으로, 2.7℃의 낮은 열저항값이므로 고방열특성을 갖는 반도체장치가 얻어질 수 있게 된다.
[비교예 22]
절연체층중에 알루미나를 이용하는 것 외에는 실시예 84과 동일한 시작재료에 의해 구성된 동일한 절연체층과 도체층을 이용함으로써, 실시예 93과 동일한 방법으로 반도체 장치가 준비된다. 이러한 반도체장치의 열저항은 실시예 99와 비교하여 아주 높은 값이 8℃/W이다.

Claims (17)

  1. 적어도 하나의 절체체층과 적어도 하나의 도체층을 갖춘 회로기판에 있어서, 전체 절연체층중 적어도 1층이 주성분으로서 β-Si3N4를 함유함 더불어 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 소결체이고, 전체 도체층중 적어도 1층이 주기율표의 IVb, Vb, VIb족으로 이루어진 군으로부터 선택된 적어도 하나의 원소와, 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 것을 특징으로 하는 회로기판.
  2. 제1항에 있어서, 상기 절연체층이 30W/mK 이상의 열전도성을 갖는 것을 특징으로 하는 회로기판.
  3. 제1항에 있어서, 상기 희토류원소와 알카리토류원소가 Sc, Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Be, Mg, Ca, Sr, Ba인 것을 특징으로 하는 회로 기판.
  4. 제1항에 있어서, 주기율표의 IVb, Vb, VIb족이 Mo, W, Ti, Zr, Nb, Ta인 것을 특징으로 하는 회로기판.
  5. 제1항에 있어서, 상기 절연체층이 Al원소를 더 함유하는 것을 특징으로 하는 회로기판.
  6. 제1항에 있어서, 상기 도체층이 Al 원소와 Si 원소중 적어도 하나를 더 함유하는 것을 특징으로 하는 회로기판.
  7. 제1항에 있어서, 상기 도체층과 절연체층이 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 공통 원소를 함유하는 것을 특징으로 하는 회로기판.
  8. 제1항에 있어서, 절연체층중에 함유된 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소의 함유량이 산화물 환산으로 0.01 내지 15중량%인 것을 특징으로 하는 회로기판.
  9. 제1항에 있어서, 도체층중에 함유된 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소의 함유량이 산화물 환산으로 0.01 내지 15중량%인 것을 특징으로 하는 회로기판.
  10. 제6항에 있어서, 도체층중에 함유된 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소의 함유량과, Al 원소와 Si 원소중 적어도 하나의 원소의 함유량과의 합이 산화물 환산으로 0.05 내지 20중량%인 것을 특징으로 하는 회로기판.
  11. 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 소결첨가제로서 α-Si3N4에 첨가하고, 그 화합물을 소결하여 절연체층을 형성하는 단계와; 상기 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 주기율표의 IVb, Vb, VIb족으로 이루어진 군으로부터 선택된 적어도 하나의 원소에 첨가하여 도체층을 형성하는 단계 및; 상기 절연체층과 도체층을 동시에 소결하여 회로기판을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 회로기판의 제조방법.
  12. 제11항에 있어서, Al 원소와 Si원소중 적어도 하나가 도체층을 형성하는 단계에 더 첨가되는 것을 특징으로 하는 회로기판의 제조방법.
  13. 적어도 하나의 절연체층과 적어도 하나의 도체층을 갖춘 회로기판에 있어서, 전체 절연체층중 적어도 1층이 주성분으로서 β-Si3N4를 함유함 더불어 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 소결체이고, 전체 도체층중 적어도 1층이 주성분으로서 Mo와 W중 적어도 하나와, 주기율표의 VIII족으로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 것을 특징으로 하는 회로기판.
  14. 제13항에 있어서, 전체 도체층중의 적어도 1증이 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 더 함유하는 것을 특징으로 하는 회로기판.
  15. 제13항에 있어서, 전체 도체층중의 적어도 1층이 Si3N4와 AIN중 적어도 하나를 더 함유하는 것을 특징으로 하는 회로기판.
  16. 적어도 하나의 절연체층과 적어도 하나의 도체층을 갖춘 회로기판에 있어서, 전체 절연체층중 적어도 1층이 주성분으로서 β-Si3N4를 함유함 더불어 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 소결체이고, 전체 도체층중 적어도 1층이 주성분으로서 Mo와 W중 적어도 하나와, AIN을 더 함유하는 것을 특징으로 하는 회로기판.
  17. 희토류원소와 알카리토류원소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 소결첨가제로서 α-Si3N4에 첨가하고, 그 화합물을 소결하여 절연체층을 형성하는 단계와; 주기율표의 VIII족으로 이루어진 군으로부터 선택된 적어도 하나의 원소를 Mo와 W중 적어도 하나에 첨가하여 도체층을 형성하는 단계 및; 상기 절연체층과 도체층을 동시에 소결하여 회로기판을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 회로기판의 제조방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3855947B2 (ja) * 2003-03-10 2006-12-13 株式会社村田製作所 電子部品装置およびその製造方法
US20100025089A1 (en) * 2004-01-07 2010-02-04 Jun Taketatsu Circuit connection material, film-shaped circuit connection material using the same, circuit member connection structure, and manufacturing method thereof
JP5165891B2 (ja) * 2004-04-30 2013-03-21 株式会社クレハ 封止用樹脂組成物及び樹脂封止された半導体装置
US20100065311A1 (en) * 2006-07-03 2010-03-18 Hitachi Chemical Company, Ltd. Conductive particle, adhesive composition, circuit-connecting material, circuit-connecting structure, and method for connection of circuit member
US10269688B2 (en) * 2013-03-14 2019-04-23 General Electric Company Power overlay structure and method of making same
US8987876B2 (en) 2013-03-14 2015-03-24 General Electric Company Power overlay structure and method of making same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04212441A (ja) * 1990-09-18 1992-08-04 Ngk Insulators Ltd セラミック配線基板
KR940010869A (ko) * 1992-10-12 1994-05-26 이노우에 사다오 질화알루미늄회로기판 및 그 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4695517A (en) * 1985-05-31 1987-09-22 Ngk Spark Plug Co., Ltd. Composite layer aluminum nitride base sintered body
US5001089A (en) * 1985-06-28 1991-03-19 Kabushiki Kaisha Toshiba Aluminum nitride sintered body
DE3789628T3 (de) * 1986-02-20 1998-04-02 Toshiba Kawasaki Kk Gesinterter Körper aus Aluminiumnitrid mit leitender metallisierter Schicht.
US4882212A (en) * 1986-10-30 1989-11-21 Olin Corporation Electronic packaging of components incorporating a ceramic-glass-metal composite
US4883704A (en) * 1987-03-30 1989-11-28 Kabushiki Kaisha Toshiba Circuit substrate comprising nitride type ceramics, method for preparing it, and metallizing composition for use in it
JPH0461293A (ja) * 1990-06-29 1992-02-27 Toshiba Corp 回路基板及びその製造方法
US5294750A (en) * 1990-09-18 1994-03-15 Ngk Insulators, Ltd. Ceramic packages and ceramic wiring board

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04212441A (ja) * 1990-09-18 1992-08-04 Ngk Insulators Ltd セラミック配線基板
KR940010869A (ko) * 1992-10-12 1994-05-26 이노우에 사다오 질화알루미늄회로기판 및 그 제조방법

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Publication number Publication date
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