JP6595158B2 - パワーオーバーレイ構造およびその製造方法 - Google Patents

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Description

本発明の実施形態は、広くは、半導体デバイスのパッケージングのための構造および方法に関し、より詳細には、改善されたサーマルインターフェースを含むパワーオーバーレイ（ＰＯＬ）パッケージング構造に関する。
パワー半導体デバイスは、例えばスイッチング電源などのパワー電子回路におけるスイッチや整流器として用いられる半導体デバイスである。ほとんどのパワー半導体デバイスは、転流モードだけで用いられ（すなわち、これらのパワー半導体デバイスはオンまたはオフのいずれかである）、したがって、これに合わせて最適化されている。多くのパワー半導体デバイスは、高い電圧電力の応用例において用いられ、大量の電流を流し、高い電圧をサポートするよう設計されている。使用時には、高電圧パワー半導体デバイスは、パワーオーバーレイ（ＰＯＬ）パッケージングおよび配線システムにより、外部回路に接続される。
従来技術によるパワーオーバーレイ（ＰＯＬ）構造１０の概略的な構造が、図１に示されている。ＰＯＬ構造１０の標準的な製造プロセスは、典型的には、１つまたは複数のパワー半導体デバイス１２を、接着剤１６を用いて誘電層１４の上に配置することで始まる。次に、金属配線１８（例えば、銅配線）が、誘電層１４の上に電気めっきされ、パワー半導体デバイス１２への直接的な金属配線を形成する。金属配線１８は、パワー半導体デバイス１２との間で入力／出力（Ｉ／Ｏ）システム２０の形成を提供する低プロファイル（例えば、厚さが２００マイクロメートル未満）で平坦な配線構造という形態をとりうる。例えばプリント回路板への２次レベルの配線を行うなど、外部の回路との接続には、現在のＰＯＬパッケージでは、ソルダボールグリッドアレイ（ＢＧＡ）またはランドグリッドアレイ（ＬＧＡ）が用いられる。
また、典型的には、ヒートシンク２２がＰＯＬ構造１０に含まれており、半導体デバイス１２によって生成された熱を除去し、デバイス１２を外部環境から保護する方法を提供している。ヒートシンク２２は、ダイレクトボンドカッパー（ＤＢＣ）基板２４を用いて、デバイス１２に熱的に結合される。示されているように、ＤＢＣ基板２４は、半導体デバイス１２の上面とヒートシンク２２の下面との間に位置決めされる。
ＤＢＣ基板２４は、非有機的なセラミック基板２６を含む組立式の構成部品であり、例えば、ＤＢＣインターフェースまたはブレーズ層３１を経由して銅の上側および下側シート２８、３０がその両側に結合されているアルミナなどである。ＤＢＣ基板２４の下側銅シート３０はパターニングがなされ、ＤＢＣ基板２４が半導体デバイス１２に取り付けられる前に、多数の導電性コンタクト領域が形成される。典型的なＤＢＣ基板は、全体的な厚さが約１ｍｍでありうる。
ＰＯＬ構造１０の製造プロセスの間に、はんだ３２が、半導体デバイス１２の表面に適用される。次に、ＤＢＣ基板２４が、はんだ３２の上に下降されて、下側の銅シート３０のパターニングがなされた部分とはんだ３２との位置合わせがなされる。ＤＢＣ基板２４が半導体デバイス１２に結合された後で、アンダーフィル技術を用いて、誘電性の有機材料３４が、接着層１６とＤＢＣ基板２４との間の空間に適用され、ＰＯＬサブモジュール３６が形成される。次には、サーマルパッドまたはサーマルグリース３８が、ＤＢＣ基板２４の上側の銅層２８に適用される。
ＰＯＬ構造１０におけるＤＢＣ基板の使用には、いくつかの制限がある。第１に、銅の材料としての性質と、ＤＢＣ基板のセラミック材料としての性質とにより、ＤＢＣ基板のデザインに、固有の制限が課される。例えば、セラミックは固有の堅さを有しており、銅とＤＢＣ基板２４のセラミック材料とでは熱膨張係数が異なっているから、銅シート２８、３０は、銅材料における温度の大きな振れによって生じセラミックに加わる過渡の応力を回避するために、比較的薄く維持しなければならない。更に、半導体デバイス１２に面しているＤＢＣ基板２４の下側の銅の層の表面が平坦であることにより、そのようなＤＢＣ基板２４のため、異なる高さを有する複数の半導体デバイスを有するＰＯＬパッケージを製造するのは、容易でない。
また、ＤＢＣ基板は、製造するのに比較的高価であり、組立式の構成部品である。ＤＢＣ基板２４が組立式の構成部品であるために、銅シート２８、３０の厚さは、セラミック基板２６に適用される銅箔層の厚さに基づいて、予め決められている。また、ＤＢＣ基板２４は、ＰＯＬ構造の残りの構成部品を用いた組み立てよりも前に製造されるため、半導体デバイス１２を包囲する誘電性フィラまたはエポキシ基板は、ＤＢＣ基板２４が半導体デバイス１２に結合された後に、アンダーフィル技術を用いて適用される。このアンダーフィル技術には時間を要し、結果として、ＰＯＬ構造の内部に望ましくない空洞が生じるおそれがある。
したがって、ＤＢＣ基板を組み入れた既知のＰＯＬ構造に関して上述した構造的で処理上の制限を克服する、改善されたサーマルインターフェースを有するＰＯＬ構造を提供することが望ましいであろう。更に、そのようなＰＯＬ構造は、そのＰＯＬ構造自体のコストを最小化しつつ、厚さが異なる半導体デバイスにも対応できることが望ましいであろう。
米国特許出願公開第２０１２／００１４０６９号公報
本発明の実施形態は、パワーオーバーレイ（ＰＯＬ）サブモジュールとヒートシンクとの間においてサーマルインターフェースとしてＤＢＣ基板を用いることを排除するパワーオーバーレイ（ＰＯＬ）構造を提供することにより、上述した問題点を克服している。改善されたサーマルインターフェースが半導体デバイスとヒートシンクとの間に提供され、このサーマルインターフェースは、高さが変動する半導体デバイスに対応する導電性シムを含む。
本発明のある態様によると、パワーオーバーレイ（ＰＯＬ）構造は、ＰＯＬサブモジュールを含む。ＰＯＬサブモジュールは、誘電層と、誘電層に付着された上面を有する半導体デバイスとを含む。半導体デバイスの上面は、その上に少なくとも１つのコンタクトパッドが形成されている。ＰＯＬサブモジュールは、また、誘電層を通って延び半導体デバイスの少なくとも１つのコンタクトパッドに電気的に結合されている金属配線構造を含む。導電性シムが半導体デバイスの底面に結合されていて、サーマルインターフェースの第１の側が導電性シムに結合されている。ヒートシンクが、電気絶縁性のサーマルインターフェースの第２の側に結合されている。
本発明の別の態様によると、パワーオーバーレイ（ＰＯＬ）構造を形成する方法が、半導体デバイスを用意するステップと、半導体デバイスの第１の表面を誘電層に付着させるステップと、誘電層を通るバイアを形成するステップと、誘電層におけるバイアを通って延び半導体デバイスと電気的に接続する金属配線構造を形成するステップと、を含む。この方法は、また、導電性シムの第１の表面を半導体デバイスの第２の表面に付着させるステップと、導電性シムの第２の表面の上にサーマルインターフェースを形成するステップと、を含む。更に、この方法は、ヒートシンクを導電性シムに、ヒートシンクと導電性シムとの間に位置決めされたＤＢＣ基板を除いて、熱的に結合させるステップを含む。
本発明の更に別の態様によると、パワーオーバーレイ（ＰＯＬ）パッケージング構造が、ＰＯＬサブモジュールを含む。このＰＯＬサブモジュールは、誘電層と、誘電層に取り付けられている第１の半導体デバイスと、第１の半導体デバイスの第１の側に電気的に結合された配線構造とを含む。この配線構造は、誘電層を通って延び、第１の半導体デバイスの上の少なくとも１つのコンタクトパッドに電気的に接続する。第１の導電性シムが、第１の半導体デバイスの第２の側に結合された底面と、間に位置決めされているＤＢＣ基板を除いて、この第１の導電性シムの上面に結合されたサーマルインターフェースと、を有する。ヒートシンクが、サーマルインターフェースに直接結合されている。
本発明の更に別の態様によると、半導体デバイスパッケージが、第１の半導体デバイスと、第１の半導体デバイスの厚さよりも大きな厚さを有する第２の半導体デバイスと、第１および第２の半導体デバイスの第１の表面に結合された絶縁基板と、を含む。メタライゼーション層が絶縁基板を通って延び、このメタライゼーション層の第１の表面は第１および第２の半導体デバイスのコンタクトパッドに結合されている。第１の側を有する第１の導電性シムが、導電性コンタクト層を経由して第１の半導体デバイスに結合されており、第１の側を有する第２の導電性シムが、導電性コンタクト層を経由して第１の半導体デバイスに結合されている。第１の導電性シムは、第２の導電性シムの厚さよりも大きな厚さを有し、第１および第２の導電性シムの第２の側は同一平面上にある。
本発明の更に別の態様によると、半導体デバイスパッケージが、複数のバイアがそこを通って形成された誘電層と、誘電層の上面に結合された第１の表面を有する半導体デバイスと、を含む。この半導体デバイスパッケージは、また、誘電層の底面に結合されている金属配線構造を含む。この金属配線構造は、誘電層の複数のバイアを通って延び、半導体デバイスの第１の表面に接続する。半導体デバイスパッケージは、また、半導体デバイスの第２の表面に結合された底面を有する導電性シムと、この有機サーマルインターフェースと導電性シムとの間に位置決めされたＤＢＣ基板を除いて、導電性シムの上面に結合されている有機サーマルインターフェースと、を含む。
これらのおよび他の効果および特徴は、添付の図面と関係して提供される本発明の好適実施形態に関する以下の詳細な説明から、より容易に理解されるであろう。
図面は、本発明を実行するために現時点で考察されている実施形態を図解している。
ＤＢＣ基板を組み入れた従来技術によるパワーオーバーレイ（ＰＯＬ）構造の概略的な側方断面図である。 本発明のある実施形態によるＰＯＬ構造の概略的な側方断面図である。 本発明の別の実施形態によるＰＯＬ構造の概略的な側方断面図である。 本発明の更に別の実施形態によるＰＯＬ構造の概略的な側方断面図である。 本発明のある実施形態によるＰＯＬアセンブリの概略的な側方断面図である。 本発明のいくつかの実施形態による製造／ビルドアッププロセスの様々な段階の間のＰＯＬサブモジュールの概略的な側方断面図である。 本発明のいくつかの実施形態による製造／ビルドアッププロセスの様々な段階の間のＰＯＬサブモジュールの概略的な側方断面図である。 本発明のいくつかの実施形態による製造／ビルドアッププロセスの様々な段階の間のＰＯＬサブモジュールの概略的な側方断面図である。 本発明のいくつかの実施形態による製造／ビルドアッププロセスの様々な段階の間のＰＯＬサブモジュールの概略的な側方断面図である。 本発明のいくつかの実施形態による製造／ビルドアッププロセスの様々な段階の間のＰＯＬサブモジュールの概略的な側方断面図である。 本発明のいくつかの実施形態による製造／ビルドアッププロセスの様々な段階の間のＰＯＬサブモジュールの概略的な側方断面図である。 本発明のいくつかの実施形態による製造／ビルドアッププロセスの様々な段階の間のＰＯＬサブモジュールの概略的な側方断面図である。 本発明のいくつかの実施形態による製造／ビルドアッププロセスの様々な段階の間のＰＯＬサブモジュールの概略的な側方断面図である。 本発明のいくつかの実施形態による製造／ビルドアッププロセスの様々な段階の間のＰＯＬサブモジュールの概略的な側方断面図である。 本発明のいくつかの実施形態による製造／ビルドアッププロセスの様々な段階の間のＰＯＬサブモジュールの概略的な側方断面図である。 本発明のいくつかの実施形態による製造／ビルドアッププロセスの様々な段階の間のＰＯＬサブモジュールの概略的な側方断面図である。 本発明の別の実施形態による配線のなされたＰＯＬサブモジュールの一部分の概略的な側方断面図である。 本発明の別の実施形態による配線のなされたＰＯＬサブモジュールの一部分の概略的な側方断面図である。 本発明のある実施形態によるステップ状の導電性シムを有するＰＯＬサブモジュールの一部分の概略的な側方断面図である。 本発明のある実施形態による多層導電性シムアセンブリを有するＰＯＬサブモジュールの一部分の概略的な側方断面図である。
本発明の実施形態は、改善されたサーマルインターフェースが含まれているパワーオーバーレイ（ＰＯＬ）構造を提供し、同時に、そのようなＰＯＬ構造を形成する方法も提供する。ＰＯＬ構造は、高さが様々な複数の半導体デバイスに対応する導電性シムと、カプセル封じ材料および方法のための選択肢を増やすサーマルインターフェース層とを含む。
図２を参照すると、本発明のある実施形態による半導体デバイスアセンブリまたはパワーオーバーレイ（ＰＯＬ）構造４０が、示されている。ＰＯＬ構造４０は、その中に１つまたは複数の半導体デバイス４３、４４、４５を有するＰＯＬサブモジュール４２を含んでおり、これらの半導体デバイスは、様々な実施形態に従って、ダイ、ダイオード、または他のパワー電子デバイスの形態でありうる。図２には３つの半導体デバイス４３、４４、４５がＰＯＬサブモジュール４２に提供されているように示されているが、より多数またはより少数の半導体デバイス４３、４４、４５がＰＯＬサブモジュール４２に含まれている場合もあることが理解されよう。半導体デバイス４３、４４、４５に加え、ＰＯＬサブモジュール４２は、また、例えばゲートドライバなど、任意の数の追加的な回路構成部品４６を含むこともある。
半導体デバイス４３、４４、４５は、接着層５０によって、誘電層４８に結合されている。誘電層４８は、様々な実施形態に従い、ラミネーションまたはフィルムの形態を有することができ、また、カプトン（Ｋａｐｔｏｎ）（登録商標）、ウルテム（Ｕｌｔｅｍ）（登録商標）、ポリテトラフルオロエチレン（ＰＴＦＥ）、ユーピレックス（Ｕｐｉｌｅｘ）（登録商標）、ポリスルフォン材料（例えば、ユーデル（Ｕｄｅｌ）（登録商標）、レイデル（Ｒａｄｅｌ）（登録商標））、または液晶ポリマー（ＬＣＰ）やポリイミド材料などの他のポリマーフィルムなど、複数の誘電材料のうちの１つで形成することが可能である。
ＰＯＬサブモジュール４２は、また、メタライゼーション層または配線構造５２を含むが、これが、誘電層４８に形成されたバイア５６を通って延び半導体デバイス４３、４４、４５それぞれの上のコンタクトパッド５８に接続する金属配線５４によって、半導体デバイス４３、４４、４５への直接的な金属接続を形成する。
ＰＯＬサブモジュール４２は、更に、１つまたは複数の導電性スラブまたはシム６０を含んでおり、この１つまたは複数の導電性スラブまたはシム６０は、熱伝導性で導電性のコンタクト層６２を用いて、半導体デバイス４３、４４、４５に固定されている。様々な実施形態に従って、導電性コンタクト層６２は、例えば、はんだ材料、導電性接着剤、または焼結銀でありうる。導電性シム６０は、金属または合金材料であり、例えば、銅、アルミニウム、モリブデン、または銅−モリブデンもしくは銅−タングステンなどこれらの組み合わせ、更には、アルミニウム−シリコン、アルミニウム−シリコンカーバイド、アルミニウム−グラファイト、銅−グラファイトなどの複合材である。
ＰＯＬサブモジュール４２には、ＰＯＬサブモジュール４２における半導体デバイス４３、４４、４５と導電性シム６０との間およびこれらの周囲のギャップを充填し、ＰＯＬサブモジュール４２に追加的な構造上の一体性を提供するために、誘電性のフィラ材料６４も提供される。様々な実施形態に従い、誘電性フィラ材料６４は、例えば、アンダーフィル（例えば、毛細アンダーフィルや、ノーフローアンダーフィル）、カプセル封じ手段、シリコーン、または成形コンパウンドなどの、ポリマー材料の形態を有しうる。
ＰＯＬ構造４０は、また、半導体デバイス４３、４４、４５の冷却を容易にするヒートシンク６６を含む。ヒートシンク６６は、銅、アルミニウム、または複合材料など、熱伝導率の高い材料で構成されている。ヒートシンク６６は、導電性シム６０と誘電性フィラ材料６４との上に形成されたサーマルインターフェース基板または層６８によって、ＰＯＬサブモジュール４２に結合されている。
サーマルインターフェース層６８は、例えばサーマルパッド、サーマルペースト、サーマルグリース、またはサーマル接着剤などの、熱伝導性で電気絶縁性のポリマーまたは有機材料である。サーマルインターフェース層６８は、ヒートシンク６６を導電性シム６０から電気的に孤立させる。ある実施形態によると、サーマルインターフェース層６８は、樹脂またはエポキシのマトリクスに浮遊する導電性フィラ、粒子、またはファイバで構成される。例えば、サーマルインターフェース層６８は、アルミナおよび／または窒化ホウ素などの熱伝導性で電気絶縁性のフィラで充填されているエポキシまたはシリコン樹脂でよい。ある実施形態によると、サーマルインターフェース層６８は、約１００μｍの厚さを有する。しかし、当業者であれば、サーマルインターフェース層６８の厚さが設計上の仕様に基づいて変動しうることを、認識するはずである。サーマルインターフェース層６８は、ＤＢＣ基板と比較すると、より優れた熱特性を提供するのであるが、この理由は、サーマルインターフェース層６８がＤＢＣ基板に含まれるセラミック層の熱抵抗性の影響を受けないからである。
サーマルインターフェース層６８が、サーマルペースト、サーマルグリース、または有機材料によって予め形成されたシートやフィルムなどのサーマルパッドである実施形態では、ヒートシンク６６は、ＰＯＬサブモジュール４２の周囲の回りの複数の位置でネジや他の固定デバイス（図示せず）を用いて、ＰＯＬサブモジュール４２に固定されており、それによって、サーマルインターフェース層６８は、導電性シム６０とヒートシンク６６との間にサンドイッチ状態になる。あるいは、サーマルインターフェース層６８がポリマー接着剤である実施形態では、サーマルインターフェース層６８は、ＰＯＬサブモジュール４２に粘着性のベタベタした状態で適用され、ヒートシンク６６がサーマルインターフェース層６８の上に位置決めされた後で硬化されることにより、追加的な固定手段を用いることなく、ヒートシンク６６をＰＯＬサブモジュール４２に結合させることになる。
ＰＯＬサブモジュール４２は、また、図５との関係でより詳しく説明されるが、プリント回路板（ＰＣＢ）などの外部回路へのＰＯＬ構造４０の表面実装を可能にするために、入力−出力（Ｉ／Ｏ）接続７０を含む。ある例示的な実施形態によると、Ｉ／Ｏ接続７０は、ＰＣＢに取り付け／付着させＰＯＬ構造４０をＰＣＢに電気的に結合させるように構成されたボールグリッドアレイ（ＢＧＡ）はんだバンプ７２で形成されている。ただし、ランドグリッドアレイ（ＬＧＡ）パッドなど、他の適切な２次レベルのはんだ相互接続を用いることも可能である。ＢＧＡはんだバンプ７２は、高い応力状態における故障に対して抵抗性を有する信頼性の高い相互接続構造を提供する。図２に図解されているように、はんだバンプ７２は、ＰＯＬサブモジュール４２のはんだマスク層７４に形成された開口に位置決めされる。
次に図３を参照すると、本発明の別の実施形態によるＰＯＬ構造７６とＰＯＬサブモジュール７８とが、示されている。ＰＯＬ構造７６とＰＯＬサブモジュール７８とは、図２のＰＯＬ構造４０とＰＯＬサブモジュール４２とにおいて示されていた構成部品と類似の構成部品をいくつか含んでいるから、図２の構成部品を示すのに用いた参照番号を、図３における類似の構成部品を示すのにも用いることにする。
示されているように、ＰＯＬサブモジュール７８は、導電性シム６０とヒートシンク６６との間に位置決めされている多層サーマルインターフェース８０を含む。多層サーマルインターフェース８０は、第１のサーマルインターフェース層８２と、セラミック絶縁層８４と、第２のサーマルインターフェース層８６とを含む。ＰＯＬサブモジュール７８とヒートシンク６６との間にセラミック絶縁層８４を含むことで、高電圧の応用例のための追加的な電気的絶縁が提供される。絶縁層８４は、例えばアルミナや窒化アルミニウムなどのセラミック材料で構築することが可能である。
示されているように、第１のサーマルインターフェース層８２は、導電性シム６０とセラミック絶縁層８４との間でサンドイッチ状態になっている。ある実施形態によると、図３の第１のサーマルインターフェース層８２は、導電性シム６０をヒートシンク６６から電気的に絶縁しながら導電性シム６０からヒートシンク６６への熱伝導を可能にする図２のサーマルインターフェース層６８と類似の、熱伝導性で電気絶縁性の材料で構成されている。例示的な実施形態では、第１のサーマルインターフェース層８２は、アルミナや窒化ホウ素など、熱伝導性であるが電気絶縁性のフィラを用いて充填されているエポキシまたはシリコン樹脂で構成されている。
別の実施形態では、第１のサーマルインターフェース層８２は、図４に示されているように、導電性シム６０の上に多数の離散的なパッド８８として形成されている例えばはんだ、導電性接着剤、または焼結銀など、導電性の材料から構成される。隣接するパッド８８の間の横方向の空間９０は、様々な実施形態に従って、エアギャップとして残しておくことが可能であるし、または、誘電性のフィラ材料６４を用いて充填することも可能である。
次に、図３と図４との両方を参照すると、第２のサーマルインターフェース層８６は、セラミック絶縁層８４とヒートシンク６６との間でサンドイッチ状態になっている。ある実施形態によると、第２のサーマルインターフェース層８６は、図２のサーマルインターフェース層６８と類似の熱伝導性で電気絶縁性の材料で、構成されている。別の実施形態では、第２のサーマルインターフェース層８６は、例えば銀で充填されたエポキシまたはシリコン樹脂などの熱伝導性であり導電性でもある材料である。
図５は、本発明のある実施形態によるＰＯＬ構造４０（図２）とＰＯＬ構造７６（図３および４）とを組み入れたＰＯＬアセンブリ９２を図解している。示されているように、ＰＯＬ構造４０、７６のそれぞれのＩ／Ｏ接続７０は、例えばプリント回路板（ＰＣＢ）など外部の回路構成部品９４と結合されている。ＰＯＬアセンブリ９２においては２つのＰＯＬ構造４０、７６が図解されているが、当業者であれば、本発明の様々な実施形態によるとＰＯＬアセンブリ９２は任意の数のＰＯＬ構造を含むことができることを、認識するはずである。更に、ＰＯＬアセンブリ９２は、２つもしくはそれより多くのＰＯＬ構造４０または２つもしくはそれより多くのＰＯＬ構造７６など、ある単一のタイプのＰＯＬ構造を複数個含む場合もありうる。
次に図６〜１６を参照すると、図２のＰＯＬサブモジュール４２と図３および４のＰＯＬサブモジュール７８とを製造する技術のためのプロセスステップの詳細な図が、本発明のある実施形態に従って、提供されている。まず図６を参照すると、ＰＯＬサブモジュール４２、７８のビルドアッププロセスは、接着層５０を誘電層４８の上に適用することで開始する。この技術の次のステップでは、１つまたは複数の半導体デバイス４４、４５（例えば、２つの半導体デバイス）が、図７に図解されているように、接着層５０によって誘電層４８に固定される。半導体デバイス４４、４５を誘電層４８に固定するために、半導体デバイス４４、４５の上面９６が、接着層５０の上に配置される。次に、接着剤５０は、半導体デバイス４４、４５を誘電層４８の上に固定するために、硬化される。
次に、図８に図解されているように、複数のバイア５６が、接着層５０と誘電層４８とを通るように形成される。本発明のいくつかの実施形態によると、バイア５６は、レーザアブレーションまたはレーザ穴あけプロセス、プラズマエッチング、フォトデフィニション、または機械的な穴あけプロセスによって、形成することができる。
接着層５０と誘電層４８とを通るバイア５６の形成は、図８では、半導体デバイス４４、４５を接着層５０の上に配置した後で実行されるものとして示されているが、半導体デバイス４４、４５の配置をバイアが形成された後で行うことも可能であることが認識される。あるいは、バイアのサイズによって必要になる制約に応じて、最初に半導体デバイス４４、４５を接着層５０と誘電層４８との上に配置し、その後で、バイア５６は、半導体デバイス４４、４５の上に形成されたメタライゼーションによる複数の回路および／またはコンタクトパッド５８に対応する位置に事後的に形成される。更に、予め穴あけされたバイアと事後的に穴あけされたバイアとを組み合わせて用いることも可能である。
次に、図９および１０を参照すると、半導体デバイス４４、４５を誘電層４８の上に固定し、バイア５６が形成されると、バイア５６は、（反応性イオンエッチング（ＲＩＥ）によるすす除去プロセスなどの）洗浄が行われ、その後でメタライゼーションがなされて、メタライゼーションまたは相互接続層５４が形成される。メタライゼーション層５４は、典型的には、スパッタリングおよび電気めっきの応用の組み合わせを通じて形成される。ただし、金属積層について、他の無電界法を用いることもできることが認識される。例えば、スパッタリングプロセスを経由して、チタン接着層と銅シード層とを最初に適用し、その後で、銅の厚さを所望のレベルまで増加させる電気めっきプロセスを行うことが可能である。次に、適用された金属材料は、パターニングによって、所望の形状を有しており誘電層４８と接着層５０とを通って形成された垂直方向のフィードスルーとして機能する金属配線５４が、得られる。金属配線５４は、半導体デバイス４４、４５の回路および／またはコンタクトパッド５８から、バイア／開口５６を通り、誘電層４８の上面９８を横断するように延びる。
図１１に示されているように、はんだマスク層７４は、パターニングのなされた金属配線５４の上に適用され、保護コーティングを提供し、配線パッドを画定する。別の実施形態では、配線パッドは、はんだ適性を助ける目的でＮｉまたはＮｉ／Ａｕなどの金属仕上げを有しうることが考えられる。
次に図１２を参照すると、製造技術の次のステップでは、導電性コンタクト層６２が、半導体デバイス４４、４５の底面１００に適用される。次に、導電性シム６０の底面１０２が、導電性コンタクト層６２によって、半導体デバイス４４、４５に結合される。
本発明のある実施形態によると、図１２に示されているように、半導体デバイス４４、４５は、異なる厚さ／高さを有しうる。半導体デバイス４４、４５それぞれの全体的な高さを等しくするため、半導体デバイス４４、４５／導電性シム６０対のそれぞれの対の全体的な厚さ／高さが等しくなり、導電性シム６０の背面が「平坦化」されるように、導電性シム６０を異なる高さを有するようにすることができる。
図１３に示されているように、ＰＯＬサブモジュール４２、７８を製造するビルドアップ技術は、誘電性フィラ材料６４を適用してＰＯＬサブモジュール４２、７８における半導体デバイス４４、４５と導電性シム６０との間およびその周囲のギャップを充填するように継続され、それによって、誘電層４８が制約され、ＰＯＬサブモジュール４２、７８に追加的な電気絶縁性と構造上の一体性とが提供されることになる。ある実施形態では、誘電性フィラ材料６４は、オーバーモールド技術を用いて適用され、硬化される。誘電性フィラ材料６４が硬化されると、その次に、研磨動作を用いて誘電性フィラ材料６４の一部１０４を取り除き、導電性シム６０を露出させる。この研磨動作は、導電性シム６０の上面１０６と誘電性フィラ材料６４の上面１０８とが図１４に示されているように同一平面になるように、導電性シム６０の高さのどのような変動でも取り除くために用いることもできる。あるいは、誘電性フィラ材料６４を適用するのにオーバーモールドまたはカプセル封じ技術を用いることができ、それによって、硬化した後の誘電性フィラ材料６４の上面１０８と導電性シム６０の上面１０６とを研磨ステップなしで同じ高さにすることができる。更に別の実施形態では、誘電性フィラ材料６４を、アンダーフィル技術を用いて適用することも可能である。
製造プロセスの次のステップでは、サーマルインターフェース１１２の第１の側１１０が、図１５に示されているように、導電性シム６０と誘電性フィラ材料６４とのそれぞれの上面１０６、１０８に適用される。サーマルインターフェース１１２が単一のサーマルインターフェース層６８（図２）で構成されている実施形態では、サーマルインターフェース１１２は、導電性シム６０と誘電性フィラ材料６４との上面１０６、１０８に１回のステップで適用される。あるいは、サーマルインターフェース１１２は、図３および４に示されているように、多層のサーマルインターフェース８０で構成されている場合がある。図３および４も同様に参照すると、多層サーマルインターフェース８０の個別の複数の層は、導電性シム６０と誘電性フィラ材料６４との上面１０６、１０８に、ビルドアップ技術を用いて、シーケンシャルに適用される。ここで、第１のサーマルインターフェース層８２が誘電性フィラ材料６４と導電性シム６０との上に適用され、次に、セラミック絶縁層８４が第１のサーマルインターフェース層８２の上に適用され、最後に、第２のサーマルインターフェース層８６がセラミック絶縁層８４の上面に適用される。
製造技術の次のステップでは、Ｉ／Ｏ接続７０が、はんだマスク層７４に適用される。ある実施形態では、ある実施形態では、Ｉ／Ｏ接続７０は、図１６に示されているように、はんだバンプ７２である。ビルドアップ技術の別の実施形態では、Ｉ／Ｏ接続７０は、図１７に示されているように、スルーホール構成部品のためのリード１１４として構成されている。ＰＯＬサブモジュール４２、７８のビルドアッププロセスが終了した後では、ヒートシンク６６は、サーマルインターフェース１１２の第２の側１１６に取り付けられている。ＰＯＬサブモジュール４２、７８は、ＰＣＢ９４（図５）などの外部回路への表面実装のために個別化することができる。
次に図１８を参照すると、ＰＯＬサブモジュール１１８の別の実施形態が図解されている。ＰＯＬサブモジュール１１８は、図２のＰＯＬサブモジュール４２に示されていた構成部品と類似するいくつかの構成部品を含むため、図２で構成部品を示すのに用いられていた参照番号を、図１８における類似の構成部品を示すのにも用いることにする。
示されているように、ＰＯＬサブモジュール１１８は、接着層５０によって誘電層４８に実装されている半導体デバイス４４を含む。金属配線５４が、誘電層４８に形成されたバイア５６を通って延び、半導体デバイス４４上のコンタクトパッド（図示せず）に接続する。導電性シム１２０は、導電性コンタクト層６２によって、それぞれの半導体デバイス４４に結合されている。図２の導電性シム６０と同じように、導電性シム１２０は、例えば銅、アルミニウム、モリブデン、またはこれらの組み合わせなどの金属または合金材料で構成されている。誘電性フィラ材料６４が、ＰＯＬサブモジュール１１８において半導体デバイス４４と導電性シム１２０との間およびそれらの周囲のギャップを充填するために提供される。サーマルインターフェース層６８（図２）や多層サーマルインターフェース８０（図３）などのサーマルインターフェース１１２が、誘電性フィラ材料６４と導電性シム１２０との上に提供される。
図１８に示されているように、導電性シム１２０は、リードフレーム１２２に結合されている。本発明のいくつかの実施形態によると、リードフレーム１２２は、導電性シム１２０が導電性コンタクト層６２の中に配置される前に、導電性シム１２０に予め取り付けられる。例えば、リードフレーム１２２と導電性シム６０とは、共通の銅スラブから予め製造されているか、または、リードフレーム１２２は、はんだ付け、ろう付け、溶接、またはＰＯＬサブモジュール１１８の中への組み立てのための他の類似の方法などの高温結合プロセスによって、導電性シム６０に予め取り付けられていることがありうる。あるいは、その代わりに、リードフレーム１２２は、ＰＯＬサブモジュール１１８の製造が終了した後で、事後的に取り付けられることが理解されよう。
次に、図１９および２０を参照すると、ＰＯＬサブモジュール１２４が高さの異なる半導体デバイス１２６、１２８を含むような状況に対応する、ＰＯＬサブモジュール１２４の２つの代替的な実施形態が図解されている。再びのことであるが、ＰＯＬサブモジュール１２４は、図２のＰＯＬサブモジュール４２に示されていた構成部品と類似するいくつかの構成部品を含むため、図２で構成部品を示すのに用いられていた参照番号を、図１９および２０における類似の構成部品を示すのにも用いることにする。
最初に図１９を参照すると、ステップ状の構成を有する導電性シム１３０を含む代替的な実施形態が示されている。示されているように、導電性シム１３０の第１の部分１３２は第１の高さまたは厚さ１３４を有しており、導電性シム１３０の第２の部分１３６は、導電性シム１３０の平坦な上面１４０を維持しながら半導体デバイス１２６、１２８の異なる高さに対応する第２の高さまたは厚さ１３８を有している。
ＰＯＬサブモジュール１２４の別の実施形態が図２０に示されており、この実施形態では、第１の導電性シム１４２は、例えば導電性コンタクト層６２（図２）と類似するはんだなど、第１の導電性コンタクト層１４４を用いて、半導体デバイス１２６に結合されている。第１の導電性シム１４２は、第１の導電性シム１４２の上面１４６と半導体デバイス１２８の上面１４８とが同一平面となるような、大きさを有する。次に、第２の導電性コンタクト層１５０が、第１の導電性シム１４２と半導体デバイス１２８との上面に適用される。ある実施形態では、第２の導電性コンタクト層１５０は、はんだで構成されている。次に、少なくとも半導体デバイス１２６、１２８の全体的な幅に及ぶサイズを有する第２の導電性シム１５２が、示されているように、第２の導電性シム１５２に取り付けられる。
このように、本発明の実施形態は、ＤＢＣ基板の短所を含まないサーマルインターフェースを含むＰＯＬパッケージングおよび配線構造を、効果的に提供する。例えば、サーマルインターフェース層６８と多層サーマルインターフェース８０とは、誘電性フィラ材料６４が適用され硬化される後に行われる製造ステップにおいて適用されるのであるから、誘電性フィラ材料６４を、より高コストであり時間を要し結果的に空洞を生じさせる可能性がより高いアンダーフィルプロセスではなく、カプセル封じまたはオーバーモールド技術を用いて、適用することが可能である。また、サーマルインターフェースが、組立型の構成部品として提供されるのではなく、パッケージビルドアッププロセスの間に形成されるため、サーマルインターフェースの寸法および材料を、所望の動作特性に基づいて個別に決定することが可能である。更に、導電性シム６０、１２０、１３０、１４２、および／または１５２を用いることにより、様々な高さを有する複数の半導体デバイスに対応することが可能になる。
以上では高電圧電力の応用例において用いられるパワー半導体デバイスを含むものとして本発明の実施形態を説明したが、当業者であれば、ここで説明された技術は、低電力の応用例や、パワー半導体デバイスではない半導体デバイスや半導体デバイスの片側だけに至る電気的接続を有する半導体デバイスを組み入れたチップパッケージにも等しく適用可能であることを認識するであろう。
したがって、本発明のある態様によると、パワーオーバーレイ（ＰＯＬ）構造は、ＰＯＬサブモジュールを含む。ＰＯＬサブモジュールは、誘電層と、誘電層に付着された上面を有する半導体デバイスとを含む。半導体デバイスの上面は、その上に少なくとも１つのコンタクトパッドが形成されている。ＰＯＬサブモジュールは、また、誘電層を通って延び半導体デバイスの少なくとも１つのコンタクトパッドに電気的に結合されている金属配線構造を含む。導電性シムが半導体デバイスの底面に結合されていて、サーマルインターフェースの第１の側が導電性シムに結合されている。ヒートシンクが、電気絶縁性のサーマルインターフェースの第２の側に結合されている。
本発明の別の態様によると、パワーオーバーレイ（ＰＯＬ）構造を形成する方法が、半導体デバイスを用意するステップと、半導体デバイスの第１の表面を誘電層に付着させるステップと、誘電層を通るバイアを形成するステップと、誘電層におけるバイアを通って延び半導体デバイスと電気的に接続する金属配線構造を形成するステップと、を含む。この方法は、また、導電性シムの第１の表面を半導体デバイスの第２の表面に付着させるステップと、導電性シムの第２の表面の上にサーマルインターフェースを形成するステップと、を含む。更に、この方法は、ヒートシンクを導電性シムに、ヒートシンクと導電性シムとの間に位置決めされたＤＢＣ基板を除いて、熱的に結合させるステップを含む。
本発明の更に別の態様によると、パワーオーバーレイ（ＰＯＬ）パッケージング構造が、ＰＯＬサブモジュールを含む。このＰＯＬサブモジュールは、誘電層と、誘電層に取り付けられている第１の半導体デバイスと、第１の半導体デバイスの第１の側に電気的に結合された配線構造とを含む。この配線構造は、誘電層を通って延び、第１の半導体デバイスの上の少なくとも１つのコンタクトパッドに電気的に接続する。第１の導電性シムが、第１の半導体デバイスの第２の側に結合された底面と、間に位置決めされているＤＢＣ基板を除いて、この第１の導電性シムの上面に結合されたサーマルインターフェースと、を有する。ヒートシンクが、サーマルインターフェースに直接結合されている。
本発明の更に別の態様によると、半導体デバイスパッケージが、第１の半導体デバイスと、第１の半導体デバイスの厚さよりも大きな厚さを有する第２の半導体デバイスと、第１および第２の半導体デバイスの第１の表面に結合された絶縁基板と、を含む。メタライゼーション層が絶縁基板を通って延び、このメタライゼーション層の第１の表面は第１および第２の半導体デバイスのコンタクトパッドに結合されている。第１の側を有する第１の導電性シムが、導電性コンタクト層を経由して第１の半導体デバイスに結合されており、第１の側を有する第２の導電性シムが、導電性コンタクト層を経由して第１の半導体デバイスに結合されている。第１の導電性シムは、第２の導電性シムの厚さよりも大きな厚さを有し、第１および第２の導電性シムの第２の側は同一平面上にある。
本発明の更に別の態様によると、半導体デバイスパッケージが、複数のバイアがそこを通って形成された誘電層と、誘電層の上面に結合された第１の表面を有する半導体デバイスと、を含む。この半導体デバイスパッケージは、また、誘電層の底面に結合されている金属配線構造を含む。この金属配線構造は、誘電層の複数のバイアを通って延び、半導体デバイスの第１の表面に接続する。半導体デバイスパッケージは、また、半導体デバイスの第２の表面に結合された底面を有する導電性シムと、この有機サーマルインターフェースと導電性シムとの間に位置決めされたＤＢＣ基板を除いて、導電性シムの上面に結合されている有機サーマルインターフェースと、を含む。
以上では、ほんの限られた数の実施形態との関係において、本発明について詳細に説明してきたが、本発明がこれらの開示された実施形態に限定されないことは、容易に理解されるはずである。むしろ、本発明は、以上では述べていないが本発明の精神および範囲に相応する変更、改変、置換、または均等な構成を任意の数だけ組み入れるような修正が可能である。更に、本発明の様々な実施形態について説明してきたが、本発明のいくつかの形態が、説明した実施形態の一部だけを含む場合もありうることを理解すべきである。したがって、本発明は、以上の説明に限定されるものと見なすべきではなく、添付の特許請求の範囲によってのみ限定される。
１０ パワーオーバーレイ（ＰＯＬ）構造
１２ パワー半導体デバイス
１４ 誘電層
１６ 接着剤
１８ 金属配線
２２ ヒートシンク
２４ ＤＢＣ基板
２６ セラミック基板
２８ 上側シート
３０ 下側シート
３２ はんだ
３４ 誘電性有機材料
３６ ＰＯＬサブモジュール
３８ サーマルパッドまたはサーマルグリース
４０ ＰＯＬ構造
４２ ＰＯＬサブモジュール
４３ 半導体デバイス
４４ 半導体デバイス
４５ 半導体デバイス
４６ 追加的な回路構成部品
４８ 誘電層
５０ 接着層
５２ 配線構造
５４ 金属配線
５６ バイア
５８ コンタクトパッド
６０ 導電性シム
６２ 導電性コンタクト層
６４ 誘電性フィラ材料
６６ ヒートシンク
６８ サーマルインターフェース層
７０ 入力−出力（Ｉ／Ｏ）接続
７２ ボールグリッドアレイ（ＢＧＡ）はんだバンプ
７４ はんだマスク層
７６ 別の実施形態によるＰＯＬ構造
７８ 別の実施形態によるＰＯＬサブモジュール
８０ 多層サーマルインターフェース
８２ 第１のサーマルインターフェース層
８４ セラミック絶縁層
８６ 第２のサーマルインターフェース層
８８ 離散的パッド
９０ 横方向の空間
９２ ＰＯＬアセンブリ
９４ 外部回路構成部品
９６ 半導体デバイスの上面
９８ 誘電層の上面
１００ 半導体デバイスの底面
１０２ 導電性シムの底面
１０４ 誘電性フィラ材料の一部
１０６ 導電性シムの上面
１０８ 誘電性フィラ材料の上面
１１０ サーマルインターフェースの第１の側
１１２ サーマルインターフェース
１１４ リード
１１６ サーマルインターフェースの第２の側
１１８ ＰＯＬサブモジュール
１２０ 導電性シム
１２２ リードフレーム
１２４ ＰＯＬサブモジュール
１２６ 半導体デバイス
１２８ 半導体デバイス
１３０ ステップ状の構成を有する導電性シム
１３２ 導電性シムの第１の部分
１３４ 第１の高さまたは厚さ
１３６ 導電性シムの第２の部分
１３８ 第２の高さまたは厚さ
１４０ 導電性シムの平坦な上面
１４２ 第１の導電性シム
１４４ 第１の導電性コンタクト層
１４６ 第１の導電性シムの上面
１４８ 半導体デバイスの上面
１５０ 第２の導電性コンタクト層
１５２ 第２の導電性シム

Claims (21)

  1. 誘電層、
    前記誘電層に付着されており、少なくとも１つのコンタクトパッドがその上に形成されている上面を有する少なくとも１つの半導体デバイス、
    前記誘電層を通って延び、前記少なくとも１つの半導体デバイスの前記少なくとも１つのコンタクトパッドに電気的に結合されている金属配線構造、
    前記金属配線構造に接続された追加的な回路構成部品、
    前記少なくとも１つの半導体デバイスの底面に結合された導電性シム、
    前記導電性シムに結合された第１の側を有するサーマルインターフェースを備えているパワーオーバーレイ（ＰＯＬ）サブモジュールと、
    前記サーマルインターフェースの第２の側に結合されたヒートシンクと
    を備え、
    前記少なくとも１つの半導体デバイスが、電力半導体デバイスを含み、
    前記ヒートシンクと前記追加的な回路構成部品との間に誘電性のフィラ材料が配置される、ＰＯＬ構造。
  2. 前記追加的な回路構成部品が、非電力半導体デバイス又は、非半導体デバイスを含む、請求項１記載のＰＯＬ構造。
  3. 前記少なくとも１つの半導体デバイスが、第１の半導体デバイスと、前記誘電層に付着されており、少なくとも１つのコンタクトパッドがその上に形成されている上面を有する第２の半導体デバイスとを含み、
    前記導電性シムが、第１の導電性シムと、前記第２の半導体デバイスの底面及び前記サーマルインターフェースの前記第１の側に結合された第２の導電性シムとを含み、前記誘電性のフィラ材料が、前記誘電層と前記サーマルインターフェースとの間の空間において前記第１及び／又は第２の半導体デバイスと前記第１及び／又は第２の導電性シムとの周囲に位置決めされ、
    前記ヒートシンクと前記追加的な回路構成部品との間に導電性シムが配置されず、
    前記追加的な回路構成部品が、前記第１の半導体デバイスと前記第２の半導体デバイスの間に配置される、請求項１または２に記載のＰＯＬ構造。
  4. 前記第１及び第２の導電性シムが銅、モリブデン、およびアルミニウムのうちの少なくとも１つを含み、
    前記第１の半導体デバイスと前記第１の導電性シムとの間に位置決めされており前記第１の導電性シムを前記第１の半導体デバイスに固定するはんだ材料、導電性接着剤、および焼結銀層のうちの１つを更に備え、
    前記追加的な回路構成部品が、前記第１または第２の半導体デバイスに対するゲートドライバであり、
    前記サーマルインターフェースと前記ヒートシンクとの間に配置された、電気的絶縁性のセラミック絶縁層と、
    前記ヒートシンクと前記セラミック絶縁層との間に配置されたサーマルインターフェースの第２の層と、
    を含む、請求項３に記載のＰＯＬ構造。
  5. 前記ＰＯＬサブモジュールに電気的に結合されたリードフレームを更に備えており、
    前記リードフレームが前記第１または第２の導電性シムに直接に取り付けられている、
    請求項３または４のいずれかに記載のＰＯＬ構造。
  6. パワーオーバーレイ（ＰＯＬ）構造であって、
    誘電層、
    前記誘電層に取り付けられ、少なくとも１つのコンタクトパッドを備える上面を有する少なくとも１つの半導体デバイス、
    前記少なくとも１つの半導体デバイスの第１の側に電気的に結合された配線構造であって、前記誘電層を通って延び、前記少なくとも１つの半導体デバイスの上の少なくとも１つのコンタクトパッドに電気的に接続する配線構造、
    前記配線構造に接続された追加的な回路構成部品、
    前記少なくとも１つの半導体デバイスの第２の側に結合される第１の面を備える導電性シム、
    前記導電性シムの第２の面に結合されたサーマルインターフェース
    を備えているＰＯＬサブモジュールと、
    前記サーマルインターフェースに直接結合されたヒートシンクと
    を備え、
    前記少なくとも１つの半導体デバイスが、電力半導体デバイスを含み、
    前記ＰＯＬ構造が、前記ヒートシンクと前記少なくとも１つの半導体デバイスとの間にダイレクトボンドカッパー（ＤＢＣ）基板を備えておらず、
    前記ヒートシンクと前記追加的な回路構成部品との間に誘電性のフィラ材料が配置される、ＰＯＬ構造。
  7. 前記少なくとも１つの半導体デバイスが、第１の半導体デバイスと、その第１の側に前記配線構造に電気的に結合され、前記誘電層に取り付けられている第２の半導体デバイスとを備え、
    前記導電性シムが、第１の導電性シムと、前記第２の半導体デバイスの第２の側に結合された底面と、前記サーマルインターフェースに結合された上面とを有する第２の導電性シムを備え、
    前記追加的な回路構成部品が、前記第１の半導体デバイスと前記第２の半導体デバイスの間に配置され、
    前記サーマルインターフェースが電気絶縁性である、請求項６に記載のＰＯＬ構造。
  8. 前記サーマルインターフェースが、間に位置決めされたＤＢＣ基板を除いて、前記第１の導電性シムに結合されている、請求項３乃至７のいずれかに記載のＰＯＬ構造。
  9. 前記ＰＯＬサブモジュールは入力／出力接続によってプリント回路板に取り付けられている、請求項１乃至８のいずれかに記載のＰＯＬ構造。
  10. 前記第２の半導体デバイスが複数の半導体デバイスを含み、単一の前記第２の導電性シムが、前記第２の半導体デバイスの複数の半導体デバイスの第２の側の両方に結合される、請求項３乃至５のいずれかまたは７に記載のＰＯＬ構造。
  11. 前記サーマルインターフェースは、
    前記第１の導電性シムに結合された第１のサーマルインターフェースと、
    前記第２の導電性シムに結合された第２のサーマルインターフェースとを含み、
    前記第１及び第２のサーマルインターフェースの間にエアギャップが配置される、請求項１０に記載のＰＯＬ構造。
  12. 前記第１の導電性シムの前記底側が前記第２の半導体デバイスの第２の側に結合され、
    前記第２の半導体デバイスが、前記第１の半導体デバイスの垂直方向の高さと異なる垂直方向の高さを有し、
    前記第１の導電性シムの第１の部分が前記第１の半導体デバイスに結合されており、
    前記第１の導電性シムの第２の部分が前記第２の半導体デバイスに結合されており、
    前記第１の導電性シムの前記第１の部分と前記第１の半導体デバイスとの全体的な垂直方向の高さが、前記第１の導電性シムの前記第２の部分と前記第２の半導体デバイスとの全体的な垂直方向の高さとが実質的に等しい、請求項１１記載のＰＯＬ構造。
  13. プリント回路板と、
    入力／出力接続によって前記プリント回路板に取り付けられている、請求項１乃至１２のいずれかに記載の第１のＰＯＬ構造と、
    入力／出力接続によって前記プリント回路板に取り付けられている、請求項１乃至１２のいずれかに記載の第２のＰＯＬ構造と、
    を備えている、ＰＯＬアセンブリ。
  14. 前記第１の導電性シムに結合されており、前記ＰＯＬサブモジュールを前記プリント回路板に電気的に接続するように構成されているリードフレームと、を更に備えている、請求項１３記載のＰＯＬアセンブリ。
  15. パワーオーバーレイ（ＰＯＬ）構造を形成する方法であって、
    少なくとも１つの半導体デバイス及び追加的な回路構成部品を用意するステップと、
    前記少なくとも１つの半導体デバイス及び前記追加的な回路構成部品の第１の表面を誘電層に付着させるステップと、
    前記誘電層を通るバイアを形成するステップと、
    前記誘電層における前記バイアを通って延び、前記少なくとも１つの半導体デバイス及び前記追加的な回路構成部品と電気的に接続する金属配線構造を形成するステップと、
    導電性シムの上面を前記少なくとも１つの半導体デバイスの第２の表面に付着させるステップと、
    前記導電性シムの底面にサーマルインターフェースを形成するステップと、
    ヒートシンクを前記導電性シムに直接結合させるステップと、
    前記ヒートシンクと前記追加的な回路構成部品との間に誘電性のフィラ材料を配置するステップと、
    を含み、
    前記少なくとも１つの半導体デバイスが、電力半導体デバイスを含み、
    前記ヒートシンクと前記追加的な回路構成部品との間に誘電性のフィラ材料と前記サーマルインターフェースとが配置される、方法。
  16. 前記少なくとも１つの半導体デバイスが、第１の半導体デバイスと、前記誘電層に付着されており、少なくとも１つのコンタクトパッドがその上に形成されている上面を有する第２の半導体デバイスとを含み、
    前記導電性シムが、第１の導電性シムと、前記第２の半導体デバイスの底面及び前記サーマルインターフェースの第１の側に結合された第２の導電性シムとを含み、
    前記方法は、
    前記第２の半導体デバイスの第１の表面を前記誘電層に付着させるステップであって、
    前記追加的な回路構成部品が、前記第１の半導体デバイスと前記第２の半導体デバイスの間に配置される、前記ステップと、
    前記誘電層における前記バイアを通って延び、前記第２の半導体デバイスと電気的に接続する金属配線構造を形成するステップと、
    前記第２の導電性シムの第１の表面を前記第２の半導体デバイスの第２の表面に付着させるステップと、
    前記第２の導電性シムの第２の表面の上に前記サーマルインターフェースを形成するステップと、
    前記ヒートシンクを前記第２の導電性シムに熱的に結合させるステップと、
    前記サーマルインターフェースを形成する前に、ポリマー成型化合物を用いて前記第１及び／又は第２の半導体デバイスと前記第１及び／又は第２の導電性シムの少なくとも一部とをカプセル封じするステップとを更に含む、請求項１５記載の方法。
  17. 前記誘電層と前記サーマルインターフェースとの間にアンダーフィルを適用して前記第１及び／又は第２の半導体デバイスと前記第１及び／又は第２の導電性シムの少なくとも一部とをカプセル封じするステップを更に含む、請求項１６に記載の方法。
  18. 前記サーマルインターフェースを形成するステップが、熱伝導性液体か熱伝導性ペーストの一方を用いて前記第１及び／又は第２の導電性シムの第１の上面をコーティングするステップを含み、
    前記サーマルインターフェースを硬化させるステップを更に含む、請求項１６または１７に記載の方法。
  19. 導電性ペーストを用いて、前記第１及び／又は第２の導電性シムの前記第１の表面を前記第１及び／又は第２の半導体デバイスの前記第２の表面に付着させるステップと、
    前記金属配線構造を外部回路構造に取り付けるステップと、
    前記第１及び／又は第２の導電性シムに結合されたリードフレームを用意するステップと、
    を更に含み、前記リードフレームが前記ＰＯＬ構造と外部回路構造との間に配線を形成する、請求項１６乃至１８のいずれかに記載の方法。
  20. 前記サーマルインターフェースと前記ヒートシンクとの間に電気的絶縁性のセラミック絶縁層を配置するステップと、
    前記ヒートシンクと前記セラミック絶縁層との間にサーマルインターフェースの第２の層を配置するステップと、
    を含む、請求項１６乃至１９のいずれかに記載の方法。
  21. 前記サーマルインターフェースが、
    前記第１の導電性シムに結合された第１のサーマルインターフェースと、
    前記第２の導電性シムに結合された第２のササーマルインターフェースとを含み、
    前記第１及び第２のサーマルインターフェースの間にエアギャップが配置される、請求項１６乃至１９のいずれかに記載の方法。
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