JP2014179611A5 - - Google Patents

Claims (21)

1. 誘電層、
   前記誘電層に付着されており、少なくとも１つのコンタクトパッドがその上に形成されている上面を有する半導体デバイス、
   前記誘電層を通って延び、前記半導体デバイスの前記少なくとも１つのコンタクトパッドに電気的に結合されている金属配線構造、
   前記半導体デバイスの底面に結合された導電性シム、および
   前記導電性シムに結合された第１の側を有するサーマルインターフェース
   を備えているＰＯＬサブモジュールと、
   前記電気絶縁性のサーマルインターフェースの第２の側に結合されたヒートシンクと
   を備えているパワーオーバーレイ（ＰＯＬ）構造。
2. 前記誘電層と前記サーマルインターフェースとの間の空間において前記半導体デバイスと前記導電性シムとの周囲に位置決めされたカプセル封じ手段を更に備えている、請求項１記載のＰＯＬ構造。
3. 前記導電性シムが銅、モリブデン、およびアルミニウムのうちの少なくとも１つを含む、請求項１または２に記載のＰＯＬ構造。
4. 前記半導体デバイスと前記導電性シムとの間に位置決めされており前記導電性シムを前記半導体デバイスに固定するはんだ材料、導電性接着剤、および焼結銀層のうちの１つを更に備えている、請求項１乃至３のいずれかに記載のＰＯＬ構造。
5. 前記ＰＯＬサブモジュールに電気的に結合されたリードフレームを更に備えており、
   前記リードフレームが前記導電性シムに直接に取り付けられている、請求項１乃至４のいずれかに記載のＰＯＬ構造。
6. 誘電層、
   前記誘電層に取り付けられている第１の半導体デバイス、
   前記第１の半導体デバイスの第１の側に電気的に結合された配線構造であって、前記誘電層を通って延び、前記第１の半導体デバイスの上の少なくとも１つのコンタクトパッドに電気的に接続する配線構造、
   前記第１の半導体デバイスの第２の側に結合された底面を有する第１の導電性シム、および
   間に位置決めされているＤＢＣ基板を除いて、前記第１の導電性シムの上面に結合されたサーマルインターフェース
   を備えているＰＯＬサブモジュールと、
   前記サーマルインターフェースに直接結合されたヒートシンクと
   を備えているパワーオーバーレイ（ＰＯＬ）パッケージング構造。
7. 前記サーマルインターフェースが熱伝導性である、請求項１乃至６のいずれかに記載のＰＯＬ構造。
8. 前記サーマルインターフェースが、間に位置決めされたＤＢＣ基板を除いて、前記導電性シムに結合されている、請求項１乃至７のいずれかに記載のＰＯＬ構造。
9. プリント回路板を更に備えており、前記ＰＯＬサブモジュールは入力／出力接続によって前記プリント回路板に取り付けられている、請求項１乃至４のいずれかに記載のＰＯＬ構造。
10. 前記第１の半導体デバイスと前記第１の導電性シムの少なくとも一部とを包囲するフィラ材料を更に備えている、請求項６記載のＰＯＬパッケージング構造。
11. 前記誘電層に取り付けられた第１の側を有する第２の半導体デバイスを更に備えている、請求項６または１０記載のＰＯＬパッケージング構造。
12. 前記第１の導電性シムの前記底側が前記第２の半導体デバイスの第２の側に結合され、
    前記第２の半導体デバイスが、前記第１の半導体デバイスの垂直方向の高さと異なる垂直方向の高さを有し、
    前記第１の導電性シムの第１の部分が前記第１の半導体デバイスに結合されており、 前記第１の導電性シムの第２の部分が前記第２の半導体デバイスに結合されており、
    前記第１の導電性シムの前記第１の部分と前記第１の半導体デバイスとの全体的な垂直方向の高さが、前記第１の導電性シムの前記第２の部分と前記第２の半導体デバイスとの全体的な垂直方向の高さとが実質的に等しい、請求項１１記載のＰＯＬパッケージング構造。
13. 前記第２の半導体デバイスに結合された底面を有する第２の導電性シムを更に備えている、請求項１１記載のＰＯＬパッケージング構造。
14. プリント回路板と、
    前記第１の導電性シムに結合されており、前記ＰＯＬサブモジュールを前記プリント回路板に電気的に接続するように構成されているリードフレームと、
    を更に備えている、請求項１１記載のＰＯＬパッケージング構造。
15. パワーオーバーレイ（ＰＯＬ）構造を形成する方法であって、
    半導体デバイスを用意するステップと、
    前記半導体デバイスの第１の表面を誘電層に付着させるステップと、
    前記誘電層を通るバイアを形成するステップと、
    前記誘電層における前記バイアを通って延び、前記半導体デバイスと電気的に接続する金属配線構造を形成するステップと、
    導電性シムの第１の表面を前記半導体デバイスの第２の表面に付着させるステップと、
    前記導電性シムの第２の表面の上にサーマルインターフェースを形成するステップと、
    ヒートシンクを前記導電性シムに、前記ヒートシンクと前記導電性シムとの間に位置決めされたＤＢＣ基板を除いて、熱的に結合させるステップと、
    を含む方法。
16. 前記サーマルインターフェースを形成する前に、ポリマー成型化合物を用いて前記半導体デバイスと前記導電性シムの少なくとも一部とをカプセル封じするステップを更に含む、請求項１５記載の方法。
17. 前記誘電層と前記サーマルインターフェースとの間にアンダーフィルを適用して前記半導体デバイスと前記導電性シムの少なくとも一部とをカプセル封じするステップを更に含む、請求項１５または１６に記載の方法。
18. 前記サーマルインターフェースを形成するステップが、熱伝導性液体か熱伝導性ペーストの一方を用いて前記導電性シムの前記第１の上面をコーティングするステップを含み、
    前記サーマルインターフェースを硬化させるステップを更に含む、請求項１５乃至１７のいずれかに記載の方法。
19. 導電性ペーストを用いて、前記導電性シムの前記第１の表面を前記半導体デバイスの前記第２の表面に付着させるステップと、
    前記金属配線構造を外部回路構造に取り付けるステップと、
    前記導電性シムに結合されたリードフレームアセンブリを用意するステップと、を更に含み、前記リードフレームが前記ＰＯＬ構造と外部回路構造との間に配線を形成する、請求項１５乃至１７のいずれかに記載の方法。
20. 第１の半導体デバイスと、
    前記第１の半導体デバイスの厚さよりも大きな厚さを有する第２の半導体デバイスと、
    前記第１および第２の半導体デバイスの第１の表面に結合された絶縁基板と、
    前記絶縁基板を通って延び、前記第１および第２の半導体デバイスのコンタクトパッドに結合された第１の表面を有するメタライゼーション層と、
    導電性コンタクト層を経由して前記第１の半導体デバイスに結合された第１の側を有する第１の導電性シムと、
    前記導電性コンタクト層を経由して前記第２の半導体デバイスに結合された第１の側を有する第２の導電性シムと、を備えており、
    前記第１の導電性シムは、前記第２の導電性シムの厚さよりも大きな厚さを有し、
    前記第１および第２の導電性シムの第２の側は同一平面上にある、半導体デバイスパッケージ。
21. 複数のバイアがそこを通って形成された誘電層と、
    前記誘電層の上面に結合された第１の表面を有する半導体デバイスと、
    前記誘電層の底面に結合されており、前記誘電層の前記複数のバイアを通って延び、前記半導体デバイスの前記第１の表面に接続する金属配線構造と、
    前記半導体デバイスの第２の表面に結合された底面を有する導電性シムと、
    この有機サーマルインターフェースと前記導電性シムとの間に位置決めされたＤＢＣ基板を除き、前記導電性シムの上面に結合された有機サーマルインターフェースと、
    を備えている半導体デバイスパッケージ。