KR101391924B1 - 반도체 패키지 - Google Patents

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dimple
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임승원
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Abstract

본 발명은 절연성 기판 상에 전력 제어용 반도체 칩이 탑재되는 고전력 반도체 패키지에 관한 것이다. 본 발명의 일실시예에 따른 고전력 반도체 패키지는, 상호 대향하는 제 1 면 및 제 2 면을 포함하는 절연성 기판; 절연성 기판의 제 1 면 상에 형성되고, 복수의 제 1 딤플들(dimples)을 갖는 배선 패턴; 절연성 기판의 제 1 면 상에 탑재되고, 배선 패턴과 전기적으로 연결되는 전력 제어용 반도체 칩; 및 절연성 기판의 제 2 면을 노출시키면서 절연성 기판, 배선 패턴 및 전력 제어용 반도체 칩을 봉지하는 몰딩 부재를 포함한다.
딤플, 인쇄회로기판, IGBT

Description

반도체 패키지{Semiconductor package}
도 1은 종래의 고전력 반도체 패키지를 나타내는 단면도이다.
도 2a는 본 발명의 일부 실시예에 따른 고전력 반도체 패키지를 도시하는 단면도이다.
도 2b는 도 2a에 도시된 배선 패턴을 도시하는 상면도이다.
도 3a는 본 발명의 일부 실시예에 따른 제 1 딤플을 포함하는 고전력 반도체 패키지의 전단 응력 평가 결과를 나타내는 응력-변형 선도이다.
도 3b는 제 1 딤플이 없는 종래의 고전력 반도체 패키지의 전단 응력 평가 결과를 나타내는 응력-변형 선도이다.
도 4a는 본 발명의 다른 실시예들에 따른 고전력 반도체 패키지를 도시하는 단면도이다.
도 4b는 도 4a에 도시된 기저 금속층을 도시하는 상면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 절연성 기판 200: 배선 패턴
150D, 200D1, 200D2: 딤플 300a, 300b: 반도체 칩
400: 와이어 500: 리드
600: 몰딩 부재
1000, 2000: 고전력 반도체 패키지
본 발명은 고전력 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 절연성 기판 상에 전력 제어용 반도체 칩이 탑재되는 고전력 반도체 패키지에 관한 것이다.
전력 소자, 예를 들면, 실리콘 제어 정류기(silicon-controlled rectifier; SCR), 전력 트랜지스터, 절연된 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor; IGBT), 모스 트랜지스터, 전력 정류기, 전력 레귤레이터, 인버터, 컨버터 또는 이들이 조합된 전력 제어용 반도체 칩은 30 V 내지 1000 V 또는 그 이상의 고전압에서 동작하도록 설계된다.
도 1은 종래의 고전력 반도체 패키지(100)를 나타내는 단면도이다.
도 1을 참조하면, 고전력 반도체 패키지(100)에 적용되는 기판(10)은 절연성 기판으로서, 세라믹 기판이 사용될 수 있다. 기판의 상면 상에는 배선 패턴(20)이 배치되고, 상술한 전력 제어용 반도체 칩(30)이 탑재될 수 있다.
전력 제어용 반도체 칩(30)의 상부 표면 상에는 배선 패턴(20)에 전기적으로 연결되는 본딩 패드들(30p)이 형성될 수 있다. 전력 제어용 반도체 칩(30)의 본딩 패드(30p)는, 일반적으로 와이어(40)에 의해 배선 패턴(20)에 전기적으로 연결된다. 와이어 본딩 공정 후에, 배선 패턴(20)은 고전력 반도체 패키지(100)의 외부 단자 역할을 하는 리드(50)에 연결된다. 이후, EMC(epoxy molding compound; 60)의 주입 공정(transfer molding process)에 의해 고전력 반도체 패키지(100)를 봉지(encapsulation)한다.
이와 같이 제조된 고전력 반도체 패키지는 사용시 높은 온도까지 승온되고, 반복되는 온도 사이클에 의해 전기적 및 기계적 신뢰성이 열화될 수 있으며, 그에 따라 수명이 단축되는 문제점이 있다. 예를 들면, 금속성 배선 패턴(20)과 세라믹 기판(10)의 열팽창률 차이에 의해 금속성 배선 패턴(20)과 세라믹 기판(10) 사이에 전단 응력(shear stress)이 발생할 수 있다. 또한, EMC(60)와 배선 패턴(20)의 열팽창률의 차이도 배선 패턴(20)에 전단 응력을 초래할 수 있다. 이와 같은 전단 응력은 종국적으로 절연성 기판(10)으로부터 배선 패턴(20)을 박리시켜, 고전력 반도체 패키지의 전기적 신뢰성을 열화시키고, 제품 수명을 단축시킬 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 절연성 기판을 사용하는 고전력 반도체 패키지에서, 금속성 배선 패턴과 절연성 기판 또는 몰딩 부재 사이의 열팽창률 차이로부터 발생하는 전단 응력을 완화시켜, 우수한 전기적 및 기계적 신뢰성을 확보하여, 제품 수명을 향상시킬 수 있는 고전력 반도체 패키지를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 고전력 반도체 패키지는, 상호 대향하는 제 1 면 및 제 2 면을 포함하는 절연성 기판; 상기 절연 성 기판의 상기 제 1 면 상에 형성되고, 복수의 제 1 딤플들(dimples)을 갖는 배선 패턴; 상기 절연성 기판의 상기 제 1 면 상에 탑재되고, 상기 배선 패턴과 전기적으로 연결되는 전력 제어용 반도체 칩; 및 상기 절연성 기판의 상기 제 2 면을 노출시키면서 상기 절연성 기판, 상기 배선 패턴 및 상기 전력 제어용 반도체 칩을 봉지하는 몰딩 부재를 포함할 수 있다.
일부 실시예에서, 상기 절연성 기판은 세라믹 기판일 수 있으며, 다른 실시예에서, 상기 절연성 기판은 금속계 질화물일 수도 있다. 일부 실시예에서, 상기 배선 패턴은 구리 또는 구리 합금으로 형성함으로써, DBC 기판을 포함하는 고전력 반도체 패키지를 구현할 수도 있다.
일부 실시예에서, 배선 패턴에 형성된 상기 제 1 딤플들은 0.1 mm 내지 3 mm 의 직경을 가질 수 있으며, 상기 제 1 딤플들은 상기 배선 패턴 두께의 10 % 내지 100 % 에 해당하는 두께를 가질 수 있다. 일부 실시예에서는, 상기 배선 패턴의 가장자리부에 집중되는 전단 응력을 완화하기 위하여, 상기 제 1 딤플은 상기 배선 패턴의 가장자리부에 배치될 수 있다.
상기 제 1 딤플들은 하나 이상의 열로 일정한 간격으로 배열될 수 있다. 또한, 일부 실시예에서, 상기 제 1 딤플은 상기 절연성 기판의 중심부 상에 배치된 상기 배선 패턴보다 상기 절연성 기판의 가장자리 상에 배치된 상기 배선 패턴 상에 더 많이 배치하여, 흡습 경로를 증가시킬 수 있다.
본 발명의 다른 실시예에 있어서, 상기 절연성 기판은 상기 제 2 면 상에 기저 금속층을 더 포함할 수 있으며, 이 경우 몰딩 부재는 상기 기저 금속층의 저면 을 노출시키면서 절연성 기판, 배선 패턴 및 전력 제어용 반도체 칩을 봉지한다. 상기 기저 금속층은 알루미늄, 알루미늄 합금, 구리 또는 구리 합금으로 이루어질 수 있다.
본 발명의 다른 실시예에서, 상기 절연성 기판은 상기 몰딩 부재에 의해 덮히는 상기 기저 금속층의 상기 가장자리부에 복수의 제 2 딤플을 더 포함할 수 있다. 상기 기저 금속층 상에 제 2 딤플을 형성하는 경우, 제 2 딤플은 상기 기저 금속층의 부피를 국소적으로 감소시키는 역할을 할 수 있다. 그에 따라, 기저 금속층의 가장자리부의 열팽창에 따른 변형을 감소시킬 수 있으며, 이로 인하여 기저 금속층과 절연성 기판의 열팽창률 차이에 의해 초래되는 전단 응력을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 2a는 본 발명의 일부 실시예에 따른 고전력 반도체 패키지(1000)를 도시하는 단면도이며, 도 2b는 도 2a에 도시된 배선 패턴(200)을 도시하는 상면도이다.
도 2a 및 도 2b를 참조하면, 고전력 반도체 패키지(1000)는 상호 대향하는 제 1 면(100a) 및 제 2 면(100b)을 포함하는 절연성 기판(100)을 포함한다. 절연성 기판(100)은 예를 들면 금속계 질화물 또는 세라믹 재료로 이루어질 수 있다. 금속계 질화물로서, 예를 들면, AlN 또는 SiN 이 사용될 수 있으며, 세라믹 재료로서, Al2O3 또는 BeO가 사용될 수 있다.
절연성 기판(100)의 제 1 면(100a)은 고전력 반도체 패키지(1000)의 내부로 향하는 절연 표면으로서, 제 1 면(100a) 상에 배선 패턴(200)이 배치된다. 배선 패턴(200)은 100 ㎛ 내지 500 ㎛의 두께(t)를 가질 수 있으며, 배선 패턴(200)은 알루미늄 또는 알루미늄 합금이 사용될 수 있다. 절연성 기판(100)이 세라믹 기판 인 경우, DBC 기판을 제공하기 위하여, 배선 패턴(200)은 구리 또는 구리 합금으로 이루어질 수도 있다. 이 경우, 구리 배선 패턴(200)의 산화를 방지하기 위하여 니켈층(미도시) 및/또는 금층(미도시)을 구리 배선 패턴(200) 상에 도금할 수도 있다.
배선 패턴(200)은 복수의 제 1 딤플(200D1, 200D2)을 구비한다. 일반적으로, 배선 패턴(200)의 가장자리부에서 전단 응력이 집중되어, 박리 현상이 초래될 수 있으므로, 각 배선 패턴(200)의 가장자리부에 제 1 딤플(200D1)을 주로 배치할 수 있다. 또한, 후술하는 바와 같이, 열을 많이 발생하는 전력 제어용 반도체 칩(300a) 및/또는 저전력 반도체 칩(300b)이 접촉하는 배선 패턴(200) 상의 영역에 제 1 딤플(200D2)을 형성할 수도 있다.
이와 같은, 제 1 딤플(200D1, 200D2)은 배선 패턴(200) 상에 제 1 딤플(200D1, 200D2)이 형성될 영역을 개구시키는 식각 마스크를 형성한 후, 배선 패턴(200)을 습식 식각함으로써 형성할 수 있다. 제 1 딤플(200D1, 200D2)은 0.1 mm 내지 3 mm 의 최대 직경(d)을 가질 수 있으며, 배선 패턴 두께(t)의 10 % 내지 100 %에 해당하는 깊이(h)를 갖도록 형성할 수 있다. 또한, 제 1 딤플(200D1, 200D2)은 도시된 바와 같이 하나의 열로 일정한 간격으로 배열될 수도 있으며, 2 열 이상의 열로 각 열의 제 1 딤플(200D1, 200D2)이 서로 교차되도록 배열될 수도 있다.
본 발명의 일부 실시예에서, 배선 패턴(200)에 형성된 제 1 딤플(200D1, 200D2)은 배선 패턴(200)의 부피를 감소시키는 역할을 할 수 있다. 그에 따라, 배선 패턴(200)의 열팽창에 따른 변형을 감소시킬 수 있으며, 이로 인하여 배선 패턴(200)과 절연성 기판(100)의 열팽창률 차이에 의해 초래되는 전단 응력을 감소시킬 수 있다. 또한, 배선 패턴(200)과 몰딩 부재(600)의 열팽창률 차이에 의해 초래되는 전단 응력을 감소시킬 수도 있다.
절연성 기판(100)의 제 1 면(100a) 상에 이들 배선 패턴(200)과 전기적으로 연결되는 전력 제어용 반도체 칩(300a)이 배치된다. 전력 제어용 반도체 칩(300a)의 저면은 드레인 전극 또는 접지 전극을 제공하기 위하여 예를 들면, 솔더링 또는 도전성 에폭시와 같은 접착 부재(300c)를 사용하여 배선 패턴(200) 상에 본딩될 수도 있다. 절연성 기판(100) 상에 이들 전력 제어용 반도체 칩(300a)을 제어하기 위한 IC 칩과 같은 저전력 반도체 칩(300b)을 배치하여, 스마트 또는 인텔리전트 전력 모듈을 제공할 수도 있다.
전력 제어용 반도체 칩(300a) 및/또는 저전력 반도체 칩(300b)은 상부 표면에 접속 패드(300ap, 300bp)를 구비할 수 있으며, 와이어(400)에 의해 접속 패드(300ap, 300bp)와 배선 패턴(200)이 서로 전기적으로 연결될 수 있다. 배선 패턴(200)은 리드(500)에 의해 고전력 반도체 패키지(1000) 외부의 회로와 접속될 수 있다.
와이어 공정이 끝난 후, 에폭시 몰딩 컴파운드와 같은 몰딩 부재(600)의 주 입 공정(transfer molding process)에 의해 고전력 반도체 패키지(1000)를 봉지(encapsulation)한다. 몰딩 부재(600)는 절연성 기판(100)의 제 2 면(100b)을 노출시키면서 다른 절연성 기판(100), 배선 패턴(200), 반도체 칩들(300a, 300b)을 봉지한다.
몰딩 부재(600)는 트랜스퍼 몰딩 공정에 의해 제 1 딤플(200D1, 200D2) 내로 침투하여 제 1 딤플(200D1, 200D2)을 매립할 수 있다. 이후, 당해 기술분야에서 잘 알려진 바에 같이, 몰딩 부재(600)의 경화 공정을 거쳐, 본 발명에 따른 고전력 반도체 패키지(1000)를 완성할 수 있다.
이와 같이, 트랜스퍼 몰딩 공정에서, 절연성 기판(100)의 제 2 면(100b)을 노출시킴으로써 고전력 반도체 패키지(1000)의 열방출 능력을 개선시킬 수 있다. 노출된 절연성 기판(100)의 제 2 면(100b) 상에는 히트 싱크(미도시)가 부착될 수 있다. 그러나, 절연성 기판(100)의 제 2 면(100b)을 노출시키는 경우, 몰딩 부재(600)와 절연성 기판(100)의 접촉 면적이 감소되어 몰딩 부재(600)와 절연성 기판(100) 사이의 접착력이 감소될 수 있으며 이로 인하여 고전력 반도체 패키지(1000)의 기계적 성능이 열화될 수 있다. 또한, 노출된 절연성 기판(100)과 몰딩 부재(600) 사이의 계면을 통하여 흡습 경로가 제공됨으로써 내습성이 약화될 수 있는 문제점이 발생할 수 있다.
그러나, 본 발명의 일부 실시예에 따르면, 제 1 딤플(200D1, 200D2)에 몰딩 부재(600)가 매립되는 것에 의하여, 배선 패턴(200)을 포함하는 절연성 기판(100) 과 몰딩 부재(600)의 접촉 면적이 증가될 수 있으므로, 절연성 기판(100)의 노출에 따른 몰딩 부재(600)와 절연성 기판(100)의 접착력 감소를 보상할 수 있는 이점이 있다. 또한, 일부 실시예에서, 제 1 딤플(200D1, 200D2)을, 절연성 기판(100)의 중심부 상에 배치된 배선 패턴(200) 보다 절연성 기판(100)의 가장자리 상에 배치된 배선 패턴(200) 상에 더 많이 배치함으로써, 노출된 절연성 기판(100)과 몰딩 부재(600) 사이를 통하여 제공되는 흡습 경로를 증가시킬 수 있으며, 이로 인하여 고전력 반도체 패키지(1000)의 내습성을 향상시킬 수 있다.
도 3a는 본 발명의 일부 실시예에 따른 제 1 딤플을 포함하는 고전력 반도체 패키지의 전단 응력 평가 결과를 나타내는 응력-변형 선도이며, 도 3b는 제 1 딤플이 없는 종래의 고전력 반도체 패키지의 전단 응력 평가 결과를 나타내는 응력-변형 선도이다. 도 3a 및 도 3b는 모두 도 2b에 도시된 것과 동일한 형태를 갖는 배선 패턴(200)이 형성된 절연성 기판(100)을 상용 시뮬레이션 툴에 의해 평가한 것이다. 최근 우수한 전기적 특성과 열방출 특성 때문에 광범위하게 적용되고 있는 DBC 기판을 적용한 경우에 대한 딤플의 효과를 측정하기 위하여, 본 시뮬레이션에서는, 배선 패턴의 열팽창 계수로서, 구리의 열팽창 계수(CTE)인 17 ppm/℃를 사용하고, 절연성 기판의 열팽창 계수로서, Al2O3 의 열팽창 계수인 7 ppm/℃를 사용하였으며, 몰딩 부재로서 EMC 의 열팽창 계수인 9 ppm/℃를 사용하였다.
도 3a 및 도 3b를 참조하면, 그래프의 가로축은 변위를 나타내며, 세로축은 전단 응력을 나타낸다. 제 1 딤플이 형성된 배선 패턴이 제 1 딤플이 없는 배선 패턴에 비하여, 더 낮은 전단 응력값을 가짐을 알 수 있다. 제 1 딤플이 없는 배선 패턴의 경우 최대 응역은 9 MPa이지만, 제 1 딤플이 형성된 배선 패턴의 경우 최대 응력은 2.5 MPa로 감소됨을 알 수 있다. 본 발명의 일부 실시예에 따라, 배선 패턴에 제 1 딤플을 형성하는 경우, 제 1 딤플이 없는 경우에 비하여 약 72 %의 전단 응력 감소 효과를 얻을 수 있음을 확인하였다.
도 4a는 본 발명의 다른 실시예들에 따른 고전력 반도체 패키지(2000)를 도시하는 단면도이며, 도 4b는 도 4a에 도시된 기저 금속층(150)을 도시하는 상면도이다.
도 4a 및 도 4b를 참조하면, 절연성 기판(100)의 제 1 면(100a) 상에는 제 1 딤플(200D1, 200D2)을 포함하는 배선 패턴(200)이 형성될 수 있다. 도 2a 및 도 2b를 참조하여 상술한 바와 같이, 제 1 딤플(200D1, 200D2)은 절연성 기판(100)의 중심부 상에 배치된 배선 패턴(200) 보다 절연성 기판(100)의 가장자리 상에 배치된 배선 패턴(200) 상에 더 많이 배치할 수 있다. 이로 인하여, 절연성 기판(100)과 몰딩 부재(600) 사이의 계면에 의해 제공되는 흡습 경로가 증가되어, 고전력 반도체 패키지(2000)의 내습성을 증진시킬 수 있다.
고전력 반도체 패키지(2000)의 열방출 효과를 증가시키기 위하여, 절연성 기판(100)은 제 2 면(100b) 상에 기저 금속층(150)을 더 포함할 수 있다. 기저 금속층(150)은 구리, 구리 합금, 알루미늄 또는 알루미늄 합금으로 이루어질 수 있다. 몰딩 부재(600)는 기저 금속층(150)의 저면을 노출시키면서, 절연성 기판(100), 배 선 패턴(200), 반도체 칩(300a, 300b) 및 와이어(400)를 봉지한다. 노출된 기저 금속층(150)의 저면 상에는 히트 싱크(미도시)가 부착될 수 있다.
기저 금속층(150)의 가장자리부에 제 2 딤플(150D)을 배치할 수도 있다. 예를 들면, 제 2 딤플(150D)은 제 1 딤플(200D1, 200D2)과 마찬가지로 습식 식각 공정에 의해 형성될 수 있다. 제 2 딤플(150D)은 기저 금속층(150)의 두께의 약 10 % 내지 100 % 에 해당하는 깊이를 가질 수 있다. 몰딩 부재(600)의 주입 공정(transfer molding process)에 의해 몰딩 부재(600)는 제 2 딤플(150D)에 침투하여, 제 2 딤플(150D)을 매립할 수 있다.
본 발명의 일부 실시예들과 같이, 기저 금속층(150) 상에 제 2 딤플(150D)을 형성하는 경우, 그에 따라, 기저 금속층의 가장자리부의 열팽창에 따른 변형을 감소시킬 수 있으며, 이로 인하여 기저 금속층과 절연성 기판의 열팽창률 차이에 의해 초래되는 전단 응력을 감소시킬 수 있다. 이와 같은 전단 응력의 감소는 반복되는 온도 사이클에 의해 초래되는 고전력 반도체 패키지의 기계적 결함을 억제하는 역할을 한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 고전력 반도체 패키지는 배선 패턴에 제 1 딤플을 형성함으로써, 배선 패턴과 절연성 기판 및 몰딩 부재의 열팽창률 차이에 의해 초래되는 전단 응력을 감소시킬 수 있으며, 그에 따라 반복되는 온도 사이클에 의해 초래되는 전기적 및 기계적 신뢰성의 열화를 억제할 수 있다.
또한, 본 발명에 따르면, 상기 제 1 딤플에 몰딩 부재가 매립되어 배선 패턴을 포함하는 절연성 기판과 몰딩 부재의 접착 면적이 증가될 수 있으므로, 절연성 기판의 노출에 따른 몰딩 부재와 절연성 기판의 접착력 감소를 보상할 수 있는 이점이 있다. 또한, 제 1 딤플은 노출된 절연성 기판과 몰딩 부재 사이를 통하여 제공되는 흡습 경로를 증가시켜 고전력 반도체 패키지의 내습성을 개선시킬 수 있다.

Claims (31)

  1. 상호 대향하는 제1 면 및 제2 면을 포함하는 절연성 기판;
    상기 절연성 기판의 상기 제1 면 상에 형성되고, 복수의 제1 딤플들(dimples)을 갖는 배선 패턴;
    상기 절연성 기판의 상기 제1 면 상에 탑재되고, 상기 배선 패턴과 전기적으로 연결되는 반도체 칩; 및
    상기 절연성 기판, 상기 배선 패턴 및 상기 반도체 칩을 봉지하는 몰딩 부재를 포함하고,
    복수의 상기 제1 딤플은 상기 배선 패턴 상에서 상기 배선 패턴의 가장자리를 따라 일정 간격을 두고 배치되며 각각 서로 분리되어 있는 반도체 패키지.
  2. 상호 대향하는 제1 면 및 제2 면을 포함하는 절연성 기판;
    상기 절연성 기판의 상기 제1 면 상에 형성되고, 복수의 제1 딤플들(dimples)을 갖는 배선 패턴;
    상기 절연성 기판의 상기 제1 면 상에 탑재되고, 상기 배선 패턴과 전기적으로 연결되는 반도체 칩; 및
    상기 절연성 기판, 상기 배선 패턴 및 상기 반도체 칩을 봉지하는 몰딩 부재를 포함하고,
    복수의 상기 제1 딤플은 상기 배선 패턴 상에서 상기 반도체 칩의 저면에 대응하는 위치에 형성되는 반도체 패키지.
  3. 제1항 또는 제2항에 있어서,
    상기 절연성 기판은 세라믹 기판이고,
    상기 세라믹 기판은 Al2O3 또는 BeO로 이루어진 반도체 패키지.
  4. 제1항 또는 제2항에 있어서,
    상기 절연성 기판은 금속계 질화물로 이루어지고,
    상기 금속계 질화물은 AlN 또는 SiN 인 반도체 패키지.
  5. 제2항에 있어서,
    상기 복수의 상기 제1 딤플은 서로 일정 간격을 두고 배치되며, 각각 서로 분리되어 있는 반도체 패키지.
  6. 제1항 또는 제2항에 있어서,
    상기 배선 패턴은 구리 또는 구리 합금으로 이루어진 반도체 패키지.
  7. 제1항 또는 제2항에 있어서,
    상기 배선 패턴은 100 ㎛ 내지 500 ㎛의 두께를 가지는 반도체 패키지.
  8. 제1항 또는 제2항에 있어서,
    상기 몰딩 부재는 에폭시 몰딩 컴파운드로 이루어진 반도체 패키지.
  9. 제1항 또는 제2항에 있어서,
    상기 몰딩 부재는 상기 절연성 기판의 상기 제2 면을 노출시키는 반도체 패키지.
  10. 제1항 또는 제2항에 있어서,
    상기 제1 딤플은 0.1 mm 내지 3 mm 의 최대 직경을 갖는 반도체 패키지.
  11. 제1항 또는 제2항에 있어서,
    상기 제1 딤플은 상기 배선 패턴 두께의 10 % 내지 100 % 에 해당하는 두께를 갖는 반도체 패키지.
  12. 제1항 또는 제2항에 있어서,
    상기 제1 딤플은 하나 이상의 열로 일정한 간격으로 배열되는 반도체 패키지.
  13. 제1항 또는 제2항에 있어서,
    상기 몰딩 부재는 상기 제1 딤플을 매립하는 반도체 패키지.
  14. 제1항 또는 제2항에 있어서,
    상기 반도체 칩은 전력 제어용 반도체 칩으로 이루어지고,
    상기 절연성 기판의 상기 제1 면 상에 탑재되고, 상기 배선 패턴과 전기적으로 연결되어 상기 반도체 칩을 구동하는 저전압 반도체 칩을 더 포함하는 반도체 패키지.
  15. 제1항 또는 제2항에 있어서,
    상기 제1 딤플은 상기 절연성 기판의 중심부 상에 배치된 상기 배선 패턴보다 상기 절연성 기판의 가장자리 상에 배치된 상기 배선 패턴 상에 더 많이 배치되는 반도체 패키지.
  16. 제1항 또는 제2항에 있어서,
    상기 절연성 기판의 상기 제2 면 상에 배치되는 기저 금속층을 더 포함하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 몰딩 부재는 상기 기저 금속층의 저면을 노출시키는 반도체 패키지.
  18. 제16 항에 있어서,
    상기 기저 금속층은 알루미늄, 알루미늄 합금, 구리 또는 구리 합금으로 이루어진 반도체 패키지.
  19. 제16 항에 있어서,
    상기 기저 금속층의 상기 저면의 가장자리부에 복수의 제2 딤플을 더 포함하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 제2 딤플은 0.1 mm 내지 3 mm 의 직경을 갖는 반도체 패키지.
  21. 제19항에 있어서,
    상기 제2 딤플은 상기 기저 금속층 두께의 10 % 내지 100 % 에 해당하는 깊이를 갖는 반도체 패키지.
  22. 제19항에 있어서,
    상기 제2 딤플은 하나 이상의 열로 일정한 간격으로 배열되는 반도체 패키지.
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