DE19905055A1 - Halbleiterbauelement mit einem Chipträger mit Öffnungen zur Kontaktierung - Google Patents
Halbleiterbauelement mit einem Chipträger mit Öffnungen zur KontaktierungInfo
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Abstract
Beschrieben wird ein Halbleiterbauelement mit DOLLAR A - mindestens einem Halbleiterchip (2), DOLLAR A - einem Chipträger (1) zur Montage des Halbleiterchips (2) auf einer ersten Oberfläche (8) des Chipträgers (1), DOLLAR A - Kontaktierungsstellen (6), die mit dem Halbleiterchip (2) elektrisch verbunden sind und die eine leitende Verbindung durch Öffnungen (20) des Chipträgers (1) hindurch zu Lötanschlußstellen (5) im Bereich einer zweiten Oberfläche (9) des Chipträgers (1) aufweisen, wobei die Lötanschlußstellen (5) durch eine Metallfolie (7) gebildet werden, die die Öffnungen (20) auskleidet und sich von der ersten Oberfläche (8) durch die Öffnungen (20) zur zweiten Oberfläche (9) erstreckt.
Description
Die vorliegende Erfindung betrifft ein Halbleiterbauelement
mit mindestens einem Halbleiterchip, sowie mit einem Chipträ
ger zur Montage des Halbleiterchips auf einer der Oberflächen
des Chipträgers, wobei der Halbleiterchip mit Lötanschluß
stellen elektrisch verbunden ist. Die Lötanschlußstellen bil
den dabei eine leitende Verbindung durch Öffnungen des Chip
trägers hindurch, die sich von der ersten Oberfläche des
Chipträgers durch den Chipträger hindurch bis zu einer zwei
ten Oberfläche des Chipträgers erstrecken. Zumindest der
Halbleiterchip ist dabei von einem Gehäuse umgeben, das bei
spielsweise durch Umpressen mit einer Preßmasse, in einer
Globe-Top-Technik oder aus einer Unterfüllung einer Flipchip-
Anordnung hergestellt wurde. Solche Halbleiterbauelemente
sind aus dem Stand der Technik beispielsweise aus US
4,700, 276 bekannt.
Die vorliegende Erfindung kann beispielsweise bei Logic- oder
Hochfrequenz-Halbleiterbauelementen Anwendung finden. Sie ist
jedoch ohne weiteres auch bei anderen Arten von Halbleiter
bauelementen anwendbar, wie beispielsweise bei Speicher-
Bauelementen.
Üblicherweise werden bei solchen Halbleiterbauelementen die
Halbleiterchips meistens auf Metall-Leadframes oder Laminat-
Substrate als Chipträger montiert. Der Chip wird anschließend
entweder in Drahtbondtechnik oder Flipchip-Technik kontak
tiert. Die Verkapselung des Chips erfolgt in der Regel durch
Umpressen mittels Transfermolding. An der Unterseite des
Halbleiterbauelementes befinden sich die Kontaktanschlüsse
oder Kontaktpads des Bauelements. Da diese Bauelemente keine
üblichen Pinanschlüsse aufweisen, spricht man von "Leadless-
Bauelementen" sowie von "Leadless-Chip-Carriern" (LCC). Sol
che Bauelemente aus dem Stand der Technik mit einem Leadfra
me- oder Laminat-Chipträger sind in Abb. 1 und 2 darge
stellt.
Mit "Leadless-Chip-Bauelementen" kann im Vergleich zu her
kömmlichen Bauelementen bei gleicher Fläche auf der Leiter
platte eine deutlich höhere Zahl von Anschlüssen realisiert
werden, oder bei gleicher Anzahl von Anschlüssen eine deut
lich kleinere Fläche, wobei gleichzeitig eine geringere Bau
höhe der Bauelemente erzielt wird. Speziell bei Hochfrequenz-
Anwendungen ergeben sich Vorteile durch die kurzen Signalwege
und die kompakte Bauweise der Bauelemente. Die gute Anbindung
des Bauelements zur Leiterplatte und die kleinen Bauteilab
messungen wirken sich günstig auf die mechanische Belastbar
keit des Bauelements sowie seiner Befestigung auf der Leiter
platte aus.
Die bislang aus dem Stand der Technik bekannten Bauweisen
solcher Halbleiterbauelemente weisen jedoch deutliche Nach
teile auf. So weisen die in Abb. 1 dargestellten Halb
leiterbauelemente mit einem Leadframe-Chipträger zwar eine
hohe Zuverlässigkeit und Stabilität des Chipträgers während
der Herstellung sowie während des Betriebes des Bauelementes
auf. Jedoch ergeben sich große Probleme beim Umhüllen des
Halbleiterbauelementes mit einer Pressmasse. Da das Leadframe
viele Öffnungen aufweist, ergeben sich große Probleme, den
Chipträger im Spritzwerkzeug gerade bei einer einseitigen Um
pressung so abzudichten, daß ein Durchtreten der Pressmasse
von derjenigen Seite, auf der der Chip angeordnet ist, zu der
gegenüberliegenden Seite, auf der die Anschlüsse zur Leiter
platte angeordnet sind, zu verhindern. Somit ist entweder ein
aufwendiges Anbringen von Dichtungen wie beispielsweise
Dichtfolien an der Unterseite des Chipträgers notwendig, oder
es wird der Chipträger zunächst nur von einer Seite aus
strukturiert und nach dem Umpressen der nichtstrukturierte
Teil auf der Unterseite des Chipträgers in einem Ätzschritt
entfernt. In beiden Fällen ist somit eine relativ aufwendige
Bearbeitung des Halbleiterbauelementes notwendig, um ein op
timales Umpressen zu gewährleisten. Dies ist insbesondere
notwendig, wenn die einzelnen Halbleiterchips in Form eines
Matrix-Arrays zusammengefaßt werden sollen. Eine Alternative
hierzu ist zwar, jeden einzelnen Chip zu umpressen. Folge
hiervon ist jedoch ein größerer Platzbedarf für jeden einzel
nen Chip und damit eine geringere Anzahl von Halbleiterchips
pro Fläche. Die damit erzielbare Gesamtkapazität der Produk
tionsanlagen nimmt somit drastisch ab.
Die obengenannten Probleme beim Umpressen der Halbleiterbau
elemente können vermieden werden, wenn statt einem Leadframe-
Chipträger ein Laminat-Chipträger verwendet wird. Dieser
weist keine Öffnungen auf, durch die die Pressmasse auf die
Unterseite des Halbleiterbauelementes gelangen könnte. Lami
nat-Chipträger weisen jedoch große. Nachteile bezüglich ihrer
Zuverlässigkeit und Stabilität auf, insbesondere aufgrund ih
rer wesentlich erhöhten Feuchtigkeitsempfindlichkeit und der
Gefahr des Auftretens von Lötschocks (Popcorn-Effekt).
Aufgabe der vorliegenden Erfindung ist es daher, ein Halblei
terbauelement mit mindestens einem Halbleiterchip und einem
Chipträger bereitzustellen, das eine einfache Herstellung und
hohe Zuverlässigkeit insbesondere im Hinblick auf die genann
ten Nachteile bietet.
Diese Aufgabe wird gelöst durch die Merkmale des vorliegenden
Patentanspruchs 1.
Der Chipträger des Halbleiterbauelements weist dabei Öffnun
gen auf, die sich von einer ersten Oberfläche des Chipträgers
durch den Chipträger hindurch bis zu einer zweiten Oberfläche
erstrecken. Der Chipträger wird dabei idealerweise aus einem
Material gewählt, das eine hohe Zuverlässigkeit und Stabili
tät gewährleistet. Um gleichzeitig eine Dichtigkeit des Halb
leiterbauelements beim Umpressen mit einer Preßmasse zu er
zielen, werden die Öffnungen des Chipträgers mit einer Me
tallfolie ausgekleidet, die gleichzeitig die Lötanschlußstel
len des Halbleiterbauelementes bildet. Dabei erstreckt sich
die Metallfolie von der ersten Oberfläche des Chipträgers
durch die Öffnungen in Richtung der zweiten Oberfläche des
Chipträgers. Die Metallfolie bedeckt somit die gesamte Fläche
der Öffnungen im Chipträger und dichtet damit die Öffnungen
effektiv gegen ein mögliches Durchtreten der Preßmasse ab.
Die Metallfolie kann auch gleichzeitig die Kontaktierungs
stellen bilden, die dazu dienen, eine leitende Verbindung zu
dem Halbleiterchip herzustellen. Es können aber auch separate
Kontaktierungsstellen vorgesehen sein, die dann eine leitende
Verbindung zu der Metallfolie aufweisen.
Die Metallfolie kann dabei einen Teil der ersten Oberfläche
bedecken, die an den Rand der Öffnungen angrenzt. Es kann je
doch auch vorgesehen sein, daß die Metallfolie sich lediglich
in den Öffnungen befindet und sich nicht bis über den Rand
der Öffnungen auf die Oberfläche des Chipträgers erstreckt.
Wird die Metallfolie auch als Kontaktierungsstelle genutzt,
so kann in diesem Fall eine Kontaktierung der Metallfolie zur
Herstellung einer leitenden Verbindung zum Halbleiterchip im
Innenraum der Öffnung erfolgen. Erstreckt sich jedoch die Me
tallfolie über den Rand der Öffnung bis auf die erste Ober
fläche des Chipträgers, so kann auch eine Kontaktierung der
Metallfolie im Bereich der ersten Oberfläche des Chipträgers
erfolgen. In der Regel wird ein separates Stück Metallfolie
für jede der Öffnungen vorgesehen, da diese untereinander
meist keine elektrische Verbindung aufweisen sollen. Es kön
nen jedoch gegebenenfalls auch mehrere Öffnungen durch eine
durchgehende Metallfolie ausgekleidet werden, wo eine solche
elektrische Verbindung gerade wünschenswert ist.
Im Bereich der zweiten Oberfläche des Chipträgers kann vorge
sehen sein, daß die Metallfolie bündig mit der zweiten Ober
fläche abschließt oder daß die Metallfolie aus der Öffnung
über die zweite Oberfläche hinausragt. Im letzten Fall bildet
die Metallfolie einen Kontakt, der über den Chipträger hin
ausragt und dazu genutzt werden kann, einen gewissen Abstand
zwischen dem Chipträger und der Leiterplatte zu gewährlei
sten. Es kann jedoch auch vorgesehen sein, daß sich die Me
tallfolie in der Öffnung nicht ganz bis zum Rand der Öffnung
und damit nicht ganz bis zur zweiten Oberfläche des Chipträ
gers erstreckt. Die leitende Verbindung zu der darunter anzu
bringenden Leiterplatte kann dadurch hergestellt werden, daß
auf der Leiterplatte entsprechende Lötanschlüsse mit Lötmate
rial vorgesehen werden, die beim Verlöten den verbleibenden
Bereich der Öffnungen mit Lötmaterial ausfüllen.
Wie bereits erwähnt sollte der Chipträger aus einem möglichst
stabilen und zuverlässigen Material bestehen. Prinzipiell
kann dabei beispielsweise Keramik oder Metall Anwendung fin
den. Bevorzugt besteht der Chipträger jedoch aus einem Kunst
stofftape, beispielsweise aus Epoxyglas, Polyimid oder Poly
ester.
Für die Metallfolie werden entsprechend geeignete Metalle
verwendet, wie beispielsweise Kupfer, Kupferlegierungen oder
Eisen-Nickel-Legierungen.
Die Metallfolie kann beispielsweise dadurch in die Öffnungen
des Chipträgers eingebracht werden, daß zunächst eine struk
turierte Metallschicht auf den Chipträger auflamminiert wird,
die anschließend durch einen Tiefziehprozeß oder einen Präge
prozeß in die Öffnungen des Chipträgers gezogen wird. Es kann
auch vorgesehen sein, daß die Metallfolie bereits vor dem
Auflaminieren vollständig strukturiert wird, so daß die Me
tallfolie nach dem Auflaminieren die Öffnungen bereits in der
gewünschten Weise auskleidet und damit ein weiterer Präge-
oder Tiefziehprozeß entbehrlich wird. Somit entsteht durch
die geformte Metallfolie auf der Chipträger-Unterseite ein
definierter Lötanschlußstelle für die Lötverbindung. Im Be
reich der Chipträger-Oberseite kann die Metallfolie als defi
nierte Kontaktierungsstelle für die elektrische Verbindung
vom Halbleiterchip zum Chipträger genutzt werden.
In einer alternativen Weiterbildung der vorliegenden Erfin
dung wird vorgesehen, daß unter dem Halbleiterchip mindestens
eine weitere Öffnung im Chipträger vorhanden ist. Es ist da
bei zwischen dem Halbleiterchip und dem Chipträger eine wei
tere Metallfolie angeordnet, die diese mindestens eine Öff
nung auskleidet und sich von der ersten Oberfläche des Chip
trägers durch die Öffnung zur zweiten Oberfläche des Chipträ
gers hin erstreckt. Diese Metallfolie ermöglicht eine bessere
Wärmeableitung oder Abschirmung bzw. Erdung des Halbleiter
chips zur Leiterplatte hin. Je nach Größe der Öffnung im
Chipträger unterhalb des Halbleiterchips kann dabei eine par
tielle oder sogar ganzflächige Verbindung der Chipunterseite
zur Leiterplatte durch Anlöten der Metallfolie auf der Lei
terplatte folgen.
Spezielle Ausführungsformen der vorliegenden Erfindung werden
anhand der Fig. 1 bis 6 sowie der nachfolgenden speziellen
Beschreibung erläutert.
Es zeigen:
Fig. 1 ein Halbleiterbauelement mit Leadframe-Chipträger
nach dem Stand der Technik.
Fig. 2 ein Halbleiterbauelement mit Laminat-Chipträger nach
dem Stand der Technik.
Fig. 3a ein Halbleiterbauelement mit einem Chipträger mit
Öffnungen, die später durch eine Metallfolie ausge
kleidet werden.
Fig. 3b ein Halbleiterbauelement nach Fig. 3a, wobei die
Öffnungen bereits durch eine Metallfolie ausgekleidet
sind.
Fig. 4 ein Halbleiterbauelement nach Fig. 3b, mit einer zu
sätzlichen Öffnung im Chipträger unterhalb des Halb
leiterchips und einer Metallfolie zwischen Halblei
terchip- und Chipträger bzw. Leiterplatte.
Fig. 5 Beispiele für die Anordnung der Öffnungen bzw. Lötan
schlußstellen.
Fig. 6 ein Halbleiterbauelement nach Fig. 3b, jedoch mit
Flipchip-Montagetechnik.
Fig. 7 Draufsicht auf einen Chipträger mit Lötanschlußstel
len in Matrixanordnung mit Leiterwegen zu den Öffnun
gen.
Fig. 8 Draufsicht auf einen Chipträger mit einer Multichip-
Anordnung.
Fig. 9 Anordnung nach Fig. 3b, jedoch als Ball Grid Array
und mit Wedge-Kontaktierung der Metallfolie.
Fig. 10 Draufsicht auf ein Matrix Array mit mehreren Chip
trägern mit Lötanschlußstellen am Chipträgerrand.
Fig. 11 schematischer Querschnitt durch eine Öffnung im
Chipträger, ausgekleidet durch eine Metallfolie.
Der Stand der Technik, wie er in Fig. 1 und 2 dargestellt
ist, wurde bereits eingangs erläutert.
Fig. 3a zeigt ein erfindungsgemäßes Halbleiterbauelement,
das ein Kunststofftape 1 als Chipträger aufweist, auf dem ein
Halbleiterchip 2 montiert ist. Der Halbleiterchip 2 und der
Chipträger 1 sind durch eine Klebeschicht 12 miteinander ver
bunden. Der Chipträger weist Öffnungen 20 auf, die sich von
der ersten Oberfläche 8 des Chipträgers 1 bis zur zweiten
Oberfläche 9 des Chipträgers 1 erstrecken. Die spätere Lage
einer Metallfolie 7, die die Öffnungen 20 auskleiden soll,
ist durch die punktierten Bereiche angedeutet.
In Fig. 3b ist dargestellt, daß diese Öffnungen 20 mit einer
Metallfolie 7 ausgekleidet sind, die sich über den Rand der
Öffnungen 20 bis auf die erste Oberfläche 8 erstreckt. Auf
der anderen Seite des Chipträgers 1 erstreckt sich die Me
tallfolie 7 bis zur zweiten Oberfläche 9 des Chipträgers. Die
Metallfolie 7 füllt die Öffnung 20 des Chipträgers vollstän
dig aus und dichtet diese somit ab.
Zur Herstellung einer leitenden Verbindung zwischen dem Halb
leiterchip 2 und der Metallfolie 7, die gleichzeitig eine
Lötanschlußstelle 5 und eine Kontaktierungsstelle 6 bildet,
sind Bonddrähte 3 vorgesehen. Zur Kontaktierung können dabei
übliche Technologien wie Nailhead- und/oder Wedgekontaktie
rungen vorgesehen werden. Erfolgt dabei eine Kontaktierung
der Metallfolie 7 im Innenraum der Öffnung 20, wie in Fig.
3b dargestellt, so wird bevorzugt eine Erhöhung 16 im Innen
raum der Öffnung 20 auf der Metallfolie 7 ausgebildet, z. B.
ein sogenannter Gold-Bump, die eine Kontaktierung erleich
tert. Auf dieser Erhöhung kann dann eine Kontaktierung mit
den üblichen Verfahren erfolgen. So erfolgt beispielsweise im
Fall der Fig. 3b die Kontaktierung auf Seiten der Metallfo
lie 7 durch eine Wedge-Kontaktierung auf der zuvor eingefüg
ten Erhöhung 16.
Wie Fig. 7 schematisch zeigt, kann auch vorgesehen sein, daß
von der Metallfolie 7 aus, die die Öffnungen 20 auskleidet,
kurze Leiterwege 17 weggeführt werden, wobei eine Kontaktie
rung dann auf den Leiterwegen 17 erfolgt anstatt direkt auf
der Metallfolie 7. Durch diese Maßnahme kann eine Entkopplung
der Anforderungen an die Kontaktierung der Bonddrähte 3 für
die Verbindung zum Halbleiterchip 2 von den Anforderungen an
die Metallfolie 7 erzielt werden, die somit getrennt vonein
ander optimiert werden können. Außerdem können durch diese
Möglichkeit beispeilsweise eine größere Zahl von Kontaktan
schlüssen 6 für Bonddrähte 3 und Lötanschlußstellen 5 zur
Leiterplatte hin auf dem Chipträger 1 untergebracht werden
und man erhält mehr Freiheiten bei der Anordnung der Lötan
schlußstellen 5 auf dem Chipträger 1. In Fig. 7 sind die
Öffnungen 20 bzw. die Lötanschlußstellen 5 in einer Matrix
form auf dem Chipträger 1 angebracht. Im rechten Teil der Fi
gur ist eine Draufsicht auf die Unterseite 9 des Chipträgers
1 dargestellt, wobei die Lage des Halbleiterchips 2 auf der
gegenüberliegenden Seite 8 des Chipträgers durch die gestri
chelte Linie 19 angedeutet ist. Ein Teil der Öffnungen 20, in
denen die Lötanschlußstellen 5 zur Leiterplatte hin ausgebil
det sind, wäre also auf der gegenüberliegenden Seite durch
den Halbleiterchip 2 überdeckt. Um trotzdem eine Kontaktie
rung zu ermöglichen, werden, wie im linken Teil der Fig. 7
dargestellt, auf der Oberseite 8 des Chipträgers 1 die Lei
terwege 17 so angeordnet und mit den Metallfolien 7 in den
Öffnungen 20 verbunden, daß die Leiterwege 17 unter dem Halb
leiterchip 2 hervorragen und damit kontaktierbar sind. Diese
Leiterwege 17 können dabei ebenfalls aus der Metallfolie 7
hergestellt sein, die zur Auskleidung der Öffnungen 20 ver
wendet wird, oder sie können auf übliche Weise hergestellt
werden, beispielsweise durch eine zweite Metallfolie.
Das Halbleiterbauelement ist zur Verkapselung mit einer
Pressmasse 4 einseitig umpresst, die das Gehäuse des Halblei
terbauelementes bildet. Das Gehäuse 4 weist in Fig. 3b senk
rechte Seitenflanken auf, da in diesem Fall das Bauelement
ein einem Matrix Array umpreßt und anschließend z. B. durch
Zersägen des Matrix Arrays aus dem Verbund herausgelöst wur
de.
Fig. 4 zeigt eine alternative Ausführungsform des Halblei
terbauelements nach Fig. 3b. Hierbei ist unter dem Halblei
terchip 2 eine weitere Öffnung 10 im Chipträger 1 vorgesehen.
Im Beispiel nach Fig. 4 hat diese Öffnung 10 eine größere
Ausdehnung als der Halbleiterchip 2. Es kann jedoch auch vor
gesehen sein, daß unter dem Halbleiterchip 2 eine oder mehre
re Öffnungen von kleinerer Ausdehnung als der Halbleiterchip
2 vorgesehen sind. Dies ist in der Draufsicht der Fig. 5 auf
einen Chipträger beispielhaft dargestellt.
Im Beispiel nach Fig. 4 wird eine ganzflächige Wärmeablei
tung von der Unterseite des Halbleiterchips 2 durch die Me
tallfolie 10 zur Leiterplatte hin gewährleistet. Fig. 5a)
zeigt eine Draufsicht auf die Öffnung 10, die größer ist als
die Ausdehnung des Halbleiterchips 2. Wo eine solche ganzflä
chige Wärmeabfuhr jedoch nicht notwendig ist, kann auch eine
nur partielle Wärmeabfuhr durch mehrere kleine Öffnungen 10,
wie in Fig. 5b) dargestellt, vorgesehen sein. Diese mehre
ren Öffnungen sind auf dem Chipträger 1 so angeordnet, daß
sie sämtlich von dem Halbleiterchip 2 nach dessen Montage be
deckt werden. Es können dabei alle Öffnungen 10 von einer
durchgehenden Metallfolie 11 ausgekleidet sein oder es kann
jeweils ein separates Stück Metallfolie 11 für jede der Öff
nungen 10 vorgesehen werden.
Weiterhin ist in Fig. 4 eine alternative Form des Gehäuses 4
dargestellt, die abgeschrägte Seitenflanken aufweist. Hier
wurde eine Einzelumpressung des Bauelementes mittels Einzel
kavitäten vorgenommen und anschließend zur Vereinzelung der
Bauelemente eine Zertrennung des Chipträgers 1, z. B. durch
Sägen, Stanzen, Fräsen, Laser, Wasserstrahl oder ähnliches
vorgenommen.
Fig. 6 zeigt ein Halbleiterbauelement nach Fig. 3b, wobei
jedoch keine Bonddrähte zur Herstellung einer leitenden Ver
bindung vom Halbleiterchip 2 zu den Kontaktierungsstellen 6
vorgesehen sind, sondern es erfolgt eine Montage des Halblei
terchips 2 in Flipchip-Technik, bei der die leitende Verbin
dung von der Unterseite des Halbleiterchips 2 ausgehend her
gestellt wird. Dort sind Kontaktkugeln 13 vorgesehen, die in
eine Unterfüllung 15 eingebettet sind. Von diesen Kontaktku
geln ausgehend werden Leiterzüge 14 zu den Metallfolien 7 ge
zogen. Diese Leiterzüge 14 können dabei ebenfalls aus der Me
tallfolie 7 hergestellt sein, die zur Auskleidung der Öffnun
gen 20 verwendet wird, oder sie können beispielsweise durch
eine zweite Metallfolie hergestellt werden.
Fig. 8 zeigt eine alternative Ausführungsform der Erfindung,
bei der mehrere Halbleiterchips 2a, 2b auf einem gemeinsamem
Chipträger in Form eines Multichip-Bauelements montiert sind.
Dabei sind Bonddrähte 3a vorgesehen, die die Halbleiterchips
2a, 2b untereinander verbinden, sowie weitere Bonddrähte 3b
zur Kontaktierung der Metallfolien 7 in den Öffnungen 20.
In Fig. 9 ist eine weitere Alternative der Erfindung darge
stellt, wobei auf der Unterseite des Chipträgers 1 Lötkugeln
18 auf die Metallfolien 7 aufgebracht sind, so daß eine Ball
Grid Array-Anordnung (BGA) entsteht. Vorteil hierbei ist, daß
dann vereinfachte Leiterplatten benutzt werden können, die
keine Lötkontakte mehr aufweisen müssen. Fig. 9 zeigt auch
gleichzeitig eine bevorzugte Form der Drahtkontaktierung der
Bonddrähte 3 auf der Metallfolile 7, nämlich in Form einer
Wedge-Kontaktierung in demjenigen Bereich der Metallfolie,
die sich über den Rand der Öffnung 20 auf die obere Oberflä
che 8 erstreckt.
Für alle der genannten Ausführungsformen kann vorgesehen
sein, daß die Metallfolie 7 bündig mit der zweiten Oberfläche
9 abschließt oder daß die Metallfolie 7 aus der Öffnung 20
über die zweite Oberfläche 9 hinausragt. Es kann jedoch auch
vorgesehen sein, daß sich die Metallfolie 7 in der Öffnung 20
nicht ganz bis zum Rand der Öffnung 20 und damit nicht ganz
bis zur zweiten Oberfläche 9 des Chipträgers 1 erstreckt.
Fig. 11 zeigt einen Querschnitt durch eine Öffnung 20 in
schematischer Form, wobei aus den Alternativen a) bis d) ei
nige Beispiele deutlich werden, wie die Metallfolie 7 auf un
terschiedliche Weise in der Öffnung 20 angeordnet sein kann.
So kann sie sich nach Variante a) entlang der Seitenwände der
Öffnung 20 erstrecken und im Bereich der unteren Oberfläche 9
des Chipträgers 1 einen weitgehend waagerechten oder auch
leicht gekrümmten Abschluß bilden. Variante b) zeigt eine Me
tallfolie 7, die in der Öffnung 20 leicht gekrümmt verkeilt
ist. In Variante c) entspricht die Ausdehnung der Metallfolie
7 gerade der Größe der Öffnung 20. Variante d) deutet eine
Metallfolie 7 an, die bereits vor dem Auflaminieren auf den
Chipträger 1 so strukturiert wurde, daß sie genau die Öffnung
20 auskleidet und damit lediglich in die Öffnung 20 im Rahmen
des Auflaminierens als Art Stöpsel eingefügt wird.
In Fig. 10 ist eine besonders vorteilhafte Anordnung der
Öffnungen 20 und damit der Lötanschlußstellen 5 dargestellt.
Die noch nicht vereinzelten Chipträger 1a bis 1e sind dabei
in einem Matrix Array angeordnet, wobei die Linien 22 die zu
künftigen Ränder der Chipträger 1a bis 1e darstellen. Beim
Vereinzeln der Chipträger kann das Matrix Array entlang der
Linien 22 wie bereits oben beschrieben durch Stanzen, Zersä
gen etc. zerteilt werden. Die Öffnungen 20 und damit die
Lötanschlußstellen 5 sind jeweils so an den Rändern der Chip
träger 1a bis 1e angeordnet, daß jeweils eine Lötanschluß
stelle eines Chipträgers, beispielsweise von Chipträger 1a,
einer Lötanschlußstelle eines angrenzenden Chipträgers, bei
spielsweise von Chipträger 1b, gegenüberliegt und direkt an
diese angrenzt. Die Öffnungen 20 für diese beiden Lötan
schlußstellen 5 können damit in einem gemeinsamen Vorgang als
eine einzige, etwa doppelt so lange Öffnung erzeugt werden,
die sich über den Rand der Chipträger 1a, 1b erstreckt. Eben
so können diese beiden Öffnungen 20, die damit zunächst noch
eine einzige Öffnung bilden, in einem gemeinsamen Schritt
durch die Metallfolie 7 zur Bildung der Lötanschlußstellen 5
ausgekleidet werden. Es kann also durch die spezielle Anord
nung nach Fig. 10 beispielsweise ein einziger Stanz- und
Prägevorgang zur Erzeugung von zwei zunächst noch verbunde
nen, nach dem Vereinzeln jedoch getrennten Lötanschlußstellen
5 genutzt werden, wodurch die Herstellung der Bauelemente we
sentlich vereinfacht und beschleunigt wird.
Claims (14)
1. Halbleiterbauelement mit
daß die Lötanschlußstellen (5) durch eine Metallfolie (7) ge bildet werden, die die Öffnungen (20) auskleidet und sich von der ersten Oberfläche (8) durch die Öffnungen (20) zur zwei ten Oberfläche (9) hin erstreckt.
- - mindestens einem Halbleiterchip (2),
- - einem Chipträger(1) zur Montage des Halbleiterchips (2) auf einer ersten Oberfläche (8) des Chipträgers(1),
- - Kontaktierungsstellen (6), die mit dem Halbleiterchip (2) elektrisch verbunden sind und die eine leitende Verbindung durch Öffnungen (20) des Chipträgers(1) hindurch zu Lötan schlußstellen (5) im Bereich einer zweiten Oberfläche (9) des Chipträgers(1) aufweisen,
- - einem Gehäuse (4), das zumindest den Halbleiterchip (2) um gibt,
daß die Lötanschlußstellen (5) durch eine Metallfolie (7) ge bildet werden, die die Öffnungen (20) auskleidet und sich von der ersten Oberfläche (8) durch die Öffnungen (20) zur zwei ten Oberfläche (9) hin erstreckt.
2. Halbleiterbauelement nach Anspruch 1,
dadurch gekennzeichnet,
daß die Metallfolie (7) einen Teil der ersten Oberfläche (8)
bedeckt, der an die Öffnungen (20) angrenzt.
3. Halbleiterbauelement nach einem der Ansprüche 1 oder 2,
dadurch gekennzeichnet,
daß die Metallfolie (7) bündig mit der zweiten Oberfläche (9)
abschließt.
4. Halbleiterbauelement nach einem der Ansprüche 1 oder 2,
dadurch gekennzeichnet,
daß die Metallfolie (7) aus der Öffnung (20) über die zweite
Oberfläche (9) hinausragt.
5. Halbleiterbauelement nach einem der Ansprüche 1 oder 2,
dadurch gekennzeichnet,
daß sich die Metallfolie (7) in der Öffnung (20) im Bereich
der zweiten Oberfläche (9) nicht bis zum Rand der Öffnung
(20) erstreckt.
6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet,
daß im Innenraum der Öffnungen (5) eine Erhebung (16) auf der
Metallfolie (7) vorgesehen ist, die zur Kontaktierung der Me
tallfolie (7) dient.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet,
daß die Metallfolie (7) auf der ersten Oberfläche (8) mit
Leiterwegen (17) verbunden ist, die zur Kontaktierung der Me
tallfolie (7) dienen.
8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet,
daß die Öffnungen (20) am Rand des Chipträgers (1) angeordnet
sind.
9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet,
daß zwischen Halbleiterchip (2) und Chipträger (1) eine wei
tere Metallfolie (11) vorgesehen ist, die mindestens eine
Öffnung (11) im Chipträger (1) unter dem Halbleiterchip (2)
auskleidet und sich von der ersten Oberfläche (8) durch die
Öffnung (10) zur zweiten Oberfläche (9) erstreckt.
10. Halbleiterbauelement nach einem der Ansprüche 1 bis 9,
dadurch gekennzeichnet,
daß der Chipträger(1) aus einem Kunststofftape besteht.
11. Halbleiterbauelement nach Anspruch 10,
dadurch gekennzeichnet, daß das Kunststofftape aus Epoxyglas,
Polyimid oder Polyester besteht.
12. Halbleiterbauelement nach einem der Ansprüche 1 bis 11,
dadurch gekennzeichnet,
daß die Metallfolie (7) aus Kupfer, einer Kupferlegierung
oder einer Eisen-Nickel-Legierung besteht.
13. Halbleiterbauelement nach einem der Ansprüche 1 bis 12,
dadurch gekennzeichnet,
daß der Halbleiterchip (2) in Flipchip-Montagetechnik auf dem
Chipträger (1) montiert ist.
14. Halbleiterbauelement nach einem der Ansprüche 1 bis 13,
dadurch gekennzeichnet,
daß das Gehäuse (4) aus einer Preßmasse besteht, die in einer
Einzelumpressung oder in einer Matrix-Array-Umpressung ein
seitig um den Halbleiterchip 2 gepreßt wurde.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19905055A DE19905055A1 (de) | 1999-02-08 | 1999-02-08 | Halbleiterbauelement mit einem Chipträger mit Öffnungen zur Kontaktierung |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10005494A1 (de) * | 2000-02-08 | 2001-08-16 | Infineon Technologies Ag | Elektronisches Bauteil und Verfahren zur Herstellung des Bauteils |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7271032B1 (en) | 1998-06-10 | 2007-09-18 | Asat Ltd. | Leadless plastic chip carrier with etch back pad singulation |
US7247526B1 (en) | 1998-06-10 | 2007-07-24 | Asat Ltd. | Process for fabricating an integrated circuit package |
US6229200B1 (en) | 1998-06-10 | 2001-05-08 | Asat Limited | Saw-singulated leadless plastic chip carrier |
US6989294B1 (en) | 1998-06-10 | 2006-01-24 | Asat, Ltd. | Leadless plastic chip carrier with etch back pad singulation |
US7226811B1 (en) | 1998-06-10 | 2007-06-05 | Asat Ltd. | Process for fabricating a leadless plastic chip carrier |
US6933594B2 (en) * | 1998-06-10 | 2005-08-23 | Asat Ltd. | Leadless plastic chip carrier with etch back pad singulation |
US7270867B1 (en) | 1998-06-10 | 2007-09-18 | Asat Ltd. | Leadless plastic chip carrier |
US8330270B1 (en) * | 1998-06-10 | 2012-12-11 | Utac Hong Kong Limited | Integrated circuit package having a plurality of spaced apart pad portions |
US6906414B2 (en) * | 2000-12-22 | 2005-06-14 | Broadcom Corporation | Ball grid array package with patterned stiffener layer |
US7732914B1 (en) | 2002-09-03 | 2010-06-08 | Mclellan Neil | Cavity-type integrated circuit package |
US7411289B1 (en) | 2004-06-14 | 2008-08-12 | Asat Ltd. | Integrated circuit package with partially exposed contact pads and process for fabricating the same |
US7091581B1 (en) | 2004-06-14 | 2006-08-15 | Asat Limited | Integrated circuit package and process for fabricating the same |
US7595225B1 (en) * | 2004-10-05 | 2009-09-29 | Chun Ho Fan | Leadless plastic chip carrier with contact standoff |
US7358119B2 (en) * | 2005-01-12 | 2008-04-15 | Asat Ltd. | Thin array plastic package without die attach pad and process for fabricating the same |
US7348663B1 (en) | 2005-07-15 | 2008-03-25 | Asat Ltd. | Integrated circuit package and method for fabricating same |
US7410830B1 (en) | 2005-09-26 | 2008-08-12 | Asat Ltd | Leadless plastic chip carrier and method of fabricating same |
KR101391924B1 (ko) * | 2007-01-05 | 2014-05-07 | 페어차일드코리아반도체 주식회사 | 반도체 패키지 |
JP2008198916A (ja) * | 2007-02-15 | 2008-08-28 | Spansion Llc | 半導体装置及びその製造方法 |
US8217281B2 (en) * | 2007-04-10 | 2012-07-10 | Nxp B.V. | Package, method of manufacturing a package and frame |
US8492883B2 (en) * | 2008-03-14 | 2013-07-23 | Advanced Semiconductor Engineering, Inc. | Semiconductor package having a cavity structure |
US7872345B2 (en) * | 2008-03-26 | 2011-01-18 | Stats Chippac Ltd. | Integrated circuit package system with rigid locking lead |
US9177898B2 (en) * | 2008-06-25 | 2015-11-03 | Stats Chippac Ltd. | Integrated circuit package system with locking terminal |
US8134242B2 (en) * | 2008-08-04 | 2012-03-13 | Stats Chippac Ltd. | Integrated circuit package system with concave terminal |
US8652881B2 (en) * | 2008-09-22 | 2014-02-18 | Stats Chippac Ltd. | Integrated circuit package system with anti-peel contact pads |
KR101044008B1 (ko) * | 2008-10-08 | 2011-06-24 | 주식회사 하이닉스반도체 | 플랙시블 반도체 패키지 및 이의 제조 방법 |
US8124447B2 (en) | 2009-04-10 | 2012-02-28 | Advanced Semiconductor Engineering, Inc. | Manufacturing method of advanced quad flat non-leaded package |
US8803300B2 (en) * | 2009-10-01 | 2014-08-12 | Stats Chippac Ltd. | Integrated circuit packaging system with protective coating and method of manufacture thereof |
US20110163430A1 (en) * | 2010-01-06 | 2011-07-07 | Advanced Semiconductor Engineering, Inc. | Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof |
TWI453844B (zh) * | 2010-03-12 | 2014-09-21 | 矽品精密工業股份有限公司 | 四方平面無導腳半導體封裝件及其製法 |
DE102010028481A1 (de) * | 2010-05-03 | 2011-11-03 | Osram Gesellschaft mit beschränkter Haftung | Elektronikgehäuse für eine Lampe, Halbleiterlampe und Verfahren zum Vergießen eines Elektronikgehäuses für eine Lampe |
TW201330332A (zh) * | 2012-01-02 | 2013-07-16 | Lextar Electronics Corp | 固態發光元件及其固態發光封裝體 |
US9978667B2 (en) | 2013-08-07 | 2018-05-22 | Texas Instruments Incorporated | Semiconductor package with lead frame and recessed solder terminals |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DD235152A1 (de) * | 1985-03-04 | 1986-04-23 | Werk Fernsehelektronik Veb | Verfahren zur herstellung von kontaktstellen |
EP0896368A1 (de) * | 1997-01-23 | 1999-02-10 | Seiko Epson Corporation | Filmträgerband, halbleiteranordnung, halbleiter, herstellungsmethode dafür, montageplatte und halbleitergerät |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE235152C (de) | ||||
US6097089A (en) * | 1998-01-28 | 2000-08-01 | Mitsubishi Gas Chemical Company, Inc. | Semiconductor plastic package, metal plate for said package, and method of producing copper-clad board for said package |
NL159818B (nl) * | 1972-04-06 | 1979-03-15 | Philips Nv | Halfgeleiderinrichting, bevattende een flexibele isolerende folie, die aan een zijde is voorzien van metalen geleider- sporen. |
US4700276A (en) | 1986-01-03 | 1987-10-13 | Motorola Inc. | Ultra high density pad array chip carrier |
US5436492A (en) * | 1992-06-23 | 1995-07-25 | Sony Corporation | Charge-coupled device image sensor |
JP3220264B2 (ja) * | 1992-12-01 | 2001-10-22 | 株式会社東芝 | 半導体装置 |
US5629835A (en) * | 1994-07-19 | 1997-05-13 | Olin Corporation | Metal ball grid array package with improved thermal conductivity |
JPH08236654A (ja) * | 1995-02-23 | 1996-09-13 | Matsushita Electric Ind Co Ltd | チップキャリアとその製造方法 |
US5661088A (en) * | 1996-01-11 | 1997-08-26 | Motorola, Inc. | Electronic component and method of packaging |
US5859475A (en) * | 1996-04-24 | 1999-01-12 | Amkor Technology, Inc. | Carrier strip and molded flex circuit ball grid array |
JPH1065039A (ja) * | 1996-08-13 | 1998-03-06 | Sony Corp | 半導体装置 |
JP3137323B2 (ja) | 1997-03-04 | 2001-02-19 | 富士通株式会社 | 半導体装置及びその製造方法 |
JPH10270496A (ja) * | 1997-03-27 | 1998-10-09 | Hitachi Ltd | 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法 |
JPH1154658A (ja) * | 1997-07-30 | 1999-02-26 | Hitachi Ltd | 半導体装置及びその製造方法並びにフレーム構造体 |
JP3881751B2 (ja) * | 1997-08-20 | 2007-02-14 | 沖電気工業株式会社 | 半導体チップの実装構造および実装方法 |
US6172419B1 (en) * | 1998-02-24 | 2001-01-09 | Micron Technology, Inc. | Low profile ball grid array package |
JP3481117B2 (ja) * | 1998-02-25 | 2003-12-22 | 富士通株式会社 | 半導体装置及びその製造方法 |
JP3939429B2 (ja) * | 1998-04-02 | 2007-07-04 | 沖電気工業株式会社 | 半導体装置 |
JP2000138313A (ja) * | 1998-10-30 | 2000-05-16 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US6191477B1 (en) * | 1999-02-17 | 2001-02-20 | Conexant Systems, Inc. | Leadless chip carrier design and structure |
US6356453B1 (en) * | 2000-06-29 | 2002-03-12 | Amkor Technology, Inc. | Electronic package having flip chip integrated circuit and passive chip component |
-
1999
- 1999-02-08 DE DE19905055A patent/DE19905055A1/de not_active Withdrawn
-
2000
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2001
- 2001-08-08 US US09/925,171 patent/US6528877B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DD235152A1 (de) * | 1985-03-04 | 1986-04-23 | Werk Fernsehelektronik Veb | Verfahren zur herstellung von kontaktstellen |
EP0896368A1 (de) * | 1997-01-23 | 1999-02-10 | Seiko Epson Corporation | Filmträgerband, halbleiteranordnung, halbleiter, herstellungsmethode dafür, montageplatte und halbleitergerät |
Non-Patent Citations (1)
Title |
---|
JP 10-247715 A, In: Patent Abstracts of Japan * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10005494A1 (de) * | 2000-02-08 | 2001-08-16 | Infineon Technologies Ag | Elektronisches Bauteil und Verfahren zur Herstellung des Bauteils |
Also Published As
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EP1155449A1 (de) | 2001-11-21 |
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US6528877B2 (en) | 2003-03-04 |
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