DE19747105A1 - Bauelement mit gestapelten Halbleiterchips - Google Patents

Bauelement mit gestapelten Halbleiterchips

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Description

Die Erfindung betrifft ein Bauelement mit gestapelten Halbleiterchips, insbesondere ein Bauelement einer LOC(Lead On Chip)-Struktur, die zur Stapelung der Halbleiterchips in dem Bauelement auf geeignete Weise mo­ difiziert wird.
Die bei der Herstellung von LOC-Bauelementen angewandte Technik gar­ antiert einen hohen Integrationsgrad. Dabei weist das LOC-Bauelement im allgemeinen ein zu einem mittleren Bereich der oberen Oberfläche eines Chips geführtes Ende eines IC-Trägers auf, das durch Drahtbondung mit einer Anschlußfläche verbunden ist, die einen externen Anschluß des Chips auf seinem mittleren Bereich darstellt. Verglichen mit früheren Bauelementen, etwa einem DIP(Dual Inline Package)-Bauelement, bei dem die IC-Träger entlang der Seiten des Chips angeordnet sind, bietet das LOC-Bauelement den Vorteil, daß die Breite des in einem eine bestimmte Breite aufweisenden Gießkörper unterzubringenden Chips vergrößert werden kann.
Fig. 1 zeigt ein in der US 5 068 712 offenbartes LOC-Bauelement im Quer­ schnitt, wie es allgemein bekannt ist. Bei der Herstellung des darin be­ schriebenen LOC-Bauelements wird zuerst ein Halbleiterchip 5 mit mitti­ gen Anschlußflächen 4 im zentralen Bereich des Bauelements und einer Isolationsschicht auf seiner oberen Oberfläche mittels beidseitig kleben­ der und isolierender Streifen 8a jeweils an einer inneren Leitung 1a einer Zuleitung 3a befestigt. Anschließend erfolgt eine Drahtbondung, bei der die inneren Leitungen 1a eines IC-Trägers und die mittigen Anschlußflä­ chen 4 jeweils über einen Draht 9 verbunden werden. Der Draht 9 ist dabei als sehr feine metallische Leitung ausgebildet. Am Ende des Herstellungs­ vorgangs des Bauelements wird mittels eines Gießharzes das Gehäuse ge­ formt.
Das oben beschriebene bereits bekannte LOC-Bauelement weist jedoch den Nachteil auf, daß die Kapazität des Halbleiterchip-Bauelements nicht erhöht werden kann, da lediglich ein Chip in dem Gießkörper 10 enthalten ist. Folglich müssen zur Erhöhung der Integrationskapazität von Halblei­ terchip-Bauelementen viele solcher Bauelemente auf einer Leiterplatte untergebracht werden, die dadurch jedoch relativ groß wird. Dies ist schon deshalb nicht wünschenswert, da elektrische Geräte immer leichter, dün­ ner, kürzer und schmäler werden sollen.
Aufgabe der Erfindung ist es ein Bauelement der eingangs genannten Art zu schaffen, mit dem es möglich ist, bei gleichbleibender Bauelementzahl die Integrationskapazität von Halbleiterchip -Bauelementen zu erhöhen.
Die Lösung der gestellten Aufgabe ist dem Patentanspruch 1 zu entneh­ men. Vorteilhafte Ausgestaltungen sind in den Unteransprüchen darge­ stellt.
Das Bauelement mit gestapelten Halbleiterchips gemäß der Erfindung zeichnet sich dadurch aus, daß in ihm folgendes enthalten ist:
Eine Mehrzahl von Leitungen, die jeweils aus einer inneren Leitung und ei­ ner sich aus dieser erstreckenden äußeren Leitung gebildet sind; minde­ stens ein unter den inneren Leitungen liegender erster Halbleiterchip mit einer Mehrzahl von ersten Anschlußflächen; mindestens ein über den in­ neren Leitungen liegender zweiter Halbleiterchip mit einer Mehrzahl von zweiten Anschlußflächen; mindestens zwei beidseitig klebende isolieren­ de Elemente, die jeweils zwischen den inneren Leitungen und dem ersten Halbleiterchip und/oder dem zweiten Halbleiterchip angeordnet sind; ei­ ne Mehrzahl von Drähten zur jeweiligen elektrischen Verbindung einer der Anschlußflächen mit einer der inneren Leitungen; und ein Gießkörper, der außer den äußeren Leitungen alle übrigen Bestandteile des Bauelements umschließt.
Dabei sind die ersten Anschlußflächen mittig auf dem ersten Halbleiter­ chip angeordnet, während die zweiten Anschlußflächen des zweiten Halb­ leiterchips am Rande einer oberen Oberfläche des zweiten Halbleiterchips angeordnet sind.
Durch die oben genannte Ausgestaltung des Bauelements ist es möglich, in diesem zwei Halbleiterchips zu stapeln, wodurch die Integrationskapa­ zität des Halbleiterchip-Bauelements vergrößert wird.
Ferner können auch mehr als zwei Halbleiterchips in dem Bauelement ge­ mäß der Erfindung enthalten sein, wobei diese dann auf geeignete Weise unter oder über den inneren Leitungen angeordnet werden und jeweils ge­ eignete Anschlußflächen aufweisen.
Zwischen den inneren Leitungen und dem ersten und zweiten Halbleiter­ chip sind beidseitig klebende isolierende Elemente angeordnet, um u. a. zu verhindern, daß die Halbleiterchips von einer inneren Leitung kurzge­ schlossen werden.
Alternativ können die Halbleiterchips auf ihrer zu den inneren Leitungen weisenden Oberfläche mit einer Isolationsschicht versehen sein, was ein direktes Anordnen der Halbleiterchips auf den inneren Leitungen ermög­ licht. Um ein Verrutschen der Halbleiterchips zu vermeiden müssen diese dann direkt mit den inneren Leitungen verklebt werden.
Nach einer bevorzugten Weiterbildung der Erfindung enthält die innere Leitung zwei zwischen gekrümmten Bereichen gebildete Stufen sowie ein Ende der inneren Leitung. Diese stufenförmige Ausgestaltung der inneren Leitungen ermöglicht es auf einfache Weise die jeweiligen Anschlußflä­ chen der entsprechenden Halbleiterchips mit den entsprechenden inne­ ren Leitungen zu verbinden. Anhand der äußeren höheren Stufe können die Leitungen zu den seitlichen Anschlußflächen des oberen zweiten Halb­ leiterchips kurz gehalten werden.
Nach einer anderen Weiterbildung der Erfindung verbindet jeweils einer der Drähte eine der ersten Anschlußflächen des ersten Halbleiterchips mit einer der inneren Leitungen, wobei ein anderer der Drähte eine der zweiten Anschlußflächen des zweiten Halbleiterchips mit einem oberen Teil der ge­ krümmten Bereiche einer anderen der inneren Leitungen verbindet, um so jede der Anschlußflächen der ersten und zweiten Halbleiterchips jeweils mit einer der inneren Leitungen elektrisch zu verbinden.
Nach einer noch anderen Ausgestaltung der Erfindung ist das beidseitig klebende isolierende Element aus einer aus Polyamidharz bestehenden mittleren Schicht gebildet, auf deren Stirnseiten sich jeweils eine Klebe­ schicht befindet. Ferner kann natürlich auch für die mittlere Schicht ein anderes geeignetes isolierendes Material verwendet werden.
Die Erfindung wird im folgenden unter Bezugnahme auf die beigefügte Zeichnung anhand eines bevorzugten Ausführungsbeispiels näher be­ schrieben. Es zeigen:
Fig. 1 einen Querschnitt in Längsrichtung eines bereits bekannten LOC- Halbleiterchip-Bauelements; und
Fig. 2 einen Querschnitt in Längsrichtung eines Halbleiterchip-Bauele­ ments gemäß dem bevorzugten Ausführungsbeispiel der Erfindung.
Fig. 2 zeigt ein Halbleiterchip-Bauelement gemäß dem bevorzugten Aus­ führungsbeispiel der Erfindung, mit einer Mehrzahl von Leitungen 3, die jeweils aus einer inneren Leitung 1 mit gekrümmten Bereichen und einer sich aus dieser erstreckenden äußeren Leitung 2 gebildet sind. Fig. 2 zeigt ferner einen ersten Halbleiterchip 5, der eine Mehrzahl von mittigen An­ schlußflächen 4 aufweist und unterhalb der inneren Leitungen 1 angeord­ net ist. Oberhalb der inneren Leitungen 1 ist ein zweiter Halbleiterchip 7 angeordnet, der auf seiner oberen Oberfläche eine Mehrzahl von seitlich angeordneten Anschlußflächen 6 enthält. Zwischen den inneren Leitun­ gen 1 und den ersten und zweiten Halbleiterchips 5, 7 befinden sich beid­ seitig klebende isolierende Elemente 8. Derartige Paare von Elementen 8 liegen an beiden Längsrändern der Halbleiterchips 5, 7. Eine Mehrzahl von Drähten 9 ist vorhanden, die jeweils eine der Anschlußflächen 4, 6 mit ei­ nem der inneren Leiter 1 elektrisch verbinden. Sämtliche genannten Be­ standteile des Bauelements gemäß der Erfindung sind von einem Gießkör­ per umgeben, aus dem lediglich die äußeren Leitungen 2 herausragen. Wie in Fig. 2 gezeigt, bilden die gekrümmten Bereiche des inneren Leiters 1 zwei Stufen mit unterschiedlichen Höhen, wobei jeweils einer der Drähte 9 eine der mittigen Anschlußflächen 4 des ersten Halbleiterchips 5 mit ei­ nem der inneren Leiter 1 verbindet, was z. B. durch Bonden erfolgen kann. Ferner verbinden die Drähte 9 jeweils eine der seitlich ausgebildeten An­ schlußflächen 6 des zweiten Halbleiterchips 7 mit einem der inneren Leiter 1 in seinem oberen Stufenbereich. Die jeweils zwischen den Halbleiter­ chips 5, 7 und dem inneren Leiter 1 angeordneten Elemente 8 weisen eine mittlere Schicht auf, die aus temperaturbeständigem Harz, z. B. Polyamid­ harz gebildet ist, wobei sich an den beiden zu den Chips weisenden Seiten der mittleren Schicht jeweils eine Klebeschicht befindet.
Im folgenden werden die Verfahrensschritte zur Herstellung des oben ge­ nannten Bauelements mit gestapelten Halbleiterchips gemäß dem bevor­ zugten Ausführungsbeispiel der Erfindung genauer erklärt.
Zuerst wird der Innenleiter 1 derart gebildet, daß er gekrümmte Bereiche mit zwei Stufen unterschiedlicher Höhe aufweist. An einer oberen und un­ teren Seite der zweiten bzw. mittleren Stufe des inneren Leiters 1 wird dann ein beidseitig klebendes isolierendes Element 8 befestigt. Die Her­ stellung des beidseitig klebenden isolierenden Elements 8 erfolgt dabei se­ parat durch Bildung einer Polyamidharz-Schicht, auf deren Hauptflächen jeweils eine Klebeschicht aufgebracht wird. Nach dem Befestigen der beid­ seitig klebenden isolierenden Elemente auf der oberen und unteren Seite des zweiten Stufenbereichs des inneren Leiters 1 erfolgt ein Befestigen des ersten Halbleiterchips 5 mit seiner oberen Fläche an der unteren Fläche des beidseitig klebenden isolierenden Elements 8, das sich auf der unteren Seite des zweiten (mittleren) Stufenbereichs des inneren Leiters 1 befin­ det. Im oberen mittleren Bereich des ersten Halbleiterchips 5 und vorzugs­ weise parallel zu seinen Längsseiten befinden sich eine Mehrzahl von als elektrische Anschlüsse dienende mittige Anschlußflächen 4. Mit diesen ersten Anschlußflächen 4 auf dem ersten Halbleiterchip 5 werden die En­ den einer Vielzahl der inneren Leitungen 1 verbondet. Im Anschluß daran wird der zweite obere Halbleiterchip 7 auf der freien Oberfläche des beid­ seitig klebenden isolierenden Elements 8, das sich auf der oberen Seite des zweiten Stufenbereichs der inneren Leitungen 1 befindet, befestigt. Paral­ lel zu den Längsseiten und in Randbereichen des zweiten Halbleiterchips 7 befindet sich eine Mehrzahl von als elektrische Anschlüsse dienende An­ schlußflächen 6. Diese zweiten Anschlußflächen 6 werden jeweils mit den äußersten höchsten Stufenbereichen der inneren Leitungen 1 elektrisch verbondet. Nach der o.g. aufeinanderfolgenden Befestigung der ersten und zweiten Halbleiterchips 5, 7 und den darauffolgenden ersten und zweiten Drahtbondungen werden die ersten und zweiten Halbleiterchips 5, 7, die inneren Leitungen 1, die Drähte 9 und die beidseitig klebenden isolieren­ den Elemente 8 mittels eines Gießharzes miteinander vergossen, wobei le­ diglich die äußeren Leitungen 2 frei bleiben. Nach dem Aushärten des Gießharzes wird ein Gießkörper 10 erhalten, in dem gestapelte Halbleiter­ chips enthalten sind, wobei die Integrationskapazität des Halbleiterchip- Bauelements vergrößert ist.
Da es, wie oben beschrieben, mit der Erfindung möglich ist, durch Modifi­ kation eines Bauelements mit einer LOC-Struktur, Halbleiterchips in ei­ nem Bauelement zu stapeln, kann folglich die Integrationskapazität von Halbleiterchip-Bauelementen vergrößert werden. Mit Hilfe der Erfindung können somit verschiedene elektrische Geräte kompakter und kleiner hergestellt werden, da der Montagebereich für die Halbleiterchip-Bauele­ mente auf einer Leiterplatte verkleinert werden kann.

Claims (4)

1. Bauelement mit gestapelten Halbleiterchips, enthaltend:
  • - eine Mehrzahl von Leitungen (3), die jeweils aus einer inneren Lei­ tung (1) und einer sich aus dieser erstreckenden äußeren Leitung (2) gebil­ det sind;
  • - mindestens einen unter den inneren Leitungen (1) liegenden ersten Halbleiterchip (5) mit einer Mehrzahl von ersten Anschlußflächen (4);
  • - mindestens einen über den inneren Leitungen (1) liegenden zweiten Halbleiterchip (7) mit einer Mehrzahl von zweiten Anschlußflächen (6);
  • - mindestens zwei beidseitig klebende isolierende Elemente (8), die jeweils zwischen den inneren Leitungen (1) und dem ersten Halbleiterchip (5) und/oder dem zweiten Halbleiterchip (7) angeordnet sind;
  • - eine Mehrzahl von Drähten (9) zur jeweiligen elektrischen Verbin­ dung einer der Anschlußflächen (4, 6) mit einer der inneren Leitungen (1); und
  • - einen gegossenen Körper,der außer den äußeren Leitungen (2) alle übrigen Bestandteile des Bauelements umschließt.
2. Bauelement nach Anspruch 1, bei dem jede innere Leitung (1) minde­ stens zwei zwischen gekrümmten Bereichen gebildete Stufen und ein Ende der inneren Leitung (1) enthält.
3. Bauelement nach Anspruch 1 oder 2, bei dem einer der Drähte (9) ei­ ne der ersten Anschlußflächen (4) des ersten Halbleiterchips (5) mit einer der inneren Leitungen (1), und ein anderer der Drähte (9) eine der zweiten Anschlußflächen (6) des zweiten Halbleiterchips (7) mit einem oberen Teil der gekrümmten Bereiche einer anderen der inneren Leitungen (1) verbin­ den, um so jede der Anschlußflächen (4,6) der ersten (5) und zweiten (7) Halbleiterchips jeweils mit einer der inneren Leitungen (1) elektrisch zu verbinden.
4. Bauelement nach Anspruch 1, bei dem das beidseitig klebende isolie­ rende Element (8) aus einer aus Polyamidharz bestehenden mittleren Schicht gebildet ist, auf deren Hauptflächen sich jeweils eine Klebeschicht befindet.
DE19747105A 1996-12-27 1997-10-24 Bauelement mit gestapelten Halbleiterchips Expired - Fee Related DE19747105B4 (de)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6977427B2 (en) 2002-11-26 2005-12-20 Infineon Technologies Ag Electronic component having stacked semiconductor chips in parallel, and a method for producing the component
US7298032B2 (en) 2003-04-08 2007-11-20 Samsung Electronics Co., Ltd. Semiconductor multi-chip package and fabrication method
US7928590B2 (en) 2006-08-15 2011-04-19 Qimonda Ag Integrated circuit package with a heat dissipation device

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175149B1 (en) * 1998-02-13 2001-01-16 Micron Technology, Inc. Mounting multiple semiconductor dies in a package
US6207474B1 (en) 1998-03-09 2001-03-27 Micron Technology, Inc. Method of forming a stack of packaged memory die and resulting apparatus
SG88741A1 (en) * 1998-09-16 2002-05-21 Texas Instr Singapore Pte Ltd Multichip assembly semiconductor
KR100304959B1 (ko) 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
KR100319608B1 (ko) * 1999-03-09 2002-01-05 김영환 적층형 반도체 패키지 및 그 제조방법
TW404030B (en) * 1999-04-12 2000-09-01 Siliconware Precision Industries Co Ltd Dual-chip semiconductor package device having malposition and the manufacture method thereof
TW497376B (en) * 1999-05-14 2002-08-01 Siliconware Precision Industries Co Ltd Dual-die semiconductor package using lead as die pad
US6586836B1 (en) 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
KR100381839B1 (ko) * 2000-09-07 2003-05-01 앰코 테크놀로지 코리아 주식회사 반도체패키지
EP1327226B1 (de) * 2000-10-11 2009-01-14 Nxp B.V. Modul mit leiterrahmen mit auf beiden seiten bestückte n bauelementen
KR100525450B1 (ko) * 2001-02-14 2005-11-02 앰코 테크놀로지 코리아 주식회사 반도체 칩 적층형 반도체 패키지
US6400007B1 (en) * 2001-04-16 2002-06-04 Kingpak Technology Inc. Stacked structure of semiconductor means and method for manufacturing the same
US6744121B2 (en) * 2001-04-19 2004-06-01 Walton Advanced Electronics Ltd Multi-chip package
US6483181B2 (en) * 2001-04-19 2002-11-19 Walton Advanced Electronics Ltd. Multi-chip package
US6559526B2 (en) 2001-04-26 2003-05-06 Macronix International Co., Ltd. Multiple-step inner lead of leadframe
US6828884B2 (en) * 2001-05-09 2004-12-07 Science Applications International Corporation Phase change control devices and circuits for guiding electromagnetic waves employing phase change control devices
US6664618B2 (en) * 2001-05-16 2003-12-16 Oki Electric Industry Co., Ltd. Tape carrier package having stacked semiconductor elements, and short and long leads
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
US6955941B2 (en) * 2002-03-07 2005-10-18 Micron Technology, Inc. Methods and apparatus for packaging semiconductor devices
US6700206B2 (en) 2002-08-02 2004-03-02 Micron Technology, Inc. Stacked semiconductor package and method producing same
US6841858B2 (en) * 2002-09-27 2005-01-11 St Assembly Test Services Pte Ltd. Leadframe for die stacking applications and related die stacking concepts
TWI267958B (en) * 2002-11-21 2006-12-01 Siliconware Precision Industries Co Ltd Semiconductor package with stilts for supporting dice
KR100477020B1 (ko) * 2002-12-16 2005-03-21 삼성전자주식회사 멀티 칩 패키지
KR100620203B1 (ko) * 2002-12-30 2006-09-01 동부일렉트로닉스 주식회사 반도체의 더블 사이드 스택 패키징 방법
US6627990B1 (en) * 2003-02-06 2003-09-30 St. Assembly Test Service Ltd. Thermally enhanced stacked die package
JP3918936B2 (ja) * 2003-03-13 2007-05-23 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
US7781873B2 (en) * 2003-04-28 2010-08-24 Kingston Technology Corporation Encapsulated leadframe semiconductor package for random access memory integrated circuits
JP3693057B2 (ja) * 2003-07-04 2005-09-07 セイコーエプソン株式会社 半導体装置の製造方法
US7227249B1 (en) * 2003-12-24 2007-06-05 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package with chips on opposite sides of lead
TWI237882B (en) * 2004-05-11 2005-08-11 Via Tech Inc Stacked multi-chip package
SG135066A1 (en) 2006-02-20 2007-09-28 Micron Technology Inc Semiconductor device assemblies including face-to-face semiconductor dice, systems including such assemblies, and methods for fabricating such assemblies
US8803299B2 (en) * 2006-02-27 2014-08-12 Stats Chippac Ltd. Stacked integrated circuit package system
US20070241441A1 (en) * 2006-04-17 2007-10-18 Stats Chippac Ltd. Multichip package system
TWI378547B (en) * 2007-09-14 2012-12-01 Chipmos Technologies Inc Multi-chip stacked package structure
CN101431067B (zh) * 2007-11-06 2010-09-15 南茂科技股份有限公司 多芯片堆叠的封装结构
US7989933B1 (en) * 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US7919360B1 (en) * 2009-09-18 2011-04-05 Stats Chippac Ltd. Integrated circuit packaging system with circuitry stacking and method of manufacture thereof
CN102347303B (zh) * 2010-07-30 2016-04-13 三星半导体(中国)研究开发有限公司 多芯片堆叠的封装体及其制造方法
US11694946B2 (en) * 2021-05-24 2023-07-04 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices having a plurality of offsets in leads supporting stacked components and methods of manufacturing thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01276656A (ja) * 1988-04-27 1989-11-07 Mitsubishi Electric Corp 樹脂封止型半導体装置
KR0158868B1 (ko) * 1988-09-20 1998-12-01 미다 가쓰시게 반도체장치
EP0408779B1 (de) * 1989-07-18 1993-03-17 International Business Machines Corporation Halbleiter-Speichermodul höher Dichte
KR920702024A (ko) * 1990-03-15 1992-08-12 세끼사와 요시 다수의 칩을 갖는 반도체 장치
SG52794A1 (en) * 1990-04-26 1998-09-28 Hitachi Ltd Semiconductor device and method for manufacturing same
JP2816239B2 (ja) * 1990-06-15 1998-10-27 株式会社日立製作所 樹脂封止型半導体装置
US5095402A (en) * 1990-10-02 1992-03-10 Rogers Corporation Internally decoupled integrated circuit package
US5221642A (en) * 1991-08-15 1993-06-22 Staktek Corporation Lead-on-chip integrated circuit fabrication method
JPH0582720A (ja) * 1991-09-20 1993-04-02 Hitachi Ltd 樹脂封止型半導体装置
US5327104A (en) * 1991-10-21 1994-07-05 Seiko Epson Corporation Piezoelectric oscillator formed in resin package containing, IC chip and piezoelectric oscillator element
JP2509422B2 (ja) * 1991-10-30 1996-06-19 三菱電機株式会社 半導体装置及びその製造方法
JPH05235260A (ja) * 1991-12-27 1993-09-10 Fujitsu Ltd 半導体装置
JPH05226565A (ja) * 1992-02-15 1993-09-03 Hitachi Cable Ltd 半導体装置
JPH05291486A (ja) * 1992-04-07 1993-11-05 Hitachi Ltd 樹脂封止型半導体装置
US5438224A (en) * 1992-04-23 1995-08-01 Motorola, Inc. Integrated circuit package having a face-to-face IC chip arrangement
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
JPH05347375A (ja) * 1992-06-15 1993-12-27 Toshiba Corp 樹脂封止型半導体装置およびその製造方法
US5479051A (en) * 1992-10-09 1995-12-26 Fujitsu Limited Semiconductor device having a plurality of semiconductor chips
JPH0730051A (ja) * 1993-07-09 1995-01-31 Fujitsu Ltd 半導体装置
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6977427B2 (en) 2002-11-26 2005-12-20 Infineon Technologies Ag Electronic component having stacked semiconductor chips in parallel, and a method for producing the component
US7298032B2 (en) 2003-04-08 2007-11-20 Samsung Electronics Co., Ltd. Semiconductor multi-chip package and fabrication method
US7928590B2 (en) 2006-08-15 2011-04-19 Qimonda Ag Integrated circuit package with a heat dissipation device

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Publication number Publication date
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CN1186338A (zh) 1998-07-01
CN1086059C (zh) 2002-06-05
DE19747105B4 (de) 2005-05-12

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