CN101431067B - 多芯片堆叠的封装结构 - Google Patents

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Abstract

本发明一种多芯片堆叠的封装结构，包括：导线架，是由多个内引脚与多个外引脚构成，而内引脚的末端是以一间隔相对排列的，其中于内引脚群的中央区域，各配置一散热鳍片；第一芯片，固接于导线架的下表面，其有源面上接近中央区域配置有多个第一焊垫；数条第一金属导线，用以电性连接第一焊垫及内引脚；第二芯片，固接于导线架之上表面，其有源面上接近中央区域配置有多个第二焊垫；一对金属间隔组件，配置于导线架的散热鳍片之上并与第二芯片的背面接触；多条第二金属导线，用以电性连接内引脚至第二焊垫；及一封装体。

Description

多芯片堆叠的封装结构
技术领域
本发明涉及集成电路的封装结构，特别是有关于一种结合LOC(Leadon Chip)及COL(Chip on Lead)技术的多芯片堆叠的封装结构。
背景技术
近年来，半导体的后段制程都在进行三度空间(Three Dimension；3D)的封装，以期利用最少的面积来达到较高的密度或是内存的容量等。为了能达到此一目的，现阶段已发展出使用芯片堆叠(chip stacked)的方式来达成三度空间(Three Dimension；3D)的封装。
在现有技术中，例如美国专利第6,744,121，即揭露一种使用导线架来形成多芯片堆叠的结构，如图1a所示。很明显地，在图1的封装结构中，为避免下层芯片的金属导线与上层堆叠芯片的背面接触，故将导线架作了多次的弯折，通过弯折所形成的高度差来保护下层芯片的金属导线。然而，经过多次弯折的导线架容易变形，造成后续芯片不易对准。另外，弯折的导线架会使得封装结构松散，致使无法缩小封装体积。此外，由于导线架作了多次的弯折，因此每个芯片与导线架的粘着面积不足，容易在注膜过程中，造成芯片脱离。
另外，在美国专利第6,838,754及美国专利第6,977,427，也揭露一种使用导线架来形成多芯片堆叠的结构，如图1b及图1c所示，同样的，在图1b及图1c的实施例中，均可能在上层芯片与下层芯片接合的过程中，发生上层芯片的背面与下层芯片上的金属导线接触而造成短路或金属导线剥落等问题。
此外，多个芯片堆叠在一封装体内时，使得此多芯片堆叠结构在操作时，会产生热效应；若此热效应无法迅速地排至多芯片堆叠结构之外时，会使芯片的可靠度降低。
发明内容
有鉴于发明背景中所述的多芯片堆叠方式的缺点及问题，本发明的主要目是提供一种利用间隔组件以确保上下芯片间的距离，以保护下层芯片上的金属导线。
本发明的另一主要目的是提供一种以导线架为基板的多芯片堆叠封装结构，并利用金属间隔组件与导线架上的散热鳍片连接，使得多芯片堆叠结构于操作时所产生的热效应能通过导线架上的散热鳍片，将热效应排至多芯片堆叠结构之外，以增加芯片的可靠度。
根据以上所述，本发明主要提供一种多芯片堆叠的封装结构，包括：一导线架，具有一上表面及一下表面，此导线架是由多个内引脚与多个外引脚所构成，而内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，且第一内引脚群与第二内引脚群的末端是以一间隔相对排列的，其中于第一内引脚群与第二内引脚群的接近中央区域，各配置一散热鳍片；一第一芯片，固接于导线架的下表面，其具有一有源面且于有源面上接近中央区域配置有多个第一焊垫；数条第一金属导线，用以电性连接第一芯片上的第一焊垫及第一内引脚群及第二内引脚群；一对金属间隔组件，配置于导线架之散热鳍片之上；一高分子材料层，系充填于第一内引脚群与第二内引脚群之末端的间隔区中，并覆盖第一焊垫以及多条第一金属导线；一第二芯片，具有一有源面及一相对该有源面之背面，而背面固接于高分子材料层之上并与金属间隔组件接触，且第二芯片之有源面上接近中央区域配置有复数个第二焊垫；数条第二金属导线，用以电性连接第一内引脚群及第二内引脚群的至第二芯片的第二焊垫；及一封装体，用以包覆第一芯片、第一金属导线、第二芯片、第二金属导线、第一内引脚群及第二内引脚群，且曝露出多个外引脚。
本发明接着提供一种多芯片堆叠的封装结构，包括：一导线架，具有一上表面及一下表面，是由多个内引脚与多个外引脚所构成，其内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，且第一内引脚群与第二内引脚群的末端是以一间隔相对排列的，并于第一内引脚群与第二内引脚群的接近中央区域，各配置一散热鳍片；一第一芯片，固接于导线架的下表面，该第一芯片具有一有源面且于有源面上接近中央区域配置有多个第一焊垫；多条第一金属导线，用以将第一芯片上的第一焊垫电性连接至第一内引脚群及第二内引脚群；一对金属间隔元组件，配置于导线架的散热鳍片之上；一第二芯片，其具有一有源面且于有源面上接近中央区域配置有多个第二焊垫，并于相对有源面的背面上配置一粘着层，通过该粘着层固接于导线架的上表面，其中粘着层覆盖多条第一金属导线及对金属间隔 组件，并且第二芯片的背面与对金属间隔组件接触；多条第二金属导线，用以将第一内引脚群及第二内引脚群的上表面电性连接至第二芯片的该有源面上的所述第二焊垫；及一封装体，用以包覆第一芯片、第一金属导线、第二芯片、第二金属导线、第一内引脚群及第二内引脚群，且曝露出多个外引脚。
有关本发明的特征与实作，兹配合图示作最佳实施例详细说明如下。(为使对本发明的目的、构造、特征、及其功能有进一步的了解，兹配合实施例详细说明如下。)
附图说明
图1a是一现有多芯片堆叠封装的剖视图；
图1b是另一现有多芯片堆叠封装的剖视图；
图1c是再一现有多芯片堆叠封装的剖视图；
图2是根据本发明所揭露的一导线架结构的俯视图；
图3是根据本发明所揭露的技术中，沿导线架的AA线段的多芯片堆叠的封装结构的剖视图；
图4是根据本发明所揭露的技术中，沿导线架的B-B线段的多芯片堆叠的封装结构的剖视图；
图5是根据本发明所揭露的技术中，具有汇流条的多芯片堆叠的封装结构的具体实施例的示意图；
图6是根据本发明所揭露的技术中，沿导线架的AA线段的多芯片堆叠的另一具体实施例的剖视图；
图7是根据本发明所揭露的技术中，沿导线架的B-B线段的多芯片堆叠的另一具体实施例的剖视图；及
图8是根据本发明所揭露的技术中，具有汇流条的多芯片堆叠的封装结构的另一具体实施例的示意图。
【主要组件符号说明】
10  第一芯片
102 第一焊垫
20  第二芯片
202 第二焊垫
30  金属间隔
Figure GA20185758200710165730701D00041
组件
40  粘着层
50  第一金属导线
60  第二金属导线
70  高分子材料
80  封装体
90 粘着层
100 导线架
110 汇流条(bus bar)
120 引脚
1201、1203 多个内引脚
1202、1204 多个外引脚
130  散热鳍片
200  多芯片堆叠的封装结构
具体实施方式
本发明在此所探讨的方向为一种使用芯片堆叠的方式，来将多个尺寸相近似的芯片堆叠成一种三度空间的封装结构。为了能彻底地了解本发明，将在下列的描述中提出详尽的封装步骤及其封装结构。显然地，本发明的施行并未限定芯片堆叠的方式的技艺者所熟习的特殊细节。另一方面，众所周知的芯片形成方式以及芯片薄化等后段制程的详细步骤并未描述于细节中，以避免造成本发明不必要的限制。然而，对于本发明的较佳实施例，则会详细描述如下，然而除了这些详细描述之外，本发明还可以广泛地施行在其它的实施例中，且本发明的范围不受限定，其以之后的专利范围为准。
在现代的半导体封装制程中，均是将一个已经完成前段制程(FrontEnd Process)的硅片(wafer)先进行薄化处理(Thinning Process)，将芯片的厚度研磨至2～20mil之间；然后，再选择性地涂布(coating)或网印(printing)一层高分子(polymer)材料于芯片的背面，此高分子材料可以是一种树脂(resin)，特别是一种B-Stage树脂。再经由一个烘烤或是照光制程，使得高分子材料呈现一种具有粘稠度的半固化胶；再接着，将一个可以移除的胶带(tape)贴附于半固化状的高分子材料上；然后，进行硅片的切割(sawing process)，使硅片成为一颗颗的芯片(die)；最后，就可将一颗颗的芯片与基板连接并且将芯片形成堆叠芯片结构。
请先参阅图2，是表示本发明所揭露的一种导线架结构的俯视图。如图2所示，参考标号100为导线架结构；参考标号110为汇流条(bus bar)；参考标号120为导线架的引脚；以及参考标号130为导线架中的一种散热鳍片。在以下的实施例及其搭配的图式说明是根据图2所绘示的A、B线段的剖面示意图来说明。
首先，如图2所示，导线架100具有一上表面及一下表面，而导线架100的引脚120是由多个内引脚及多个外引脚所构成，并以线段10作为内引脚与多个外引脚的分界，其中多个内引脚是由多个平行的第一内引脚群1201与多个平行的第二内引脚群1203所组成，且多个第一内引脚群1201与多个第二内引脚群1203的末端以一间隔相对排列。同时，在导线架100的引脚120中的第一内引脚群1201与第二内引脚群1203的接近中央区域，各配置一个散热鳍片130。此散热鳍片130的宽度可以比内引脚宽，并且也可以在靠近外引脚的一侧呈扇形面。此外，本发明的导线架100可以选择性地在多个第一内引脚群1201与多个第二内引脚群1203之外围各再配置一条汇流条110，此汇流条110其可作为包括电源接点、接地接点或信号接点的电性连接。
接着，请参考图3，是表示本发明的多芯片堆叠封装结构在导线架100的A-A线段上的剖面示意图。多芯片堆叠的封装结构200在导线架100的A-A线段上的组件包括：导线架100的引脚120、第一芯片(或称为下层芯片)10、第二芯片(或称为上层芯片)20、多条第一金属导线50及多条第二金属导线60所构成。
请参考图3，首先，提供第一芯片10，其有源面上接近中央区域配置有多个第一焊垫102；同时，在第一芯片10的部分有源面上形成一粘着层40，此粘着层40可以是胶带(tape)或者是胶膜(die attached film)，本发明并未加以限制，因此，只要是具有连接且粘着功能的粘着材料，均为本发明的实施态样。同时，此粘着层40也可以先形成于导线架100的下表面，本发明也未加以限制。接着，将第一芯片10贴附至导线架100的下表面，以形成一Lead on Chip(LOC)的结构，其中第一芯片10中的多个第一焊垫102曝露于第一内引脚群1201与第二内引脚群1203的末端间隔之间。再接着，进行一打线制程，以多条第一金属导线50来将第一焊垫102电性连接至第一内引脚群1201及第二内引脚群1203之上。在进行打线制程的过程中，打线机(未显示于图中)会在导线架100中的散热鳍片130上形成金属间隔组件30，此金属间隔组件30的高度要大于第一金属导线50的最大弧高；而此金属间隔组件30可由多个锡球或金属凸块堆叠而形成。
接着，在接近第一内引脚群1201与第二内引脚群1203的末端间隔区的附近，涂布一种具有粘着性的高分子材料70，使高分子材料70覆盖第一芯片10中的第一焊垫102以及多条第一金属导线50。然后，提供一个第二芯片20，并将第二芯片20的背面贴附至高分子材料70之上，以便将第二芯片20固定于导线架100之上表面之上，以形成一Chip on Lead(COL)的结构，其中高分子材料70可以是一种树脂(resin)，特别是一种B-Srage树脂。
此时，在导线架100中的散热鳍片130的上表面之上已经有金属间隔 组件30存在，如图4所示(图4是本发明的多芯片堆叠封装结构在导线架100的B-B线段上的剖面示意图)。因此，当第二芯片20的背面贴附至高分子材料70之上时，第二芯片20的背面会与金属间隔组件30接触，同时，因为金属间隔组件30的高度大于第一金属导线50的最大弧高，因此，当第二芯片20的背面与金属间隔组件30后，即被金属间隔组件30支撑住，使得第一芯片10中的多条第一金属导线50不会与第二芯片20的背面接触到。
在上述将第二芯片20固接于导线架100的上表面后，即可以选择性地进行一烘烤制程，以便能进一步固化高分子材料70。
再接着，在进行第二次的打线制程，是将多条第二金属导线60以逆打线制程，来将第二芯片20上的多个第二焊垫202电性连接至第一内引脚群1201及第二内引脚群1203之上。再接着，以一个注模制程(molding)所形成的封胶体80将第一芯片10、第二芯片20以及导线架100的内引脚群1201(1203)包覆，而将导线架100之外引脚群1202(1204)曝露于封胶体80之外。最后，使用一切割或冲压(stamp)制程，来将导线架100之外引脚群1202(1204)弯折成型，如图3所示。另外，要强调的是，本发明的导线架100中的散热鳍片130其弯折的方式可以与外引脚群1202(1204)相同，也可以向封胶体80的两侧弯折成型，如图4中的虚线所示。当散热鳍片130以上述两种弯折成型后，其背面与外引脚群1202(1204)在同一水平面上；因此，当本发明的封装结构200与电路板(未显示于图中)电性连接后，散热鳍片130以上述两种方式向下弯折成型的背面也可以与电路板接触，故可通过电路板适当的配线，将封装结构200中的热效应由金属间隔组件30传递至散热鳍片130上，再由较宽的散热鳍片130将热传递至电路板上，故可以有效地将热效应排至封装结构200之外。当然，很显而易知的，散热鳍片130也可以选择向上弯折(未显示于图中)，以悬空的方式来散热，此也为本发明的一实施方式。
此外，如图5所示，其为本发明的多芯片堆叠封装结构的另一实施例在导线架100的B-B线段上的剖面示意图。很明显地，图5与图3的差异处在于：图5的导线架100中增加了汇流条110的结构，此汇流条110其可作为包括电源接点、接地接点或信号接点的电性连接。由于，形成图5的封装结构的过程与图3相同，故不再赘述。
接着，请参考图6至图7，是本发明的多芯片堆叠封装结构的再一实施例的剖视图。首先，请参考图6，本实施例中的导线架100结构与前述的图2所示完全相同，故不再重复说明。
首先，如图6所示，提供第一芯片10，其有源面上接近中央区域配置有多个第一焊垫102；同时，在第一芯片10的部分有源面上形成一粘着层40，此粘着层40可以是胶带(tape)或者是胶膜(die attached film)，同时，此粘着层40也可以先形成于导线架100的下表面，本发明也未加以限制。接着，将第一芯片10贴附至导线架100的下表面，以形成一Lead onChip(LOC)的结构，其中第一芯片10中的多个第一焊垫102曝露于第一内引脚群1201与第二内引脚群1203的末端间隔之间。再接着，进行一打线制程，以多条第一金属导线50来将第一焊垫102电性连接至第一内引脚群1201及第二内引脚群1203之上。在进行打线制程的过程中，打线机(未显示于图中)会在导线架100中的散热鳍片130上形成金属间隔组件30，此金属间隔组件30的高度要大于第一金属导线50的最大弧高；而此金属间隔组件30可由多个锡球或金属凸块堆叠而形成。
接着，在接近第一内引脚群1201与第二内引脚群1203的末端间隔区的附近，涂布一种具有粘着性的高分子材料70，使高分子材料70覆盖第一芯片10中的第一焊垫102以及多条第一金属导线50。
再接着，提供一第二芯片20，并于第二芯片20的背面形成粘着层90，此粘着层90可以是整个贴附在第二芯片20的下表面，其也可以选择将粘着层90分别贴附在第二芯片20的两侧边附近；此外，粘着层90可以是一种层高分子(polymer)材料，而此高分子材料则可以是一种树脂(resin)，特别是一种B-Stage树脂；另外，粘着层90也可以是一种胶膜。然后，通过粘着层90将第二芯片20固接于导线架100的内引脚群1021(1203)的上表面。此时，第二芯片20背面的粘着层90会将第一金属导线50所覆盖。
由于，在前述的打线过程中，已在导线架100中的散热鳍片130的上表面之上形成金属间隔组件30，如图4所示(图7是本发明的多芯片堆叠封装结构在导线架100的B-B线段上的剖面示意图)。因此，当第二芯片20的背面贴附至高分子材料70之上时，第二芯片20的背面会与金属间隔组件30接触，同时，因为金属间隔组件30的高度大于第一金属导线50的最大弧高，因此，当第二芯片20的背面与金属间隔组件30后，即被金属间隔组件30支撑住，使得第一芯片10中的多条第一金属导线50不会与第二芯片20的背面接触到。
再接着，在进行第二次的打线制程，是将多条第二金属导线60以逆打线制程，来将第二芯片20上的多个第二焊垫202电性连接至第一内引脚群1201及第二内引脚群1203之上。再接着，以一个注模制程(molding)所形成的封胶体80将第一芯片10、第二芯片20以及导线架100的内引脚群1201(1203)包覆，而将导线架100之外引脚群1202(1204)曝露于封胶体80之外。最后，使用一切割或冲压(stamp)制程，来将导线架100之外引脚群1202(1204)弯折成型，如图6所示。另外，要强调的是，本发明的导线架100中的散热鳍片130其弯折的方式可以与外引脚群1202(1204)相同，也可以向封胶体80的两侧弯折成型，如图7中的虚线所示。当散热鳍片130以上述两种弯折成型后，其背面与外引脚群1202(1204)在同一水平面上；因此，当本发明的封装结构200与电路板(未显示于图中)电性连接后，散热鳍片130以上述两种方式向下弯折成型的背面也可以与电路板接触，故可通过电路板适当的配线，将封装结构200中的热效应由金属间隔
Figure GA20185758200710165730701D00101
组件30传递至散热鳍片130上，再由较宽的散热鳍片130将热传递至电路板上，故可以有效地将热效应排至封装结构200之外。当然，很显而易知的，散热鳍片130也可以选择向上弯折(未显示于图中)，以悬空的方式来散热，此也为本发明的一实施方式。
此外，如图8所示，其为本发明的多芯片堆叠封装结构的另一实施例在导线架100的B-B线段上的剖面示意图。很明显地，图8与图6的差异处在于：图8的导线架100中增加了汇流条110的结构，且汇流条110设置在导线架100之复数个内引脚之间，且与复数个内引脚平行，此汇流条110其可作为包括电源接点、接地接点或信号接点的电性连接。由于，形成图6的封装结构的过程与图3相同，故不再赘述。
根据以上所述，本发明所揭露的多芯片堆叠的封装结构是解决了在现有技术中将导线架作多次的弯折所产生的变形，在本发明的具体实施例中，其导线架可以不需要多次弯折即可进行多芯片的堆叠封装，另外，通过芯片与导线架之间的连接组件做为连接组件可以缩小多芯片堆叠的封装尺寸，可以避免金属导线接触所造成的短路或是金属导线剥落的问题。
虽然本发明以前述的较佳实施例揭露如上，然其并非用以限定本发明，任何熟习相像技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视本说明书所附的申请专利范围所界定者为准。

Claims (8)

1.一种多芯片堆叠的封装结构，其特征在于包括：
一导线架，具有一上表面及一下表面，由多个内引脚与多个外引脚所构成，所述内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，且所述第一内引脚群与所述第二内引脚群的末端是以一间隔相对排列的，其中于所述第一内引脚群与所述第二内引脚群的接近中央区域，各配置一散热鳍片；
一第一芯片，固接于该导线架的下表面，该第一芯片具有一有源面且于该有源面上接近中央区域配置有多个第一焊垫；
多条第一金属导线，用以将该第一芯片的该有源面上的所述第一焊垫电性连接至所述第一内引脚群之上表面及所述第二内引脚群；
一对金属间隔组件，每一该金属间隔组件配置于该导线架的散热鳍片之上，其中该金属间隔组件的高度大于所述第一金属导线的最大弧高；
一高分子材料层，充填于所述第一内引脚群与所述第二内引脚群的末端的间隔区中，并覆盖该第一芯片中的所述第一焊垫以及所述第一金属导线；
一第二芯片，具有一有源面及一相对该有源面之背面，该背面固接于该高分子材料层之上并与该金属间隔组件接触，且该第二芯片的该有源面上接近中央区域配置有多个第二焊垫；
多条第二金属导线，用以将该第二芯片的该有源面上的所述第二焊垫电性连接至所述第一内引脚群及所述第二内引脚群的该上表面；及
一封装体，用以包覆该第一芯片、所述第一金属导线、该第二芯片、所述第二金属导线、所述第一内引脚群及所述第二内引脚群，且曝露出所述外引脚。
2.如权利要求1所述的封装结构，其特征在于：该导线架进一步配置有汇流条，且该汇流条设置在该导线架之所述内引脚之间且与所述内引脚平行。
3.如权利要求1所述的封装结构，其特征在于：该散热鳍片的宽度大于所述内引脚。
4.如权利要求1所述的封装结构，其特征在于：所述每一该金属间隔组件由多个金属凸块堆叠所形成。
5.如权利要求1所述的封装结构，其特征在于：所述第二金属导线是使用逆打线方式形成。
6.一种多芯片堆叠的封装结构，其特征在于包括：
一导线架，具有一上表面及一下表面，由多个内引脚与多个外引脚所构成，所述内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，且所述第一内引脚群与所述第二内引脚群的末端是以一间隔相对排列的，其中于所述第一内引脚群与所述第二内引脚群的接近中央区域，各配置一散热鳍片；
一第一芯片，固接于该导线架的该下表面，该第一芯片具有一有源面且于该有源面上接近中央区域配置有多个第一焊垫；
多条第一金属导线，用以将该第一芯片的该有源面上的所述第一焊垫电性连接至所述第一内引脚群的上表面及所述第二内引脚群；
一对金属间隔组件，每一该金属间隔组件配置于该导线架的该散热鳍片之上，其中该金属间隔组件的高度大于所述第一金属导线的最大弧高；
一第二芯片，其具有一有源面且于该有源面上接近中央区域配置有多个第二焊垫，并于相对该有源面的背面上配置一粘着层，通过该粘着层固接于该导线架的上表面，其中该粘着层覆盖所述第一金属导线及所述金属间隔组件，并且该第二芯片的该背面与所述金属间隔组件接触；
多条第二金属导线，用以将所述第一内引脚群及所述第二内引脚群的该上表面电性连接至该第二芯片的该有源面上的所述第二焊垫；及
一封装体，用以包覆该第一芯片、所述第一金属导线、该第二芯片、所述第二金属导线、所述第一内引脚群及所述第二内引脚群，且曝露出所述外引脚。
7.如权利要求6所述的封装结构，其特征在于：该导线架进一步配置有汇流条，且该汇流条设置在该导线架之所述内引脚之间且与所述内引脚平行。
8.如权利要求6所述的封装结构，其特征在于：该散热鳍片的宽度大于所述内引脚。
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