CN101615609A - 芯片封装的堆叠结构 - Google Patents

Abstract

本发明一种芯片封装的堆叠结构，包括：线路载板，正面配置有端点；第一可挠性基板接近中央区配连接端点，经导线与向外延伸的第一导电端点电性连接；第一芯片，主动面有第一焊垫以覆晶方式电性连接于第一可挠性基板上的连接端点，第一芯片粘着层固接于线路载板上；第二芯片，主动面上有第二焊垫，电性连接第一可挠性基板的连接端点，第二可挠性基板的结构与第一可挠性基板相同；第三芯片，主动面有第三焊垫，以覆晶方式电性连接于第二可挠性基板上的连接端点，第三芯片经由第二粘着层固接于第二芯片的背面；第四芯片，主动面上具有第四焊垫，覆晶方式电性连接于第二可挠性基板上的第二表面的连接端点；第一可挠性基板及第二可挠性基板的自由端向下弯折，使第一可挠性基板的向外延伸的第一导电端点及第二可挠性基板上的向外延伸的第二导电端点分别电性连接于线路载板上的端点。

Description

芯片封装的堆叠结构

技术领域

本发明涉及一种芯片封装堆叠结构，更特别是以可挠性基板做为堆叠结构的载板，使得芯片在完成封装后再进行堆叠的结构，以缩小芯片封装堆叠结构的尺寸。

背景技术

现今，对于内存模块的容量的需要是日渐增加。然而，内存的容量的增加速率并不能符合市场的需求。因此，技术上的差距在现今可以利用堆叠内存芯片以提供足够的内存容量的需求。

芯片堆叠技术为已知且为成熟的技术，两个或是多个芯片相互的堆叠，且每一个芯片由间隔物(spacer)所分开。每一个内存芯片利用导线并以打线的方式电性连接至共享的载板上，此载板具有电性重分布层，例如：锡球，通过锡球将堆叠组件贴附在内存模块基板上。

此外，堆叠多个内存芯片封装结构在一封装堆叠上，例如：球格式数组(BGA)封装，且其具有额外的接触垫在BGA的基板表面上，且设置在相对于锡球的表面上。在此方法中，其BGA可以利用焊接的方式以形成一内存芯片堆叠。

在其它的技术中，内存芯片具有一贯穿芯片连接结构(through-chipconnection)，用以提供在两个接触组件(contact element)在不同的芯片表面上的电性连接。芯片的电路可以通过邻接的接触组件电性连接至邻近的芯片，其中，堆叠内存芯片之间没有任何之间隔物，以得到每单位体积下具有较高的储存密度的堆叠内存芯片。

然而，在堆叠内存芯片中的缺点在于其良率很低、这是由于在单一裸晶及多个芯片封装的制备方法步骤中，每一个步骤具有相似性的制备方法缺陷存在。因此，使用堆叠芯片技术会降低制备方法良率。

另外，在现有的芯片堆叠技术中，如美国公告号6,225,688专利揭露一种芯片的堆叠结构，包括多个电子组件置放在具有多个连接区域(attachment sites)的软性基板上且与延伸至连接区域的导线层(wiringlayer)电性连接。此软性基板可以通过弯折而形成堆叠结构且设置在基板上的每一个电子组件是以垂直的方式相互对准。在此堆叠结构的底部具有多个导电端点(conductive terminal)而在堆叠结构的顶部具有测试接触端(test contact)，在此堆叠结构中是利用隔板(dam)或是间隔物(spacer)以完成弯折制备方法。两个堆叠电子组件结构可以利用具有焊垫的第一堆叠结构与具有多个锡球的第二堆叠结构相互堆叠。

接着，如图1，美国公告第5,448,511号专利中揭露芯片设置在连接组件上且借着将连接组件弯折以形成一内存堆叠结构(memory stackstructure)。在此每一个芯片设置在连接组件的刚性区域(rigid section)上方。在此，每一个芯片包含一封胶体用以保护芯片。将连接组件折迭之后，芯片堆叠在另一芯片上。在此堆叠结构的弯折处置放散热板，用以将芯片所产生的热量通过连接组件的热导体层(thermal conduction layer)移除出去，其中散热板可以利用粘着层固接在连接组件上。此外，散热板可以连接至散热组件以增加整个堆叠结构的散热速率。在此堆叠结构中的缺点在于，具有芯片的连接组件在弯折时每一个芯片之间的对准的精确度。另外，在此堆叠结构中置放了多个散热板虽然可以增加散热效率，但是相对地也增加了整个堆叠结构的尺寸大小，而造成了使用上的不便性。

发明内容

鉴于以上的问题，本发明的主要目的在于提供一种芯片封装堆叠结构，通过可挠性基板以承载芯片并且通过可挠性基板的可挠性可自由折弯，并且通过预先在可挠性基板上所预设的导电接点可以与线路载板上的接点电性连接，以提升制备方法良率之外也可以在提高内存容量的优点下达到缩小封装结构尺寸的优点。

据此，本发明揭露一种芯片堆叠的封装结构，包括：线路载板，于一正面上配置有多个端点；第一可挠性基板，具有第一表面及第二表面，第一可挠性基板的接近中央区域配置有多个连接端点，且多个连接端点经由多条导线与向外延伸(fan out)的多个第一导电端点电性连接，其中多个连接端点同时曝露于第一可挠性基板的第一表面及该第二表面，而多个第一导电端点曝露于第一可挠性基板的第一表面，同时第一可挠性基板的第一表面的接近中央区域形成芯片置放区；第一芯片，其主动面上具有多个第一焊垫，以覆晶方式将第一芯片的主动面上的多个第一焊垫电性连接于第一可挠性基板上的第一表面的多个连接端点，且第一芯片的背面经由第一粘着层固接于线路载板的正面上；第二芯片，其主动面上具有多个第二焊垫，以覆晶方式将第二芯片的主动面上的多个第二焊垫电性连接于第一可挠性基板上的第二背面的多个连接端点；第二可挠性基板，第二可挠性基板的结构与第一可挠性基板相同，其中第二可挠性基板的多个连接端点与向外延伸的多个第二导电端点之间的距离大于第一可挠性基板的多个连接端点与向外延伸的多个第一导电端点之间的距离；第三芯片，其主动面上具有多个第三焊垫，以覆晶方式将第三芯片的主动面上的多个第三焊垫电性连接于第二可挠性基板上的第一表面的多个连接端点，且第三芯片的背面经由第二粘着层固接于第二芯片的背面；及第四芯片，其主动面上具有多个第四焊垫，以覆晶方式将第四芯片的主动面上的多个第四焊垫电性连接于第二可挠性基板上的第二表面的多个连接端点；其中，该第一可挠性基板及该第二可挠性基板的自由端向下弯折，以使第一可挠性基板的向外延伸的多个第一导电端点及第二可挠性基板上的向外延伸的多个第二导电端点分别电性连接于线路载板上的多个端点。

本发明还揭露一种模块化的芯片封装堆叠结构，包含：线路载板，线路载板于一正面上配置有多个端点；第一可挠性基板，平均分割成多个区域，而每一个区域的接近中央区域配置有多个连接端点，且多个连接端点经由多条导线与位于第一可挠性基板至少一侧边的向外延伸(fan out)的多个第一导电端点电性连接，其中多个连接端点曝露于第一可挠性基板的第一表面及第二表面，而向外延伸的多个第一导电端点曝露于第一可挠性基板的第一表面的至少一侧边上，同时第一可挠性基板的第一表面的接近中央区域形成多个芯片置放区；多个第一芯片，每一个第一芯片的主动面上具有多个第一焊垫，且每一个第一芯片以覆晶方式将主动面上的多个第一焊垫电性连接于第一可挠性基板上的第一表面的多个连接端点，且将每一个第一芯片的背面以第一粘着层固接于线路载板的正面上；多个第二芯片，其每一个第二芯片的主动面上具有多个第二焊垫，且每一个第二芯片以覆晶方式将主动面上的多个第二焊垫电性连接于第一可挠性基板上的第二表面的多个连接端点；第二可挠性基板，第二可挠性基板的结构与第一可挠性基板相同，其中第二可挠性基板的多个连接端点与向外延伸的多个第二导电端点之间的距离大于第一可挠性基板的多个连接端点与向外延伸的多个第一导电端点之间的距离；多个第三芯片，其每一个第三芯片的一主动面上具有多个第三焊垫，以覆晶方式将每一个第三芯片的该主动面上的多个第三焊垫电性连接于第二可挠性基板上的第一表面的多个连接端点，且每一个第三芯片的背面经由第二粘着层固接于每一个第二芯片的背面；及多个第四芯片，其每一个第四芯片的主动面上具有多个第四焊垫，以覆晶方式将每一个第四芯片的主动面上的多个第四焊垫电性连接于第二可挠性基板上的第二表面的多个连接端点；其中，第一可挠性基板及第二可挠性基板的自由端向下弯折，以使第一可挠性基板的向外延伸的多个第一导电端点及第二可挠性基板上的向外延伸的多个第二导电端点分别电性连接于线路载板上的多个端点。

有关本发明的特征与实作，兹配合图示作最佳实施例详细说明如下。(为使对本发明的目的、构造、特征、及其功能有进一步的了解，兹配合实施例详细说明如下。)

附图说明

图1是表示现有的芯片封装堆叠结构；

图2是根据本发明所揭露的技术，表示一硅片上具有多个芯片的俯视图；

图3A至图3C是根据本发明所揭露的技术，表示配置在可挠性基板上的线路布局示意图；

图4A至图4B是根据本发明所揭露的技术，表示将多个芯片分别配置在可挠性基板的第一表面及第二表面的各步骤示意图；

图5A至图5E是根据本发明所揭露的技术，表示形成芯片封装堆叠结构的各步骤示意图；

图6A至图6C是根据本发明所揭露的技术，表示配置在可挠性基板上的线路布局示意图；

图7A至图7B是根据本发明所揭露的技术，表示将多个芯片分别配置在可挠性基板的第一表面及第二表面的俯视图；及

图8A至图8F是根据本发明所揭露的技术，表示形成模块化的芯片封装堆叠结构的各步骤示意图。

【主要组件符号说明】

10硅片

110、110A、110B、110C、110D芯片

112、112A、112B、112C及112D焊垫

20、20A、20B基板

210芯片置放区

220切割道

2101连接端点

2102导电端点

2103导线

30线路载板

302端点

具体实施方式

本发明在此所探讨的方向为一种芯片封装堆叠结构及其形成方法，特别是一种覆晶芯片的堆叠结构。为了能彻底地了解本发明，将在下列的描述中提出详尽的封装步骤。显然地，本发明的施行并未限定半导体或是芯片的封装方法的技艺者所熟习的特殊细节。另一方面，众所周知的半导体及芯片的封装结构及其封装方法及其等后段制备方法的详细步骤并未描述于细节中，以避免造成本发明不必要的限制。然而，对于本发明的较佳实施例，则会详细描述如下，然而除了这些详细描述之外，本发明还可以广泛地施行在其它的实施例中，且本发明的范围不受限定，其以之后的专利范围为准。

在现代的半导体封装制备方法中，均是将一个已经完成前段制备方法(Front End Process)的硅片(wafer)先进行薄化处理(ThinningProcess)，将芯片的厚度研磨至2-20mi]之间；然后，再涂布(coating)或网印(printing)一层高分子(polymer)材料于芯片的背面，此高分子材料可以是一种树脂(resin)，特别是一种B-Stage树脂。再经由一个烘烤或是照光制备方法，使得高分子材料呈现一种具有粘稠度的半固化胶；再接着，将一个可以移除的胶带(tape)贴附于半固化状的高分子材料上；然后，进行硅片的切割(sawing process)，使硅片成为一颗颗的芯片(die)。图2是根据本发明所揭露的技术，表示一硅片上具有多个芯片的俯视图。如图2所示，提供一硅片10，且于硅片10上具有多个芯片110，且每一颗芯片110的主动面上具有多个焊垫112。接着，切割硅片10以得到多个芯片110。

接着，图3A至图3C表示配置在基板上的线路布局示意图。图3A表示在可挠性基板20的线路布局的透视图，其中，在可挠性基板20具有第一表面及第二表面，且可挠性基板20的接近一中央区域配置有多个连接端点2101，且多个连接端点2101经由多条导线2103与向外延伸(fan out)的多个导电端点2102电性连接，在此，向外延伸的多个导电端点2102曝露于可挠性基板20的第一表面，如图3B所示；而多个连接端点2101同时曝露于可挠性基板20的第一表面及第二表面，如图3B及图3C所示；同时，在可挠性基板20的第一表面的接近中间区域形成多个芯片置放区210。另外，可挠性基板20可通过切割刀(未在图中表示)在可挠性基板20的第一表面及/或第二表面上，且在相邻的每一个芯片置放区210之间，以切割出多条切割道或割道220。此外，向外延伸的多个导电端点2102与多个连接端点2101间的距离可依设计需求做不同的配置，以便能够进行芯片封装后的堆叠，例如，向外延伸的导电端点2102与连接端点2101间的距离为3-4mil或是6-8mil，则可以进行第二层的堆叠，然后依此类推，即可完成一种3度空间的堆叠结构。

在此，可挠性基板(flexible board)20可以使用PI(polyimide)作为材料来形成基板，故可以使用半导体制备方法在PI基板上布置(layout)各种图案的金属导线(trace)，用来连接端点2101以及导电端点2102电性连接，因此可以达到薄型化及多脚化(fine pins)的需求。因此，通过PI基板20的可挠性，可以任意折弯，通过此特性，可挠性基板20可以弯折且与线路载板30(wiring board)的表面形成电性接触；例如：PCB板。很明显地，线路载板30也必须依据封装芯片的需求，在线路载板30上做不同线路的配置，以便能与各个芯片做电性连接，达成各种功能。此外，要强调的是，在本实施例中可使用可挠性基板20上所配置的多个导电端点2102直接与线路载板(未在图中表示)上的端点(未在图中表示)电性连接，而不需要再使用其它的电性连接组件，例如锡球(solder ball)或是凸块(bump)，用以电性连接堆叠结构与线路载板。

接着，图4A至图4B表示将多个芯片分别配置在可挠性基板的第一表面及第二表面的各步骤示意图。首先，如图4A，表示多个芯片110已置放在可挠性基板20的第一表面的俯视图。首先，将已完成测试及且为良好的芯片(Known good die)110，使用具有精确控制位移的机器设备(未在图中表示)，例如取放装置，将每一颗好的芯片110拾起，并且以覆晶方式，将芯片110的主动面对准可挠性基板20的第一表面的芯片置放区210上置放，使得每一颗芯片110的主动面上的多个焊垫112与可挠性基板20的第一表面的多个连接端点2102电性连接。接着，将图4A的具有多个芯片110的可挠性基板上下反转，系将可挠性基板20的第一表面的多个芯片110的背面朝下。

然后同样地，将已完成测试及且为良好的其它芯片(Known good die)110，以覆晶方式将芯片110的主动面对准可挠性基板20的第二表面上置放，使得每一颗芯片110的主动面上的多个焊垫112与可挠性基板20的第二表面的多个连接端点2102电性连接，如图4B所示。在本实施例中，界定在可挠性基板20的第一表面的芯片为第一芯片，及在第二表面的芯片为第二芯片，反之亦可。

根据以上所述，在本实施例中，将芯片110对准置放在可挠性基板20的芯片置放区210时，可以通过可挠性基板20上的参考点(例如芯片置放区)来计算出芯片110的相对位置，因此可以将芯片110精确地放置于可挠性基板20的每一个芯片置放区210上。故当多个芯片110重新配置在新的可挠性基板20上时，就不会因为无法对准而产生准确度以及可靠度的问题。

接着，请参考图5A至图5E，表示形成芯片封装后的堆叠结构的各步骤示意图。首先，如图5A所示，其根据图4C的AA线段的截面示意图。接着，利用切割刀(未在图中表示)在可挠性基板20上预先设置的切割道220的位置切割，以形成多个芯片堆叠的封装结构，其每一个芯片堆叠的封装结构包含：第一可挠性基板20A、第一芯片110A及第二芯片110B，其中第一芯片110A及第二芯片110B分别以覆晶方式以主动面直接贴附在第一可挠性基板20A的第一表面及第二表面上，且第一芯片110A通过第一粘着层3041固接在线路载板30的正面上，如图5B所示。在此要强调，在本发明的一实施例中，可以将第一粘着层3041预先形成在线路载板30的正面上，再将第一芯片110A固接于线路载板30上；而在另一实施例中，其也可如前述在硅片切割成芯片之前，即先将第一粘着层3041先形成在硅片的背面，故当硅片被切割后，每一个芯片(包括110A、110B、110C或110D)的背面即配置有第一粘着层3041。接着，再将第一芯片110A经由第一粘着层3041以固接于线路载板30的正面。在此，切割后的可挠性基板20A的线路布局与切割前的可挠性基板20的线路布局相同，在此不再重复。

接着，进一步揭露本发明的另一实施例，即将一个与第一芯片封装结构相同的第二芯片封装结构直接堆叠在第一芯片封装结构的第二芯片110B的背面上；此第二芯片迭结构包含一第二可挠性基板20B、第三芯片110C及第四芯片110D，且第三芯片110C的背面通过第二粘着层3042固接在第二芯片110B的背面上。在此要强调，第二可挠性基板20B的结构与第一可挠性基板20A相同，但是第二可挠性基板20B中的多个连接端点2101与向外延伸的多个第二导电端点2102之间的距离大于第一可挠性基板20A的多个连接端点与向外延伸的多个第一导电端点2102之间的距离；例如：当第一芯片封装结构的厚度为10-20mil时，则第二可挠性基板20B中的多个连接端点2101与向外延伸的多个第二导电端点2102之间的距离需12-24mil，以便有足够的长度能够弯折。因此，根据以上所述，第一可挠性基板20A及第二可挠性基板20A的自由端均可向下弯折，以使第一可挠性基板20A的向外延伸的多个第一导电端点2102及第二可挠性基板20B的向外延伸的多个第二导电端点2102分别电性连接于线路载板30上的多个端点302，如图5C所示。

在此要强调，上述图5C所示的第一可挠性基板20A及第二可挠性基板20B至少两侧边的自由端上配置有多个导电端点2102，使得第一可挠性基板20A的向外延伸的多个第一导电端点2102与第二可挠性基板20B的向外延伸的多个第二导电端点2102分别电性连接于线路载板30上的多个端点302，其仅为本发明的一实施例。当然，本发明的第一可挠性基板20A及第二可挠性基板20B具有至少两侧边的自由端上配置的多个导电端点2102可以是相邻的两侧边的自由端，或是相对的两侧边的自由端，然不在本发明的限制中。此外，第一粘着层3041及第二粘着层3042可以是B-stage、paste或是tape等材料所形成。

接着，本发明继续揭露另一较佳实施例，请参考图5D。如图5D所示，为了能更缩小封装体所占的面积，第一可挠性基板20A及第二可挠性基板20B可以配置成具有一侧边的自由端，使得第一可挠性基板20A的向外延伸的多个第一导电端点2102与第二可挠性基板20B的向外延伸的多个第二导电端点2102分别在同一侧边电性连接于线路载板30上的多个端点302。当然，也可以如图5E所表示的将第一可挠性基板20A的向外延伸的多个第一导电端点2102与第二可挠性基板20B的向外延伸的多个第二导电端点2102分别在不同侧边电性连接于线路载板30上的多个端点302。同样地，本实施例的第二可挠性基板20B的多个连接端点2101与向外延伸的多个第二导电端点2102之间的距离大于第一可挠性基板20A的多个连接端点2101与向外延伸的多个第一导电端点2102之间的距离，例如，向外延伸的导电端点2102与焊垫2101间的距离为12-24mil。依此类推，可将另一第三芯片封装结构的可挠性基板(未在图中表示)再堆叠在第二芯片封装结构的上，然后再将第三可挠性基板的多个连接端点2101与向外延伸的多个第二导电端点2102之间的距离大于第二基板的多个连接端点2101与向外延伸的多个第二导电端点2102之间的距离。因此，通过此堆叠方式，可以将多个芯片封装结构逐一向上堆叠以形成一芯片封装堆叠结构。由于导电端点2102与线路载板30上的端点302直接电性连接，不需要再经由额外的电性连接组件与线路载板30电性连接，因此，可以大幅度的降低整个芯片封装堆叠结构的厚度。此外，在本实施例中，若是以相同尺寸大小及相同功能的芯片110，例如以单颗内存容量256MB的动态随机存取内存(DRAM)芯片进行多芯片的堆叠，以图5C至图5E的多芯片封装堆叠结构为例，可以堆叠成1GB的内存模块。

接着，请参考图6A至图6C，表示配置在可挠性基板上的线路布局示意图。图6A表示在可挠性基板20的线路布局的透视图，其中，在可挠性基板20具有一第一表面及一第二表面，且平均分割成多个区域，且每一个区域接近中央区域配置有多个连接端点2101，且每一个连接端点2101经由多条导线2103与位于可挠性基板20至少一侧边的向外延伸的多个导电端点2102电性连接；在此，多个连接端点2101同时曝露于可挠性基板20的第一表面及第二表面，如图6B所示；而向外延伸的多个导电端点2102系曝露于可挠性基板20的每一个区域的一正面的至少一侧边上，如图6C所示；同时，可挠性基板20的每一个区域的正面的接近中央区域形成多个芯片置放区210。

接着，请参考图7A至图7B，表示将多个芯片分别配置在可挠性基板的第一表面及第二表面的俯视图。首先，如图7A，表示多个芯片110置放在可挠性基板20的第一表面的俯视图。首先，将已完成测试及且为良好的芯片(Known good die)110，使用具有精确控制位移的机器设备(未在图中表示)，例如取放装置，将每一颗好的芯片110拾起，并且以覆晶方式，将芯片110的主动面对准可挠性基板20的第一表面的芯片置放区210上置放，使得每一颗芯片110的主动面上的多个焊垫112与可挠性基板20的第一表面的多个连接端点2102电性连接。接着，将图7A的具有多个芯片110的可挠性基板上下反转，将可挠性基板20的第一表面的多个芯片110的背面朝下。然后同样地，将已完成测试及且为良好的其它芯片(Knowngood die)110，使用具有精确控制位移的机器设备(未在图中表示)，例如取放装置，将每一颗好的芯片110拾起，并且以覆晶方式，将芯片110的主动面对准可挠性基板20的第二表面上置放，使得每一颗芯片110的主动面上的多个焊垫112与可挠性基板20的第二表面的多个连接端点2102电性连接，如图7B所示。在本实施例中，界定在可挠性基板20的第一表面的芯片为第一芯片，及在第二表面的芯片为第二芯片，反之亦可。

接着，请参考图8A至图8F，表示形成模块化的芯片封装堆叠结构的各步骤示意图。图8A根据图7A及图7B的截面示意图，在此，通过切割刀(未在图中表示)根据在可挠性基板20上的多个切割道(未在图中表示)进行切割，在此实施例中以四颗芯片110为一切割单位，使得经切割之后所形成的芯片迭结构，包含一可挠性基板20A及至少四颗第一芯片110A及四颗第二芯片，如图8B所示。在此要强调，也可以是将8颗或16颗芯片形成在可挠性基板20A上。

接着，同样请参考图8B，将具有多个第一芯片110A的一背面以第一粘着层3041固接在线路载板30的正面上，且第一可挠性基板20A的自由端可向下弯折，以使得第一可挠性基板20A的向外延伸的多个第一导电端点2102电性连接于线路载板30上的多个端点302，如图8C所示。于另一实施例中，其第一粘着层3041可先设置在线路载板30的正面上，再将多个第一芯片110A的背面通过第一粘着层3041固接在线路载板30的正面上。接着，进一步揭露本发明的另一实施例，即将一个与第一芯片封装结构相同的第二芯片封装结构堆叠在第一芯片封装结构的多个第二芯片110B的背面上，以形成一个芯片封装堆叠结构，其中第二芯片迭结构包含一第二可挠性基板20B、多个第三芯片110C及多个第四芯片110D，且多个第三芯片110C的背面通过第二粘着层3042固接在第二芯片110B的背面上，其中，第二可挠性基板20B的结构与第一可挠性基板20A相同，其第二可挠性基板20B的多个连接端点2101与向外延伸的多个第二导电端点2102之间的距离大于该第一可挠性基板20A的多个连接端点与向外延伸的多个第一导电端点2102之间的距离。

因此，根据以上所述，第一可挠性基板20A及第二可挠性基板20A的自由端向下弯折，以使第一可挠性基板20A的向外延伸的多个第一导电端点2102及第二可挠性基板20B的向外延伸的多个第二导电端点2102分别电性连接于线路载板30上的多个端点302。接着，请参考图8D，将第二可挠性基板20B上的多个第二芯片110B的背面通过第二粘着层40B固接在第一可挠性基板20A的背面上，其中第二可挠性基板20B的结构与第一可挠性基板20A相同，同样地，第二可挠性基板20B的多个连接端点2102与向外延伸的多个第二导电端点2102之间的距离大于第一可挠性基板20A的多个连接端点2101与向外延伸的多个第一导电端点2102之间的距离。因此，根据以上所述，第二可挠性基板20B的自由端可以向下弯折，以使得第二可挠性基板20B上的向外延伸的多个第二导电端点2102电性连接于线路载板30上的多个端点302。

在此要强调，上述图8D中的第一可挠性基板20A及第二可挠性基板20B至少两侧边的自由端上配置有多个导电端点2102，使得第一可挠性基板20A的向外延伸的多个第一导电端点2102与第二可挠性基板20B的向外延伸的多个第二导电端点2102分别电性连接于线路载板30上的多个端点302。于另一实施例中，第一可挠性基板20A及第二可挠性基板20B具有至少一侧边的自由端，使得第一可挠性基板20A的向外延伸的多个第一导电端点2102与第二可挠性基板20B的向外延伸的多个第二导电端点2102分别在同一侧边电性连接于线路载板30上的多个端点302，如图8E所示。图8F是表示第一可挠性基板20A的向外延伸的多个第一导电端点2102与第二可挠性基板20B的向外延伸的多个第二导电端点2102分别在不同侧边电性连接于线路载板30上的多个端点302。

因此，根据以上所述，在本实施例中，以相同尺寸大小及相同功能的芯片110来说，若以每一颗内存容量为256MB的动态随机存取内存(DRAM)芯片进行多芯片堆叠，如图8C至图8E所示，其模块化的芯片封装堆叠结构具有至少8颗256MB的芯片，因此可以形成至少2GB内存容量的内存模块。通过可挠性基板20的向外延伸的导电端点2102取代传统芯片堆叠的电性连接组件可以大幅度的缩小芯片堆叠尺寸，而且可以堆叠成具有高内存容量、积密度小的内存模块。

在上述各种实施例中，其可以在芯片110上的焊垫112与可挠性基板20上的连接端点2101电性连接后，再使用一底部充填制备方法(under-filled process)，将一高分子材料充填入焊垫112与连接端点2101间之间隙，并且封闭芯片的主动面的四周，可避免大气湿度的侵袭，有效地增加芯片封装堆叠结构的寿命。

虽然本发明以前述的较佳实施例揭露如上，然其并非用以限定本发明，任何熟习相像技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视本说明书所附的申请专利范围所界定的为准。

Claims (10)

1、一种芯片封装结构，其特征在于包括：

一线路载板，于一正面上配置有多个端点；

一可挠性基板，具有一第一表面及一第二表面，该可挠性基板的接近一中央区域配置有多个连接端点，且所述连接端点经由多条导线与向外延伸的多个导电端点电性连接，其中所述连接端点同时曝露于该可挠性基板的该第一表面及该第二表面，而所述导电端点曝露于该可挠性基板的该第一表面，同时该可挠性基板的该第一表面的接近该中央区域形成一芯片置放区；

一第一芯片，其一主动面上具有多个第一焊垫，以覆晶方式将该第一芯片的该主动面上的所述第一焊垫电性连接于该可挠性基板上的该第一表面的所述连接端点，且该第一芯片的一背面经由一粘着层固接于该线路载板的该正面上；及

一第二芯片，其一主动面上具有多个第二焊垫，以覆晶方式将该第二芯片的该主动面上的所述第二焊垫电性连接于该可挠性基板上的该第二表面的所述连接端点；

其中，该可挠性基板的自由端向下弯折，以使可挠性基板的向外延伸的所述导电端点分别电性连接于该线路载板上的所述端点。

2.一种模块化的芯片封装结构，其特征在于包括：

一线路载板，该线路载板于一正面上配置有多个端点；

一可挠性基板，平均分割成多个区域，而每一该区域的接近一中央区域配置有多个连接端点且所述连接端点经由多条导线与位于该可挠性基板至少一侧边的向外延伸的多个导电端点电性连接，其中所述连接端点曝露于该可挠性基板的该第一表面及该第二表面，而向外延伸的所述导电端点曝露于该可挠性基板的该第一表面的至少一侧边上，同时该可挠性基板的该第一表面的接近该中央区域形成多个芯片置放区；

多个第一芯片，每一该第一芯片的一主动面上具有多个第一焊垫，且每一该第一芯片以覆晶方式将该主动面上的所述第一焊垫电性连接于该可挠性基板上的该第一表面的所述连接端点，且将每一该第一芯片的一背面以一粘着层固接于该线路载板的该正面上；及

多个第二芯片，其每一该第二芯片的一主动面上具有多个第二焊垫，且每一该第二芯片以覆晶方式将该主动面上的所述第二焊垫电性连接于该第一可挠性基板上的该第二表面的所述连接端点；

其中，该可挠性基板的自由端向下弯折，以使可挠性基板的向外延伸的所述导电端点分别电性连接于该线路载板上的所述端点。

3.一种芯片封装堆叠结构，其特征在于包括：

一线路载板，于一正面上配置有多个端点；

一第一可挠性基板，具有一第一表面及一第二表面，该第一可挠性基板的接近一中央区域配置有多个连接端点，且所述连接端点经由多条导线与向外延伸的多个第一导电端点电性连接，其中所述连接端点同时曝露于该第一可挠性基板的该第一表面及该第二表面，而所述第一导电端点曝露于该第一可挠性基板的该第一表面，同时该第一可挠性基板的该第一表面的接近该中央区域形成一芯片置放区；

一第一芯片，其一主动面上具有多个第一焊垫，以覆晶方式将该第一芯片的该主动面上的所述第一焊垫电性连接于该第一可挠性基板上的该第一表面的所述连接端点，且该第一芯片的一背面经由一第一粘着层固接于该线路载板的该正面上；

一第二芯片，其一主动面上具有多个第二焊垫，以覆晶方式将该第二芯片的该主动面上的所述第二焊垫电性连接于该第一可挠性基板上的该第二表面的所述连接端点；

一第二可挠性基板，该第二可挠性基板的结构与该第一可挠性基板相同，其中该第二可挠性基板的所述连接端点与向外延伸的多个第二导电端点之间的距离大于该第一可挠性基板的所述连接端点与向外延伸的所述第一导电端点之间的距离；

一第三芯片，其一主动面上具有多个第三焊垫，以覆晶方式将该第三芯片的该主动面上的所述第三焊垫电性连接于该第二可挠性基板上的该第一表面的所述连接端点，且该第三芯片的一背面经由一第二粘着层固接于该第二芯片的一背面；及

一第四芯片，其一主动面上具有多个第四焊垫，以覆晶方式将该第四芯片的该主动面上的所述第四焊垫电性连接于该第二可挠性基板上的该第二表面的所述连接端点；

其中，该第一可挠性基板及该第二可挠性基板的自由端向下弯折，以使第一可挠性基板的向外延伸的所述第一导电端点及该第二可挠性基板上的向外延伸的所述第二导电端点分别电性连接于该线路载板上的所述端点。

4.如权利要求3所述的芯片封装堆叠结构，其特征在于，该第一可挠性基板的该第一表面上的向外延伸的所述第一导电端点系配置于该第一可挠性基板的至少一侧边上。

5.如权利要求3所述的芯片封装堆叠结构，其特征在于，该第二可挠性基板的该第一表面上的向外延伸的所述第二导电端点系配置于该第二可挠性基板的至少一侧边上。

6.一种模块化的芯片封装堆叠结构，其特征在于包含：

一线路载板，该线路载板于一正面上配置有多个端点；

一第一可挠性基板，平均分割成多个区域，而每一该区域的接近一中央区域配置有多个连接端点且所述连接端点经由多条导线与位于该第一可挠性基板至少一侧边的向外延伸(fan out)的多个第一导电端点电性连接，其中所述连接端点曝露于该第一可挠性基板的该第一表面及该第二表面，而向外延伸的所述第一导电端点曝露于该第一可挠性基板的该第一表面的至少一侧边上，同时该第一可挠性基板的该第一表面的接近该中央区域形成多个芯片置放区；

多个第一芯片，每一该第一芯片的一主动面上具有多个第一焊垫，且每一该第一芯片以覆晶方式将该主动面上的所述第一焊垫电性连接于该第一可挠性基板上的该第一表面的所述连接端点，且将每一该第一芯片的一背面以一第一粘着层固接于该线路载板的该正面上；

多个第二芯片，其每一该第二芯片的一主动面上具有多个第二焊垫，且每一该第二芯片以覆晶方式将该主动面上的所述第二焊垫电性连接于该第一可挠性基板上的该第二表面的所述连接端点；

一第二可挠性基板，该第二可挠性基板的结构与该第一可挠性基板相同，其中该第二可挠性基板的所述连接端点与向外延伸的多个第二导电端点之间的距离大于该第一可挠性基板的所述连接端点与向外延伸的所述第一导电端点之间的距离；

多个第三芯片，其每一该第三芯片的一主动面上具有多个第三焊垫，以覆晶方式将每一该第三芯片的该主动面上的所述第三焊垫电性连接于该第二可挠性基板上的该第一表面的所述连接端点，且每一该第三芯片的一背面经由一第二粘着层固接于每一该第二芯片的一背面；及

多个第四芯片，其每一该第四芯片的一主动面上具有多个第四焊垫，以覆晶方式将每一该第二芯片的该主动面上的所述第二焊垫电性连接于该第二可挠性基板上的该第二表面的所述连接端点；

其中，该第一可挠性基板及该第二可挠性基板的自由端向下弯折，以使第一可挠性基板的向外延伸的所述第一导电端点及该第二可挠性基板上的向外延伸的所述第二导电端点分别电性连接于该线路载板上的所述端点。

7.如权利要求6所述的模块化的芯片封装堆叠结构，其特征在于，该第一可挠性基板的该第一表面上的向外延伸的所述第一导电端点配置于该第一可挠性基板的至少一侧边上。

8.如权利要求6所述的模块化的芯片封装堆叠结构，其特征在于，该第二可挠性基板的该第一表面上的向外延伸的所述第二导电端点配置于该第二可挠性基板的至少一侧边上。

9.一种可挠性基板，具有一第一表面及一第二表面，且该第一表面及该第二表面上配置有电性连接的模块化线路，其特征在于：

位于该可挠性基板的该模块化线路由多个连接端点及向外延伸的多个导电端点构成，其中所述连接端点配置于该可挠性基板的接近一中央区域，且所述连接端点经由多条导线与向外延伸的所述导电端点电性连接，其中所述连接端点同时曝露于该可挠性基板的该第一表面及该第二表面，而所述导电端点曝露于该可挠性基板的该第一表面，同时该可挠性基板的该第一表面的接近该中央区域形成至少一芯片置放区。

10.一种可挠性基板，具有一第一表面及一第二表面，且该第一表面及该第二表面上配置有电性连接的模块化线路，其特征在于：

位于该可挠性基板的该模块化线路由多个连接端点及向外延伸的多个导电端点构成，其中该可挠性基板平均分割成多个区域，而每一该区域的接近一中央区域配置有所述连接端点且所述连接端点经由多条导线与位于该可挠性基板至少一侧边的向外延伸的所述第一导电端点电性连接，其中所述连接端点曝露于该可挠性基板的该第一表面及该第二表面，而向外延伸的所述导电端点曝露于该可挠性基板的该第一表面的至少一侧边上，同时该可挠性基板的该第一表面的接近该中央区域形成多个芯片置放区。

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