CN101236959A - 多芯片交错堆栈的封装结构 - Google Patents

多芯片交错堆栈的封装结构 Download PDF

Info

Publication number
CN101236959A
CN101236959A CNA2007100033293A CN200710003329A CN101236959A CN 101236959 A CN101236959 A CN 101236959A CN A2007100033293 A CNA2007100033293 A CN A2007100033293A CN 200710003329 A CN200710003329 A CN 200710003329A CN 101236959 A CN101236959 A CN 101236959A
Authority
CN
China
Prior art keywords
mentioned
chip
interleaving stack
chips
stack structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007100033293A
Other languages
English (en)
Other versions
CN101236959B (zh
Inventor
陈煜仁
林勇志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipmos Technologies Inc
Original Assignee
Chipmos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipmos Technologies Inc filed Critical Chipmos Technologies Inc
Priority to CN200710003329A priority Critical patent/CN101236959B/zh
Publication of CN101236959A publication Critical patent/CN101236959A/zh
Application granted granted Critical
Publication of CN101236959B publication Critical patent/CN101236959B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供一种多芯片交错堆栈的封装结构，由一个具有多个相对排列的内引脚群、多个外引脚群、汇流架、芯片承座所组成的导线架，以及一个由多个第一芯片及多个第二芯片交互交错堆栈而成的多芯片交错堆栈结构所组成，其中芯片承座配置于多个相对排列的内引脚群之间，且与多个相对排列的内引脚群形成高度差，而多芯片交错堆栈结构与芯片承座接合后，使用打线工艺将多个第一芯片及多个第二芯片各自完成电连接后再与多个成相对排列的内引脚群电连接。

Description

多芯片交错堆栈的封装结构
技术领域
本发明涉及一种多芯片堆栈封装结构，特别是涉及一种具有交互交错(zigzag)构造的多芯片堆栈封装结构。
背景技术
近年来，半导体的后段工艺都在进行三维空间(Three Dimension；3D)的封装，以期利用最少的面积来达到相对大的半导体集成度(Integrated)或是内存的容量等。为了能达到此目的，现阶段已发展出使用芯片堆栈(chip stacked)的方式来达成三维空间(Three Dimension；3D)的封装。
在公知技术中，芯片的堆栈方式将多个芯片相互堆栈于基板上，然后使用打线的工艺(wire bonding process)来将多个芯片与基板连接。图1A为公知具有相同或是相近芯片尺寸的堆栈型芯片封装结构的剖面示意图。如图1A所示，公知的堆栈型芯片封装结构100包括电路基板(packagesubstrate)110、芯片120a、芯片120b、间隔物(spacer)130、多条导线140与密封剂(encapsulant)150。电路基板110上具有多个焊垫112，且芯片120a与120b上亦分别具有多个焊垫122a与122b，其中焊垫122a与122b以周围型(peripheral type)排列于芯片120a与120b上。芯片120a配置于电路基板110上，且芯片120b通过间隔物130而配置于芯片120a的上方。导线140的两端为通过打线工艺而分别连接于焊垫112与122a，以使芯片120a电连接于电路基板110。而其它部分导线140的两端亦通过打线工艺而分别连接于焊垫112与122b，以使芯片120b电连接于电路基板110。至于密封剂150则配置于电路基板110上，并包覆这些导线140、芯片120a与120b。
由于焊垫122a与122b以周围型态排列于芯片120a与120b上，因此芯片120a无法直接承载芯片120b，故在工艺上来说，先将芯片120a与电路基板110接合后，需进行第一次的金属导线连接工艺(wire bonding)，将芯片120a上的多个焊垫122a与电路基板110上的多个焊垫112连接；接着，在完成间隔物130与芯片120a接合后，再将芯片120b固接于间隔物130之上，然后再进行另一次的金属导线连接工艺(wire bonding)，将芯片120b上的多个焊垫122b与电路基板110上的多个焊垫112连接。很明显地，其必须在芯片120a与120b之间配置间隔物130，使得芯片120a与120b之间相距适当的距离，方能保护已完成制造的金属导线140。然而，间隔物130的使用却容易造成公知堆栈型芯片封装结构100的厚度无法进一步地缩减。
另外，公知技术提出另一种具有不同芯片尺寸的堆栈型芯片封装结构，其剖面示意图如图1B所示。请参照图1B，公知的堆栈型芯片封装结构10包括电路基板(package substrate)110、芯片120c、芯片120d、多条导线140与密封剂150。电路基板110上具有多个焊垫112。芯片120c的尺寸大于芯片120d的尺寸，且芯片120c与120d上亦分别具有多个焊垫122c与122d，其中焊垫122c与122d以周围型(peripheral type)排列于芯片120c与120d上。芯片120c配置于电路基板110上，且芯片120d配置于芯片120c的上方。部分导线140的两端通过打线工艺(wire bondingprocess)而分别连接于焊垫112与122c，以使芯片120c电连接于电路基板110。而其它部分导线140的两端亦通过打线工艺而分别连接于焊垫112与122d，以使芯片120d电连接于电路基板110。至于密封剂150则配置于电路基板110上，并包覆这些导线140、芯片120c与120d。
由于芯片120d小于芯片120c，因此当芯片120d配置于芯片120c上时，芯片120d不会覆盖住芯片120c的焊垫122c，因此在工艺上与图1A不相同；其可以先将芯片120c与120c与电路基板110完成固接后，再进行一次金属导线的连接工艺就可以完成，因此工艺较简单。但是当公知技术将多个不同尺寸大小的芯片以上述的方式堆栈出堆栈型芯片封装结构10时，由于越上层的芯片尺寸必须越小，是以堆栈型芯片封装结构10有芯片的堆栈数量的限制。
在上述两种堆栈方式中，图1A使用间隔物130的方式，容易造成堆栈型芯片封装结构100的厚度无法进一步地缩减的缺点；而图1B，由于越上层的芯片尺寸必须越小，如此会产生芯片在设计或使用时会受到限制的问题。针对此问题，第6252305号美国专利、第6359340号美国专利及第6461897号美国专利则提供另一种多芯片堆栈封装的结构，如图1C所示。很明显地，此堆栈结构可以使用尺寸相同的芯片，因此不需要使用间隔物130来形成连接，然而，这些芯片在堆栈的过程中，为了要形成交互堆栈而必须至少使用2种以上的焊垫配置，例如某第一芯片上的焊垫是配置在第一芯片一侧边上，而另一个第二芯片上的焊垫则是配置在两相邻的侧边上；除此之外，此结构还必须在两个方向上进行金属导线的打线连接(wire bonding)。因此，在图1C的结构中，除了有可能会增加打线工艺的时间外，在进行封胶的过程中，有可能会造成模流的不均匀而造成缺陷，并且还可能造成某一方向的金属导线受到横向的模流冲击力量，造成金属导线接触而产生芯片失效的问题。
另外，第US6900528号美国专利、公开号为US20030137042A1、US20050029645A1及US20060267173A1的美国专利则提供另一种多芯片堆栈封装的结构，如图1D所示。图1D为披露一种交互堆栈的封装结构，很明显地，其利用间的高度来取代间隔物，使得封装的密度可以增加，但此种封装结构却仍然存在工艺上的麻烦，就是必须先完成两个芯片的连接后，进行第一次的金属导线连接后，才能进行另外两个芯片的连接后，再进行第二次的金属导线连，故当芯片数量愈多时，工艺就相对复杂与困难。
发明内容
有鉴于发明背景中所述的芯片堆栈方式的缺点及问题，本发明提供一种使用多芯片交错堆栈的封装方式，来将多个尺寸相近似的芯片交互交错堆栈成一种三维空间的封装结构。
本发明的主要目的在于提供一种多芯片交错堆栈的封装结构，使其具有较高的封装积集度以及较薄的厚度。
本发明的另一主要目的在于提供一种多芯片交错堆栈的封装结构，使其在封胶过程中，具有较平衡的模流效应。
本发明还有一主要目的在于提供一种多芯片交错堆栈的封装结构中配置汇流架，使其具有较佳的电路设计弹性及较佳的可靠度。
本发明的再一主要目的在于提供一种多芯片交错堆栈的封装结构，其可通过重配置层将芯片上的焊接点重新配置于芯片的一侧边上，使其可以简化封装的工艺。
本发明的再一主要目的在于提供一种多芯片交错堆栈的封装结构，其可将多个芯片完成交错堆栈并与基板连接后，再进行打线工艺，故也可以进一步简化封装的工艺。
据此，本发明提供一种多芯片交错堆栈的封装结构，由一个具有多个相对排列的内引脚群、多个外引脚群、汇流架、芯片承座所组成的导线架，以及一个由多个第一芯片及多个第二芯片交互交错堆栈而成的多芯片交错堆栈结构所组成，其中芯片承座为配置于多个相对排列的内引脚群之间，且与多个相对排列的内引脚群形成一高度差，而多芯片交错堆栈结构与芯片承座接合后，使用打线工艺将多个第一芯片及多个第二芯片各自完成电连接后再与多个成相对排列的内引脚群电连接。
本发明接着再提供一种多芯片交错堆栈的封装结构，由一个具有多个相对排列的内引脚群、多个外引脚群、汇流架、芯片承座所组成的导线架，以及一个由多个第一芯片及多个第二芯片交互交错堆栈而成的多芯片交错堆栈结构所组成，其中芯片承座为配置于多个相对排列的内引脚群之间，且与多个相对排列的内引脚群形成一高度差，而多芯片交错堆栈结构与芯片承座接合后，使用打线工艺将多个第一芯片及多个第二芯片各自完成电连接后再与多个成相对排列的内引脚群电连接，其中在多个第一芯片或是多个第二芯片上以重配置层将芯片上的焊垫配置于芯片的一侧边上。
本发明接着提供一种多芯片交错堆栈的封装结构，由一个具有多个相对排列的内引脚群、多个外引脚群、汇流架、芯片承座所组成的导线架，以及一个由多个第一芯片及多个第二芯片交互交错堆栈而成的多芯片交错堆栈结构所组成，其中芯片承座为配置于多个相对排列的内引脚群之间，且与多个相对排列的内引脚群形成一高度差，而多芯片交错堆栈结构与芯片承座接合后，使用打线工艺将多个第一芯片及多个第二芯片各自完成电连接后再与多个成相对排列的内引脚群电连接；其中导线架中包括至少一个汇流架，配置于多个相对排列的内引脚群与该芯片承座之间。
附图说明
图1(A；B；C)为先前技术的示意图；
图1D为先前技术的多芯片堆栈封装的结构图；
图2(A；C)为本发明芯片结构的俯视图；
图2(B；D)为本发明芯片结构的剖视图；
图2E为本发明多芯片交错堆栈结构的剖视图；
图3A～C为本发明重配置层制造过程的示意图；
图4A～B为本发明重配置层中的焊线接合区的剖视图；
图5为本发明具有重配置层的多芯片交错堆栈结构的剖视图；
图6为本发明多芯片交错堆栈结构的另一实施例的剖视图；
图7为本发明多芯片交错堆栈封装结构的俯视图；
图8为本发明多芯片交错迭封装结构的剖视图；
图9为本发明具有汇流架的多芯片交错堆栈封装结构的另一实施例的俯视图；
图10为本发明具有汇流架的多芯片交错堆栈结构封装的另一实施例的剖视图；
图11为本发明多芯片交错堆栈结构封装的再一实施例的俯视图；
图12为本发明多芯片交错堆栈结构封装的再一实施例的剖视图；
主要元件标记说明
10、100、400：堆栈型芯片封装结构
110、410：电路基板
112、122a、122b、122c、122d：焊垫
120a、120b、120c、120d：芯片
130：间隔物
140、242、420、420a、420b：导线
150、430：密封剂
200：芯片
210：芯片有源面
220：芯片背面
230：黏着层
240：焊垫
250：焊线接合区
260：焊线区边缘
30：多芯片交错堆栈结构
310：芯片本体
312a：第一焊垫
312b：第二焊垫
320：焊线接合区
330：第一保护层
332：第一开口
340：重配置线路层
344：第三焊垫
350：第二保护层
352：第二开口
300：芯片结构
400：重配置层
50：多芯片交错堆栈结构
50A：多芯片交错堆栈结构
500(a～f)：芯片结构
600：导线架
610：内引脚群
620：芯片承座
630：汇流架
640(a～f)：金属导线
70：多芯片交错堆栈结构
800：基板
810：金属端点
90：密封剂顶缘表面
910：密封剂顶缘表面
920：密封剂底缘表面
具体实施方式
本发明在此所探讨的方向为一种使用芯片偏移量堆栈的方式，来将多个尺寸相近似的芯片堆栈成一种三维空间的封装结构，特别是使用交错堆栈的方式所形成的封装构造。为了能彻底地了解本发明，将在下列的描述中提出详尽的步骤及其组成。显然地，本发明的施行并未限定芯片堆栈的方式的所属技术领域的技术人员所熟悉的特殊细节。另一方面，众所周知的芯片形成方式、芯片薄化以及金属导线连接工艺等的详细步骤并未描述于细节中，以避免造成本发明不必要的限制。然而，对于本发明的较佳实施例，则会详细描述如下，然而除了这些详细描述之外，本发明还可以广泛地施行在其它的实施例中，且本发明的范围不受限定，其以权利要求的专利范围为准。
在现代的半导体封装工艺中，均是将一个已经完成前段工艺(FrontEnd Process)之晶片(wafer)先进行薄化处理(Thinning Process)，将芯片的厚度研磨至2～20mil之间；然后，再涂布(coating)或网印(printing)层高分子(polymer)材料于芯片的背面，此高分子材料可以是一种树脂(resine)，特别是一种B-Stage树脂。再通过一个烘烤或是照光工艺，使得高分子材料呈现一种具有黏稠度的半固化胶；再接着，将一个可以移除的胶带(tape)贴附于半固化状的高分子材料上；然后，进行晶片的切割(sawing process)，使晶片成为一颗颗的芯片(die)；最后，就可将一颗颗的芯片与基板连接并且将芯片形成堆栈芯片结构。
首先，参照图2A及图2B所示，为完成前述工艺的芯片200的平面示意图及剖面示意图。如图2A所示，芯片200具有有源面210及相对有源面的背面220，且芯片背面220上已形成黏着层230；在此要强调，本发明的黏着层230并未限定为前述的半固化胶，此黏着层230的目的在与导线架或是芯片形成接合，因此，只要是具有此功能的黏着材料，均为本发明的实施方式，例如：胶膜(die attached film)。此外，在本发明之实施例中，芯片200的有源面210上配置有多个焊垫240，且多个焊垫240已配置于芯片200的一侧边上，而另一芯片20的有源面210上的多个焊垫240配置在另一侧边上，在此强调，芯片20与芯片200上的多个焊垫240是配置在相对的一侧边上，请参照图2C及图2D所示。因此，可以形成一种多芯片交错堆栈结构30，如图2E所示。而在形成本发明的多芯片交错堆栈的结构30时，以所要堆栈的芯片数量为依据，来决定每一芯片交互交错堆栈的重迭面积，例如，最下层的两芯片20a及200a以黏着层230来接合时，芯片200a交互覆盖芯片20a大于一半以上的面积，而芯片20b交互覆盖芯片200a的面积则大于芯片200a覆盖芯片20a的面积，且愈上层的芯片交互覆盖下层芯片的面积愈大；同时，每一芯片以焊线接合区250的边缘线260为对准线来形成，因此可以形成类似阶梯状的多芯片交错堆栈结构，使得配置在芯片上的焊垫均未被上层的芯片所覆盖或遮蔽。此外，要强调的是，边缘线260实际上是不存在芯片200上，其仅作为参照线。以具体实施例来说明，芯片20或芯片200的尺寸约为10mm×13mm×75um，而芯片20或芯片200背面的黏着层230的厚度约为60um，而承载多芯片交错堆栈结构的基板厚度约为200um至250um；故依上述芯片的尺寸结构，本发明的交错堆栈结构完成堆栈后的最大堆栈展开宽度(overhang)：以6层芯片为例，约为1mm；以8层芯片为例则会小于1.5mm。再次要强调的是，对于上述形成多芯片交错堆栈的结构的芯片的数量及其尺寸大小，本发明并未加以限制，只要能符合上述说明的可形成多芯片交错堆栈的结构，均为本发明的实施方式，例如2层芯片的交错堆栈结构或是4层芯片的交错堆栈结构。
接着说明本发明在芯片20或芯片200上配置多个焊垫的另一实施例，在本实施例中为使用一种重配置层(Redistribution Layer；RDL)来将芯片上的焊垫配置到芯片的侧边上，以便能形成多芯片交错堆栈的结构，而此重配置线路层的实施方式说明如下。
请参照图3A～3C，为本发明具有重配置线路层的芯片结构的制造过程示意图。如图3A所示，首先提供芯片本体310，并且在邻近于芯片本体310的单一侧边规划出焊线接合区320，并将芯片本体310的有源表面上的多个焊垫312区分为第一焊垫312a以及第二焊垫312b，其中第一焊垫312a位于焊线接合区320内，而第二焊垫312b则位于焊线接合区320外。接着请参照图3B，于芯片本体310上形成第一保护层330，其中第一保护层330具有多个第一开口332，以暴露出第一焊垫312a与第二焊垫312b。然后在第一保护层330上形成重配置线路层340。而重配置线路层340包括多条导线342与多个第三焊垫344，其中第三焊垫344位于焊线接合区320内，且这些导线342分别从第二焊垫312b延伸至第三焊垫344，以使第二焊垫312b电连接于第三焊垫344。此外，重配置线路层340的材料，可以为金、铜、镍、钛化钨、钛或其它的导电材料。再请参照图3C，在形成重配置线路层340后，将第二保护层350覆盖于重配置线路层340上，而形成芯片300的结构，其中第二保护层350具有多个第二开口352，以暴露出第一焊垫312a与第三焊垫344。
要强调的是，虽然上述的第一焊垫312a与第二焊垫312b以周围型态排列于芯片本体310的有源表面上，然而第一焊垫312a与第二焊垫312b亦可以通过面数组型态(area array type)或其它的型态排列于芯片本体310上，当然第二焊垫312b亦是通过导线342而电连接于第三焊垫344。另外，本实施例亦不限定第三焊垫344的排列方式，虽然在图3B中第三焊垫344与第一焊垫312a排列成两列，并且沿着芯片本体310的单一侧边排列，但是第三焊垫344与第一焊垫312a亦可以以单列、多列或是其它的方式排列于焊线接合区320内。
请继续参照图4A与图4B，为图3C中分别沿剖面线A-A’与B-B’所表示的剖面示意图。由上述图3A～C可知芯片300主要包括芯片本体310以及重配置层400所组成，其中重配置层400由第一保护层330、重配置线路层340与第二保护层350所形成。芯片本体310具有焊线接合区320，且焊线接合区320邻近于芯片本体310的单一侧边。另外，芯片本体310具有多个第一焊垫312a以及第二焊垫312b，其中第一焊垫312a位于焊线接合区320内，且第二焊垫312b位于焊线接合区320外。
第一保护层330配置于芯片本体310上，其中第一保护层330具有多个第一开口332，以暴露出这些第一焊垫312a与第二焊垫312b。重配置线路层340配置于第一保护层330上，其中重配置线路层340从第二焊垫312b延伸至焊线接合区320内，且重配置线路层340具有多个第三焊垫344，其配置于焊线接合区320内。第二保护层350覆盖于重配置线路层340上，其中第二保护层350具有多个第二开口352，以暴露出这些第一焊垫312a与第三焊垫344。很明显地，也可利用相同的工艺经上述第一焊垫312a与第三焊垫344配置在芯片的另一侧边上。由于第一焊垫312a与第三焊垫344均位于焊线接合区320内，因此第二保护层350上的焊线接合区320以外的区域便能够提供一个承载的平台，以承载另一个芯片结构，因此，可以形成一种多芯片交错堆栈的结构。
请参照图5所示，为本发明的一种多芯片交错堆栈的结构50。多芯片交错堆栈结构50为由多个芯片500堆栈而成，例如由4个芯片交错堆栈，其中每一芯片上具有重配置层400，故可将芯片上的焊垫312b配置于芯片的焊线接合区320之上，而形成多芯片交错堆栈结构50。由于多芯片交错堆栈结构50的堆栈方式与上述多芯片交错堆栈结构30相同，在此不再赘述。此外，形成多芯片交错堆栈结构50的芯片500之间以一高分子材料所形成的黏着层230来连接。
本发明的多芯片交错堆栈结构除了上述的结构外，即多芯片交错堆栈结构30及50，也可将芯片20与具有重配置层400的芯片500交互堆栈以形成另一种多芯片交错堆栈结构70，如图6所示，其由6个芯片交错堆栈而成。由于形多芯片交错堆栈结构70的堆栈方式与形成多芯片交错堆栈结构30及50的堆栈方式相同，在此不再赘述。然而要强调的是，本实施例并未限定芯片20与芯片500何者在上层何者在下层，本发明并未加以限制，其只要是以芯片20或芯片200与芯片500来形成本发明的多芯片交错堆栈结构，均为本发明的实施方式。同时，也要再次要强调，对于上述形成多芯片交错堆栈的结构的芯片的数量，本发明并未加以限制，例如图2E所示，其由8个芯片交错堆栈而成；图5所示，其由4个芯片交错堆栈而成；图6所示，其由6个芯片交错堆栈而成；当然也能有其它的组成方式，故只要能符合上述说明的可形成多芯片交错堆栈的结构，均为本发明的实施方式。
接着，本发明依据上述的多芯片交错堆栈结构30、50及70还提出一种堆栈式芯片封装结构，并且详细说明如下。同时，在如下的说明过程中，将以多芯片交错堆栈结构50为实施例，然而要强调的是，多芯片交错堆栈结构30及70亦适用本实施例所披露之内容。
首先，请参照图7，为本发明的多芯片交错堆栈封装结构的平面示意图。如图7所示，多芯片交错堆栈封装结构包括导线架600及多芯片交错堆栈结构50A所组成，其中导线架600系由多个成相对排列的内引脚群610、多个外引脚群(未标示于图上)以及芯片承座620所组成，其中芯片承座620为配置于多个相对排列的内引脚群610之间，同时多个相对排列的内引脚群610与芯片承座620也可以形成一高度差。在本实施例中，多芯片交错堆栈结构50A为配置在芯片承座620之上，并通过一黏着层230固接。而本发明的黏着层230亦并未限定为前述的半固化胶，此黏着层230的目的在接合多芯片交错堆栈结构50A与芯片承座620，因此，只要是具有此功能的黏着材料，均为本发明的实施方式，例如：胶膜(dieattached film)。在此要强调，在实际的工艺上，形成多芯片交错堆栈结构的方式有两种，其一是先将多个芯片先完成交互交错堆栈后，再与导线架连接；然而，也可以先将最下层之芯片500a与导线架600固接后，再依序将上层的芯片交互交错的往上堆栈。无论使用前述何种方法来形成多芯片交错堆栈结构50A，其都可以在完成芯片的堆栈后，再以金属导线640将多芯片交错堆栈结构50A与导线架600的内引脚群610连接。很明显地，本发明的形成多芯片交错堆栈的封装结构是先将多个芯片与导线架连完成接后，才进行打线工艺，故可以有效的简化封装工艺。还是要再一次强调，在本发明中的每一种多芯片交错堆栈的结构中，配置在芯片上的焊垫均未被上层的芯片所覆盖或遮蔽，因此才可以在多个芯片与导线架连完成接后，再进行打线工艺。由于以金属导线640来连接芯片500与导线架600为公知技术，且已详细披露于申请人已申请的第95133670、95133663及95133664案中，故在此不再赘述。
接着请参照图8，为本发明的多芯片交错堆栈封装结构的剖面示意图(即图7沿AA线段的剖面示意图)。如图8所示，导线架600与6个芯片500交错堆栈所形成的多芯片交错堆栈结构50A之间由多条金属导线640来连接，其中导线架600由多个相对排列的内引脚群610、多个外引脚群(未标示于图上)以及芯片承座620所组成，而芯片承座620配置于多个相对排列的内引脚群610之间，且与多个相对排列的内引脚群610形成一高度差。金属导线640以打线工艺将金属导线640a的一端连接于芯片500a的第一焊垫312a或第三焊垫344(例如前述图3中第一焊垫312a或第三焊垫344)，而金属导线640a的另一端则连接于芯片结构500b的第一焊垫312a或第三焊垫344；接着，将金属导线640b的一端连接于芯片500b的第一焊垫312a或第三焊垫344上，然后再将金属导线600b的另一端连接至芯片500c的第一焊垫312a或第三焊垫344上，再接着，以金属导线640c将芯片500a与导线架600的多个相对排列的内引脚群610完成电连接；接着，再重复金属导线640a至640c的过程，以金属导线640d及金属导线640e来将芯片500d、芯片500e与芯片500f完成电连接；最后，以金属导线640f将芯片500d与导线架600的多个相对排列的内引脚群610完成电连接。如此一来，通过金属导线640a、640b、640c、640d、640e及640f等逐层完成连接后，便可以将芯片500a、500b、500c、500d、500e及500f电连接于导线架600，其中这些金属导线640的材质可以使用金。很明显地，本发明的形成多芯片交错堆栈的封装结构是先将多个芯片与导线架连接后，才进行打线工艺，故可以简化封装的工艺。
接着，使用注模工艺(molding process)来形成密封剂90，用来包覆多芯片交错堆栈结构50A以及导线架600的内引脚610及芯片承座620，其中及导线架600的外引脚为暴露于密封剂90之外。由于注模工艺为使用模具来进行，所以模流可以选择地由内引脚的两侧注入，还由于多芯片交错堆栈结构30、多芯片交错堆栈结构50或50A或多芯片交错堆栈结构70使用交错堆栈的结构，因此可以形成对称的结构，即使芯片数量不同也可以形成对称的结构，例如多芯片交错堆栈结构30由8个芯片200所组成，而多芯片交错堆栈结构50由4个芯片500所组成，或是多芯片交错堆栈结构70由6个芯片所形成，甚至是多芯片交错堆栈结构50A。因此当模流由内引脚的两侧注入时，可以使得芯片两侧的模流平衡，同时，故此交错堆栈结构能够获得很高的可靠度。此外，本发明还可以通过导线架600的内引脚610及芯片承座620的配置，使得密封剂90的顶缘表面910到芯片500f的垂直距离(d1)与芯片承座620的底缘到密封剂90的底缘表面920的垂直距离(d2)会相同。因此在进行封胶工艺时，可以使得流经芯片500f上的模流及芯片承座620的底缘下的模流可以得到平衡，以形成本实施例所揭示的对称封装结构。
另外，还要强调的是，多芯片交错堆栈结构50A的芯片500b为直接堆栈于芯片500a上，两者间以高分子材料作为黏着层来固接在一起，并且芯片500b是堆栈于芯片500a的焊线接合区320以外的区域，是以后续的打线工艺能够顺利地进行。此外，本实施例并未限制金属导线640的打线工艺，故其也可以选择由芯片500c上的焊垫向芯片500a的方向来依序连接，最后再将芯片500a与导线架600连接。同时，以金属导线640来连接芯片500与导线架600为公知技术，且已详细披露于申请人已申请的第95133670、95133663及95133664案中，因此，导线架600与多芯片交错堆栈结构30及多芯片交错堆栈结构70的连接过程在此不再赘述。
再接着，请参照图9，为本发明的多芯片交错堆栈封装结构另一实施例的平面示意图。如图9所示，多芯片交错堆栈封装结构包括导线架600及多芯片交错堆栈结构50A所组成，其中导线架600由多个成相对排列的内引脚群610、多个外引脚群(未标示于图上)以及芯片承座620所组成，其中芯片承座620配置于多个相对排列的内引脚群610之间，同时多个相对排列的内引脚群610与芯片承座620也可以形成一高度差。在本实施例中，多芯片交错堆栈结构50A为配置在芯片承座620之上，并通过黏着层230固接。而本发明的黏着层230亦并未限定为前述的半固化胶，此黏着层230的目的在接合多芯片交错堆栈结构50A与芯片承座620，因此，只要是具有此功能的黏着材料，均为本发明的实施方式，例如：胶膜(dieattached film)。然后，再通过金属导线640将多芯片交错堆栈结构50A与导线架600的内引脚群610连接。很明显地，由于本发明中的每一种多芯片交错堆栈的结构中，配置在芯片上的焊垫均未被上层的芯片所覆盖或遮蔽，故可以在多个芯片与导线架连接后，才进行打线工艺，故可以简化晶片的工艺。由于以金属导线640来连接芯片500与导线架600为公知技术，且已详细披露于申请人已申请的第95133670、95133663及95133664案中，故在此不再赘述。
继续请参照图9，在本实施例的堆栈式芯片封装结构的导线架600中，还进一步包括至少一个汇流架630(bus bar)配置于芯片承座620与多个相对排列的内引脚群610之间，而此汇流架630配置在导线架600内的高度可以与芯片承座620等高，也可与内引脚610等高，当然也可以介于芯片承座620与内引脚610之间；而汇流架630可以采用条状配置，同时也可以采用环状配置。此外，如前所述，在芯片500的焊线接合区320里的焊垫312/344可以是单列排列，也可以是双列排列，本发明并未限制，上述有关汇流架630的详细说明已披露于申请人已申请的第95 133670、95133663及95133664案中，故在此不再赘述。
接着请参照图10，为本发明具有汇流架的多芯片交错堆栈封装结构的剖面示意图(即图9沿BB线段的剖面示意图)。如图10所示，导线架600与6个芯片500交错堆栈所形成的多芯片交错堆栈结构50A之间由多条金属导线640来连接，其中导线架600由多个相对排列的内引脚群610、多个外引脚群(未标示于图上)、芯片承座620以及汇流架(Bus bar)630所组成，而芯片承座620配置于多个相对排列的内引脚群610之间，且与多个相对排列的内引脚群610形成一高度差；而汇流架630则是配置于内引脚群610及芯片承座620之间。金属导线640系以打线工艺将金属导线640a的一端连接于芯片500a的第一焊垫312a或第三焊垫344(例如前述图3A～C中第一焊垫312a或第三焊垫344)，而金属导线640a的另一端则连接于芯片结构500b的第一焊垫312a或第三焊垫344；接着，将金属导线640b之一端连接于芯片500b之第一焊垫312a或第三焊垫344上，然后再将金属导线600b的另一端连接至芯片500c的第一焊垫312a或第三焊垫344上，再接着，以金属导线640c将芯片500a与导线架600的多个相对排列的内引脚群610完成电连接；接着，再重复金属导线640a至640c的过程，以金属导线640d及金属导线640e来将芯片500d、芯片500e与芯片500f完成电连接；最后，以金属导线640f将芯片500d与导线架600的多个相对排列的内引脚群610完成电连接。如此一来，通过金属导线640a、640b、640c、640d、640e及640f等逐层完成连接后，便可以将芯片500a、500b、500c、500d、500e及500f电连接于导线架600，其中这些金属导线640的材质可以使用金。另外，本实施例导线架600中配置有汇流架630，而此汇流架630与内引脚610的高度相同，因此在金属导线640的连接过程中，可依电路连接的需要，选择性地将某些金属导线640与汇流架630连接。因此，本实施例可通过导线架600中的汇流架630来作为转接点的结构，可用作为包括电源接点、接地接点或信号接点的电连接，故具有此汇流架630时，可使得电路设计时可以更弹性。上述有关汇流架630的详细说明已披露于申请人已申请的第95133670、95133663及95133664案中，故在此不再赘述。最后，再使用注模工艺(moldingprocess)来形成密封剂90。由于本实施例的图8的实施例相同，故当模流由内引脚的两侧注入时，可以使得两侧的模流平衡。此外，本实施例还可以通过导线架600的内引脚610、芯片承座620与汇流架630的配置，使得密封剂90的顶缘表面910到芯片500f的垂直距离(d1)与芯片承座620的底缘到密封剂90的底缘表面920的垂直距离(d2)会相同。因此在进行封胶工艺时，可以使得流经芯片500f上的模流及芯片承座620的底缘下的模流可以得到平衡，以形成本实施例所揭示的对称封装结构。
接着，请参照图11，为本发明多芯片交错堆栈封装结构另一实施例的平面示意图。如图11所示，多芯片交错堆栈封装结构包括基板800及多芯片交错堆栈结构70所组成，其中基板800用以承载多芯片交错堆栈结构(30；50；50A；70)，并通过金属导线640将基板800上的金属端点或金属连接线810与多芯片交错堆栈结构70连接，以便再与外部电路连接。多芯片交错堆栈结构70与基板800之间也是使用前述的黏着层230来达成连接，并且基板800的材质可已是印刷电路板(PCB)、陶瓷基板(ceramicsubstrate)，也可以是以玻璃纤维强化树脂(BT resin)或玻璃纤维强化环氧树脂(FR-4 resin)为基层(core layer)的基板。此外，为了与外部电路连接，上述的基板可以在反面，即与多芯片交错堆栈结构70接合面的另一面，使用重配置层(RDL)或是直接在基板上挖穿孔(through hole)的技术，适当地将位于基板800上的金属端点或金属连接线810配置到基板的另一面上。因此，可以再与锡球(solder ball)连接，例如形成球门阵列封装(Ball Grid Array；BGA)的封装结构。很明显地，由于本实施中的种多芯片交错堆栈的结构，其配置在芯片上的焊垫均未被上层的芯片所覆盖或遮蔽，故可以在多个芯片与基板800连接后，才进行打线工艺，故可以简化封装的工艺。
请继续参照图12，为本发明多芯片交错堆栈封装结构的剖面示意图(即图11沿CC线段的剖面示意图)。如图12所示，基板800与多芯片交错堆栈结构70之间由多条金属导线640来连接。金属导线640以打线工艺将多芯片交错堆栈结构70上的芯片500与基板800上的金属端点810完成电连接，其中这些金属导线640的材质可以使用金。接着，使用注模工艺(molding process)来形成密封剂90，用来包覆多芯片交错堆栈结构70以及基板800。由于注模工艺系使用模具来进行，所以模流可以选择由具有金属导线640的两侧注入，还由于多芯片交错堆栈结构30、多芯片交错堆栈结构50或多芯片交错堆栈结构70使用交错堆栈的结构，因此可以形成对称的结构，即使芯片数量不同也可以形成对称的结构。因此当模流注入时，可以使得两侧的模流平衡，同时，金属导线并未受到横向的模流冲击，故此交错堆栈结构能够获得很高的可靠度。
显然地，依照上面实施例中的描述，本发明可能有许多的修正与差异。因此需要在其附加的权利要求的范围内加以理解，除了上述详细的描述外，本发明还可以广泛地在其它的实施例中施行。上述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求范围内。

Claims (14)

1. 一种多芯片交错堆栈的封装结构，其特征是包含：
导线架，由多个相对排列的内引脚群、多个外引脚群以及芯片承座所组成，其中上述芯片承座配置于上述多个相对排列的内引脚群之间，且与上述多个相对排列的内引脚群形成一高度差；
多芯片交错堆栈结构，固接于上述芯片承座之上，上述多芯片交错堆栈结构由多个第一芯片及多个第二芯片交互交错堆栈而成，且上述多芯片交错堆栈结构的上述多个第一芯片及上述多个第二芯片与上述多个成相对排列的内引脚群电连接；
封装体，包覆上述多芯片交错堆栈结构及上述导线架，上述多个外引脚群伸出于上述封装体外；
其中上述多芯片交错堆栈结构中的每一上述第一芯片的有源面上的一侧边附近配置并暴露多个焊垫及每一上述多个第二芯片的有源面上相对于上述第一芯片的上述多个暴露焊垫的另一侧边附近亦配置并暴露多个焊垫。
2. 根据权利要求1所述的封装结构，其特征是上述多芯片交错堆栈结构中的每一上述芯片包括：
芯片本体，具有焊线接合区域，上述焊线接合区域邻近于上述芯片本体的单一侧边或相邻两侧边，其中上述芯片本体具有多个位于上述焊线接合区域内的第一焊垫以及多个位于上述焊线接合区域外的第二焊垫；
第一保护层，配置于上述芯片本体上，其中上述第一保护层具有多个第一开口，以暴露出上述这些第一焊垫与上述这些第二焊垫；
重配置线路层，配置于上述第一保护层上，其中上述重配置线路层从上述些第二焊垫延伸至上述焊线接合区域内，而上述重配置线路层具有多个位于上述焊线接合区域内的第三焊垫；以及
第二保护层，覆盖于上述重配置线路层上，其中上述第二保护层具有多个第二开口，以暴露出上述些第一焊垫以及上述些第三焊垫。
3. 一种多芯片交错堆栈的封装结构，其特征是包含：
导线架，由多个相对排列的内引脚群、多个外引脚群、至少汇流架以及芯片承座所组成，上述芯片承座配置于上述多个相对排列的内引脚群之间且与上述多个相对排列的内引脚群形成一高度差，上述汇流架配置于上述多个相对排列的内引脚群与上述芯片承座之间；
多芯片交错堆栈结构，固接于上述芯片承座之上，上述多芯片交错堆栈结构由多个第一芯片及多个第二芯片交互交错堆栈而成，上述多芯片交错堆栈结构的上述多个第一芯片及上述多个第二芯片与上述多个成相对排列的内引脚群电连接；
封装体，包覆上述多芯片交错堆栈结构及上述导线架，上述多个外引脚群伸出于上述封装体外；
其中上述多芯片交错堆栈结构中的每一上述第一芯片的有源面上的一侧边附近配置并暴露多个焊垫及每一上述多个第二芯片的有源面上的相对于上述第一芯片的上述多个暴露焊垫的另一侧边附近亦配置并暴露多个焊垫。
4. 根据权利要求3所述的封装结构，其特征是上述多芯片交错堆栈结构可选择性地与上述汇流架电连接。
5. 根据权利要求4所述的封装结构，其特征是上述汇流架可作为包括电源接点、接地接点或信号接点的电连接。
6. 一种多芯片交错堆栈的封装结构，其特征是包含：
基板，其上配置有多个金属端点；及
多芯片交错堆栈结构，固接于上述基板之上，上述多芯片交错堆栈结构由多个第一芯片及多个第二芯片交互交错堆栈而成，且上述多芯片交错堆栈结构的上述多个第一芯片及上述多个第二芯片上的多个暴露的焊垫与上述基板上的多个金属端点电连接。
7. 根据权利要求6所述的封装结构，其特征是上述多芯片交错堆栈结构中的每一上述芯片包括：
芯片本体，具有焊线接合区域，上述焊线接合区域邻近于上述芯片本体的单一侧边或相邻两侧边，其中上述芯片本体具有多个位于上述焊线接合区域内的第一焊垫以及多个位于上述焊线接合区域外的第二焊垫；
第一保护层，配置于上述芯片本体上，其中上述第一保护层具有多个第一开口，以暴露出上述这些第一焊垫与上述这些第二焊垫；
重配置线路层，配置于上述第一保护层上，其中上述重配置线路层从上述这些第二焊垫延伸至上述焊线接合区域内，而上述重配置线路层具有多个位于上述焊线接合区域内的第三焊垫；以及
第二保护层，覆盖于上述重配置线路层上，其中上述第二保护层具有多个第二开口，以暴露出上述这些第一焊垫以及上述这些第三焊垫。
8. 一种多芯片交错堆栈的封装结构，其特征是包含：
基板，其上配置有多个金属端点；及
多芯片交错堆栈结构，固接于上述基板之上，上述多芯片交错堆栈结构由多个第一芯片及多个第二芯片交互交错堆栈而成，且上述多芯片交错堆栈结构的上述多个第一芯片及上述多个第二芯片与上述基板上的多个金属端点电连接；
其中上述多芯片交错堆栈结构中的每一上述第一芯片的有源面上的一侧边附近配置并暴露多个焊垫及每一上述多个第二芯片的有源面上的相对于上述第一芯片的上述多个暴露焊垫的另一侧边附近亦配置并暴露多个焊垫。
9. 一种多芯片交错堆栈的封装结构，其特征是包含：
基板，其上表面上配置有多个金属端点且上述多个金属端点通过连接线配置至上述基板的下表面后再与多个金属球状物连接；及
多芯片交错堆栈结构，固接于上述基板的上述上表面上，上述多芯片交错堆栈结构由多个第一芯片及多个第二芯片交互交错堆栈而成，且上述多芯片交错堆栈结构的上述多个第一芯片及上述多个第二芯片与上述基板上的多个金属端点电连接；
其中上述多芯片交错堆栈结构中的每一上述第一芯片的有源面上的一侧边附近配置并暴露多个焊垫及每一上述多个第二芯片的有源面上的相对于上述第一芯片的上述多个暴露焊垫的另一侧边附近亦配置并暴露多个焊垫。
10. 一种多芯片交错堆栈的封装结构，其特征是包含：
导线架，由多个相对排列的内引脚群、多个外引脚群以及芯片承座所组成，其中上述芯片承座配置于上述多个相对排列的内引脚群之间，且与上述多个相对排列的内引脚群形成一高度差；
多芯片交错堆栈结构，固接于上述芯片承座之上，上述多芯片交错堆栈结构由多个第一芯片及多个第二芯片交互交错堆栈而成，且上述多芯片交错堆栈结构的上述多个第一芯片及上述多个第二芯片上的多个暴露的焊垫与上述多个成相对排列的内引脚群电连接；
封装体，包覆上述多芯片交错堆栈结构及上述导线架，上述多个外引脚群伸出于上述封装体外。
11. 一种多芯片交错堆栈的封装结构，其特征是包含：
导线架，由多个相对排列的内引脚群、多个外引脚群以及芯片承座所组成，其中上述芯片承座配置于上述多个相对排列的内引脚群之间，且与上述多个相对排列的内引脚群形成一高度差；
多芯片交错堆栈结构，固接于上述芯片承座之上，上述多芯片交错堆栈结构由两个第一芯片及两个第二芯片交互交错堆栈而成，且上述多芯片交错堆栈结构的上述两个第一芯片及上述两个第二芯片彼此之间的交互交错堆栈均具有偏移而使得每一芯片上配置的多个焊垫暴露；
多条金属导线，将上述两个第一芯片及上述两个第二芯片上的多个已暴露的焊垫与上述多个成相对排列的内引脚群电连接；
封装体，包覆上述多芯片交错堆栈结构及上述导线架，上述多个外引脚群伸出于上述封装体外。
12. 一种多芯片交错堆栈的封装结构，其特征是包含：
导线架，由多个相对排列的内引脚群、多个外引脚群以及芯片承座所组成，其中上述芯片承座配置于上述多个相对排列的内引脚群之间，且与上述多个相对排列的内引脚群形成一高度差；
多芯片交错堆栈结构，固接于上述芯片承座之上，上述多芯片交错堆栈结构由三个第一芯片及三个第二芯片交互交错堆栈而成，且上述多芯片交错堆栈结构的上述三个第一芯片及上述三个第二芯片彼此之间的交互交错堆栈均具有偏移而使得每一芯片上配置的多个焊垫暴露；
多条金属导线，将上述三个第一芯片及上述三个第二芯片上的多个已暴露之焊垫与上述多个成相对排列的内引脚群电连接；
封装体，包覆上述多芯片交错堆栈结构及上述导线架，上述多个外引脚群伸出于上述封装体外。
13. 一种多芯片交错堆栈的封装结构，其特征是包含：
基板，其上配置有多个金属端点；及
多芯片交错堆栈结构，固接于上述基板之上，上述多芯片交错堆栈结构由两个第一芯片及两个第二芯片交互交错堆栈而成，且上述多芯片交错堆栈结构的上述两个第一芯片及上述两个第二芯片与上述基板上的多个金属端点电连接；
其中上述多芯片交错堆栈结构中的每一上述第一芯片的有源面上的一侧边附近配置并暴露多个焊垫及每一上述多个第二芯片的有源面上的相对于上述第一芯片的上述多个暴露焊垫的另一侧边附近亦配置并暴露多个焊垫。
14. 一种多芯片交错堆栈的封装结构，其特征是包含：
基板，其上配置有多个金属端点；及
多芯片交错堆栈结构，固接于上述基板之上，上述多芯片交错堆栈结构由三个第一芯片及三个第二芯片交互交错堆栈而成，且上述多芯片交错堆栈结构的上述三个第一芯片及上述三个第二芯片与上述基板上的多个金属端点电连接；
其中上述多芯片交错堆栈结构中的每一上述第一芯片的有源面上的侧边附近配置并暴露多个焊垫及每一上述多个第二芯片的有源面上的相对于上述第一芯片的上述多个暴露焊垫的另一侧边附近亦配置并暴露多个焊垫。
CN200710003329A 2007-02-02 2007-02-02 多芯片交错堆栈的封装结构 Active CN101236959B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200710003329A CN101236959B (zh) 2007-02-02 2007-02-02 多芯片交错堆栈的封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200710003329A CN101236959B (zh) 2007-02-02 2007-02-02 多芯片交错堆栈的封装结构

Publications (2)

Publication Number Publication Date
CN101236959A true CN101236959A (zh) 2008-08-06
CN101236959B CN101236959B (zh) 2010-05-19

Family

ID=39920445

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710003329A Active CN101236959B (zh) 2007-02-02 2007-02-02 多芯片交错堆栈的封装结构

Country Status (1)

Country Link
CN (1) CN101236959B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522391A (zh) * 2011-12-31 2012-06-27 天水华天科技股份有限公司 一种具有接地环的e/LQFP堆叠封装件及其生产方法
CN108155158A (zh) * 2017-12-22 2018-06-12 中国电子科技集团公司第四十七研究所 大容量存储器电路的3d封装结构
CN109755182A (zh) * 2017-11-07 2019-05-14 中芯国际集成电路制造(上海)有限公司 芯片堆叠封装结构及其形成方法
US11638359B2 (en) 2021-05-05 2023-04-25 Toyota Motor Engineering & Manufacturing North America, Inc. Low profile power module package

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100298692B1 (ko) * 1998-09-15 2001-10-27 마이클 디. 오브라이언 반도체패키지제조용리드프레임구조
CN100533728C (zh) * 2004-02-02 2009-08-26 金士顿科技公司 集成的多芯片芯片级封装
DE102004049356B4 (de) * 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
TWI285422B (en) * 2005-09-15 2007-08-11 Chipmos Technologies Inc Chip structure and stacked chip package structure

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522391A (zh) * 2011-12-31 2012-06-27 天水华天科技股份有限公司 一种具有接地环的e/LQFP堆叠封装件及其生产方法
CN102522391B (zh) * 2011-12-31 2014-11-05 天水华天科技股份有限公司 一种具有接地环的e/LQFP堆叠封装件及其生产方法
CN109755182A (zh) * 2017-11-07 2019-05-14 中芯国际集成电路制造(上海)有限公司 芯片堆叠封装结构及其形成方法
CN108155158A (zh) * 2017-12-22 2018-06-12 中国电子科技集团公司第四十七研究所 大容量存储器电路的3d封装结构
US11638359B2 (en) 2021-05-05 2023-04-25 Toyota Motor Engineering & Manufacturing North America, Inc. Low profile power module package

Also Published As

Publication number Publication date
CN101236959B (zh) 2010-05-19

Similar Documents

Publication Publication Date Title
TWI327365B (en) Zigzag-stacked chip package structure
US6476474B1 (en) Dual-die package structure and method for fabricating the same
TWI306658B (en) Leadframe on offset stacked chips package
TW200820402A (en) Stacked chip packaging with heat sink struct
JP3494901B2 (ja) 半導体集積回路装置
CN107634049A (zh) Fc芯片系统堆叠扇出封装结构及其制备方法
CN101364593B (zh) 导线架中具有多段式汇流条的交错偏移堆叠封装结构
CN101236959B (zh) 多芯片交错堆栈的封装结构
CN205723498U (zh) 多芯片的系统级晶圆级封装结构
CN100543982C (zh) 具有非对称式导线架的多芯片堆叠封装结构
US11133287B2 (en) Semiconductor package including stacked semiconductor chips and method for fabricating the same
CN100505247C (zh) 导线架的内引脚具有金属焊垫的堆叠式芯片封装结构
CN101131992A (zh) 多芯片堆栈式的封装结构
CN101170103B (zh) 导线架中具有汇流架的堆叠式芯片封装结构
TW200814285A (en) Stacked chip package structure with unbalanced lead-frame
CN101388382B (zh) 导线架中具有金属焊垫的汇流条的交错偏移堆叠封装结构
CN101131993A (zh) 导线架在多芯片堆栈结构上的封装结构
CN101393908B (zh) 多芯片堆栈的封装结构及其封装方法
CN113410215B (zh) 半导体封装结构及其制备方法
CN101604684B (zh) 导线架的内引脚具有金属焊盘的交错堆叠式芯片封装结构
CN101170104B (zh) 导线架中具有多段式汇流条的堆叠式芯片封装结构
CN100505248C (zh) 具有散热结构的堆叠芯片封装
KR100900239B1 (ko) 스택 패키지 및 그의 제조방법
CN101431067A (zh) 多芯片堆叠的封装结构
CN100590866C (zh) 具有上下对称的多芯片偏移堆叠封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant