CN102790042A - 半导体芯片堆叠构造 - Google Patents

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Abstract

本发明公开一种半导体芯片堆叠构造，堆叠数个第一芯片，所述第一芯片是以阶梯状堆叠方式排列，并在最上层的第一芯片上设置一中介板，以及进一步在所述中介板上设置一第二芯片，且所有的第一芯片先向上电性连接到所述中介板，再由所述中介板电性连接至所述底基板。因此，所述中介板可先汇整所有芯片的信号，再将信号通过较少的电性连接组件(如导线)传送到所述底基板，故能相对减少基板所需的接垫数量，以利缩减基板长宽尺寸，进而兼顾增加芯片堆叠密度与减小封装体积。

Description

半导体芯片堆叠构造
技术领域
本发明是有关于一种半导体芯片堆叠构造，特别是有关于一种具有中介板(interposer)的半导体芯片堆叠构造。
背景技术
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，其中各种不同的系统封装(system in package，SIP)设计概念常用于架构高密度封装构造。一般而言，系统封装可分为多芯片模块(multi chip module，MCM)、封装体上堆叠封装体(package on package，POP)及封装体内堆叠封装体(package in package，PIP)等。所述多芯片模块(MCM)是指在同一基板上布设数个芯片，在设置芯片后，再利用同一封装胶体包埋所有芯片，且依芯片排列方式又可将其细分为堆叠芯片(stacked die)封装或并列芯片(side-by-side)封装。
再者，为了满足消费性电子产品日益轻薄短小的趋势，内存芯片(如DRAM或FLASH)与控制器芯片(controller IC)的封装方式通常采用具有堆叠芯片的多芯片模块。
例如，在第一种现有的多芯片模块中，可以将尺寸由大到小的数个内存芯片依序堆叠在一基板上，并在最上层的内存芯片上(或基板的其他位置上)放置控制器芯片，接着进一步在各芯片的焊垫与基板的接垫之间进行打线，最后再以封装胶材包覆保护所有芯片及导线。
或者，在第二种现有的多芯片模块中，可以将尺寸相同的数个内存芯片以十字堆叠方式依序堆叠在一基板上，并在最上层的内存芯片上(或基板的其他位置上)放置控制器芯片，接着进一步在各芯片的焊垫与基板的接垫之间进行打线，最后再以封装胶材包覆保护所有芯片及导线。
另外，在第三种现有的多芯片模块中，也可以将尺寸相同的数个内存芯片以阶梯状堆叠排列方式依序堆叠在一基板上，并在最上层的内存芯片上(或基板的其他位置上)放置控制器芯片，接着进一步在各芯片的焊垫与基板的接垫之间进行打线，最后再以封装胶材包覆保护所有芯片及导线。
然而，上述现有的多芯片模块的问题在于：当芯片堆叠层数或芯片的焊垫数量增加时，基板上表面必需设置更多数量的接垫，以便通过导线分别电性连接至各芯片的焊垫；但是，若要减小封装体积，却不可避免的需要缩减基板的长宽尺寸。因此，难以兼顾增加芯片堆叠密度与减小封装体积。再者，愈上层的芯片的焊垫必需通过愈长的导线(如金线)才能电性连接到基板的接垫上。当总导线数量过多及部份导线过长时，不但会大幅增加线材成本，而且也容易在移转注模成型(transfer molding)期间于模具模穴中发生封胶材料(molding compound)推动导线，而发生相邻导线意外接触的冲线缺陷，因此大幅降低了整体封装的良品率。
故，有必要提供一种半导体芯片堆叠构造，以解决现有技术所存在的问题。
发明内容
有鉴于此，本发明提供一种半导体芯片堆叠构造，以解决现有芯片堆叠技术所存在的无法同时兼顾增加芯片堆叠密度与减小封装体积的问题。
本发明的主要目的在于提供一种半导体芯片堆叠构造，其中第一芯片以阶梯状方式堆叠数个第一芯片，并在最上层的第一芯片上设置一中介板(interposer)，以及进一步在中介板上设置一第二芯片，且所有的第一芯片向上电性连接到中介板，再由中介板电性连接至底基板，因此中介板可先汇整部分或所有芯片的信号，再将信号通过较少的电性连接组件(如导线)传送到底基板，故能相对减少基板所需的接垫数量，以利缩减基板长宽尺寸，进而兼顾增加芯片堆叠密度与减小封装体积。
为达成本发明的前述目的，本发明一实施例提供一种半导体芯片堆叠构造，其包含：一底基板、至少二第一芯片、一中介板、一第二芯片及数个电性连接组件。所述底基板具有一上表面，所述上表面设有数个接垫。所述至少二第一芯片以阶梯状方式堆叠在所述底基板的上表面，且各所述第一芯片具有一朝上的第一有源表面，所述第一有源表面设有数个第一焊垫。所述中介板堆叠在最上层的所述第一芯片的第一有源表面上，且所述中介板具有一朝上的转接表面、至少二电路层及数个导通孔，所述转接表面设有数个转接垫，所述电路层通过所述导通孔彼此电性连接。所述第二芯片堆叠在所述中介板的转接表面上，所述第二芯片具有一朝上的第二有源表面，所述第二有源表面设有数个第二焊垫。所述数个电性连接组件分别用以电性串联各两相邻所述第一芯片相对应的第一焊垫，电性连接最上层的所述第一芯片的第一焊垫至所述中介板的转接垫，电性连接所述中介板的转接垫至所述第二芯片的第二焊垫，以及电性连接所述中介板的转接垫至所述底基板的接垫。
再者，本发明另一实施例提供另一种半导体芯片堆叠构造，其包含：一底基板、至少二第一芯片、一中介板、数个电性连接组件及一封装胶材。所述底基板具有一上表面，所述上表面设有数个接垫。所述至少二第一芯片以阶梯状方式堆叠在所述底基板的上表面，且各所述第一芯片具有一朝上的第一有源表面，所述第一有源表面设有数个第一焊垫。所述中介板堆叠在最上层的所述第一芯片的第一有源表面上，且所述中介板具有一朝上的转接表面、至少二电路层及数个导通孔，所述转接表面设有数个转接垫，所述电路层通过所述导通孔彼此电性连接。所述数个电性连接组件分别用以电性串联各两相邻所述第一芯片相对应的第一焊垫，电性连接最上层的所述第一芯片的第一焊垫至所述中介板的转接垫，以及电性连接所述中介板的转接垫至所述底基板的接垫。所述封装胶材，以包覆所述第一芯片、所述中介板、所述电性连接组件以及所述底基板的上表面。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1是本发明一实施例的半导体芯片堆叠构造的侧面剖视图。
图2是图1实施例的半导体芯片堆叠构造经简化后的上视示意图。
图3是图1实施例的半导体芯片堆叠构造的局部放大图。
图4是图1实施例的中介板的局部放大图。
图5是本发明另一实施例的半导体芯片堆叠构造的侧面剖视图。
图6是图5实施例的半导体芯片堆叠构造的局部放大图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。再者，本发明所提到的方向用语，例如「上」、「下」、「顶」、「底」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」、「周围」、「中央」、「水平」、「横向」、「垂直」、「纵向」、「轴向」、「径向」、「最上层」或「最下层」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参照图1所示，本发明一实施例的半导体芯片堆叠构造主要是应用于制作一多芯片模块(MCM)，其中本实施例的半导体芯片堆叠构造大致上包含：一底基板11、至少二第一芯片12、数个绝缘粘着层13、一中介板14、一第二芯片15、数个电性连接组件16、数个无源组件17及一封装胶材18。本发明将于下文逐一详细说明本实施例上述各组件的细部构造、组装关系及其运作原理。
请参照图1及2所示，本发明一实施例的底基板11可选自厚度在200至300μm(微米)之间的有核芯层(core)或无核芯层(coreless)的印刷电路基板或者选自可挠性薄膜基板(flexible tape substrate)，例如选自厚度为260μm的无核芯层的增层式(build-up)印刷电路基板(如包含4层或以上的电路层)，但并不限于此。所述底基板11不具核芯层将有利于相对减少其基板厚度。所述底基板11具有一上表面及一下表面，所述上表面的表面电路层裸露有数个接垫111。所述接垫111例如主要各以至少一排的方式分别排列在所述上表面的左右两侧，并且在上表面其他适当位置亦可选择性散布有少量的接垫111。再者，所述下表面的表面电路层另亦裸露有数个接垫(未标示)，并由这些下表面的接垫焊接结合有数个金属球112(如锡球)，以做为所述底基板11用以输入/输出电源或信号的电性端子。所述底基板11的长宽尺寸为由20mm(毫米)×10mm至23mm×20mm，例如为20mm×16mm(毫米)。
请参照图1及2所示，本发明一实施例的至少二第一芯片12例如可为内存芯片，如动态随机存内存(DRAM)芯片或闪存(FLASH Memory)芯片，但并不限于此。所述第一芯片12的面积(长宽尺寸)设计成明显小于所述底基板11的面积，且不限定所述第一芯片12的长度与宽度的数值。所述第一芯片12各具有一朝上的第一有源表面121及一朝下的背面(未标示)，其中所述第一有源表面121设有数个第一焊垫122，以及所述背面预先粘贴有所述粘着层(tape)13。所述第一焊垫122例如各以至少一排的方式分别排列在所述第一有源表面121的左右两侧。所述第一芯片12的数量可为2个、3个、4个、5个或以上，例如本实施例的第一芯片12的数量可为6个、7个、8个或以上。在组装关系上，最下层的第一芯片12是通过所述粘着层13而堆叠设置在所述底基板11的上表面，而第二个第一芯片12则是通过所述粘着层13并以阶梯状方式堆叠在最下层的第一芯片12的第一有源表面121上，第三个或以上的第一芯片12则以相同阶梯状方式进行堆叠。
请参照图1及3所示，本发明一实施例的数个绝缘粘着层13例如是一具有粘性且具有绝缘性质的膜片，例如由热固化环氧树脂制成的胶带(thermalcuring tape)或是果冻状的胶膜，但不限于此。所述绝缘粘着层13在堆叠组装前即预先分别粘贴于所述第一芯片12、中介板14及第二芯片15的背面，且各所述绝缘粘着层13与其对应组件的背面大致具有相同的长宽尺寸。所述第一芯片12与其对应的绝缘粘着层13相加的总厚度为50至100μm，例如75μm。在欲依序由下往上进行阶梯状堆叠组装时，所述粘着层13用以粘接各两相邻上述组件，亦即分别位于所述底基板11与最下层的所述第一芯片12之间、位于各两相邻所述第一芯片12之间、位于最上层的所述第一芯片12与所述中介板14之间，以及位于所述中介板14与所述第二芯片15之间。在任两相邻上述组件通过所述粘着层13粘接在一起后，则可以利用加热或其他固化手段使所述绝缘粘着层13固化，以确保具有稳固的阶梯状堆叠关系。在本实施例中，每一所述第一芯片12堆叠后裸露出的第一有源表面121的宽度大于150微米(μm)，且大部份的所述第一焊垫122位于裸露出的第一有源表面121上，以及除了最下层的第一芯片12之外，其余的第一芯片的背面皆有一悬空部分123。
请参照图1、2、3及4所示，本发明一实施例的中介板14可为具多层印刷电路的有机中介板(organic interposer)或是具多层重布线电路(re-distribution layer)的硅中介板(silicon interposer)。当选自有机中介板时，其可以是厚度在200至300μm之间的有核芯层(core)或无核芯层(coreless)的印刷电路基板，例如选自厚度为260μm的无核芯层的增层式(build-up)印刷电路基板(如包含4层或以上的电路层)，但并不限于此。所述中介板14不具核芯层将有利于相对减少其基板厚度。所述中介板14的面积(长宽尺寸)设计成小于底基板11的面积以及小于所述最上层的第一芯片12的面积，但大于所述第二芯片12的面积，且不限定所述中介板14的长度与宽度的数值，所述中介板14的面积相较于所述底基板11的面积的比例如为约1∶1.05至1∶3。在组装关系上，所述中介板14通过所述粘着层13堆叠在最上层的所述第一芯片12的第一有源表面121上，且所述中介板14具有一朝上的转接表面141、数个转接垫142、至少二电路层143、数个导通孔144及二阻焊层145、146。
更详细来说，如图4所示，所述转接垫142形成在所述转接表面141上，并且能以至少一排的方式分别排列在所述转接表面141的左右两侧，围绕排列在结合所述第二芯片15的位置周边，以及少量散布在所述转接表面141的其他位置上。所述至少二电路层143位于所述中介板14内部，在本实施例中是以4层电路层144为例，但不限于此。最上层的电路层143一部份通过所述阻焊层145的开口(未标示)而露出所述转接表面141外，以形成所述转接垫142。所述数个导通孔144用以使相邻或不相邻的任两层电路层143之间可彼此形成电性连接，例如第二层及第三层的电路层143之间的某些区域可以通过所述导通孔144互相导通，但也可选择不互相导通。所述阻焊层145覆盖在最上层的电路层143上方，并具数个开口裸露所述转接垫142；所述阻焊层146整个覆盖在最下层的电路层143下方，不具任何开口，也未曝露出任何垫片。
在本实施例中，当所述电路层143的层数大于2层(如4层)时，位于所述中介板14内部的其中一电路层143(如第2层)的某一区域可做为电源区(power)，以及位于所述中介板14内部的另一电路层143(如第3层)的某一区域则可做为接地区(ground)。某一所述转接垫142导入的信号(或电源)可以通过所述电路层143及导通孔144形成的某一传导路径传送到另一所述转接垫142再将信号(或电源)导出；或者通过所述电路层143及导通孔144到达所述无源组件17，接者再某一传导路径传送到另一所述转接垫142再将信号(或电源)导出；或者通过所述电路层143及导通孔144到达位于所述中介板14内部的电源区或接地区，以获得电源或进行接地。因此，所述中介板14可以分担原先必需设计在所述底基板11内部的一部份信号、电源及接地等电路传导功能，因而使得本发明的底基板11可以相对减少基板所需的线路层数及接垫数量，以利缩减基板长宽尺寸。
请参照图1、2及3所示，本发明一实施例的第二芯片15例如选自控制器芯片(controller IC)，但不限于此。所述第二芯片15的面积设计成小于所述中介板14的面积，以及同时亦小于所述最上层的第一芯片12的面积。所述第二芯片15通过对应的绝缘粘着层13黏接及堆叠在所述中介板14的转接表面141上，例如设置在所述转接表面141的一中央位置处，但并不限于此。所述第二芯片15与其对应的粘着层13的总厚度为50至100μm，例如75μm。所述第二芯片15具有一朝上的第二有源表面151，所述第二有源表面151设有数个第二焊垫152。依封装产品需求，本发明亦可能直接省略而选择不设置所述第二芯片15。
请参照图1、2及3所示，本发明一实施例的数个电性连接组件16可选自导线，例如选自金线、铜线、铝线、镀钯铜线或其他具良好导电性的金属线或合金线。所述电性连接组件16用以电性连接于所述底基板11、第一芯片12、中介板14及第二芯片15等组件的任两垫片之间。例如，在本实施例中，所述电性连接组件16分别用以电性串联各两相邻所述第一芯片12相对应的第一焊垫122，电性连接最上层的所述第一芯片12的第一焊垫122至所述中介板14的转接垫142，电性连接所述中介板14的转接垫142至所述第二芯片15的第二焊垫152，以及电性连接所述中介板14的转接垫142至所述底基板11的接垫111，但在本实施例中不包含电性连接所述底基板11的接垫111至所述第一芯片12的第一焊垫122。根据本发明一实施例，每一所述电性连接组件16的两端分别为一结球端161及一尾端162，所述结球端161的位置通常设计成相对低于所述尾端162的位置。
更详细来说，当一部份所述电性连接组件16电性串联各两相邻所述第一芯片12相对应的第一焊垫122时，所述结球端161热压结合在位于下方的所述第一焊垫122上，及所述尾端162热压合扯断于位于上方的所述第一焊垫122上。当一部份所述电性连接组件16电性连接最上层的所述第一芯片12的第一焊垫122至所述中介板14的转接垫142时，所述结球端161热压结合在位于下方的所述第一焊垫122上，及所述尾端162热压合扯断于位于上方的所述转接垫142上。当一部份所述电性连接组件16电性连接所述中介板14的转接垫142至所述第二芯片15的第二焊垫152时，所述结球端161热压结合在位于下方的所述转接垫142上，及所述尾端162热压合扯断于位于上方的所述第二焊垫152上。当一部份所述电性连接组件16电性连接所述底基板11的接垫111至所述中介板14的转接垫142时，所述结球端161热压结合在位于下方的所述接垫111上，及所述尾端162热压合扯断于位于上方的所述转接垫142上。本发明将每一条导线(电性连接组件16)的第一打线位置(结球端161)设计成相对低于第二打线位置(所述尾端162)，其目的在于可相对减少各导线的弧状高度及线长，故能相对降低线材成本、减少打线所需的空间，并有利于缩减封装体积。
请参照图1及2所示，本发明一实施例的数个无源组件17是依产品需求选择性加以设置的，其中所述无源组件17通常设置在所述底基板11的上表面不影响打线位置的其他区域中的接垫11上，及/或设置在所述中介板14的转接表面141不影响打线位置的其他区域中的转接垫142上。所述无源组件17例如可以是电阻、电容或电感。依封装产品需求，本发明亦可能直接省略而选择不设置所述无源组件17。
请参照图1及3所示，本发明一实施例的封装胶材18一般是掺杂有固态填充物的环氧树脂基材，所述固态填充物可以是二氧化硅颗粒或氧化铝颗粒等，但并不限于此。在组装时，所述第一芯片12、中介板14及第二芯片15各自利用所述粘着层13由下往上完成阶梯状堆叠排列于所述底基板11上，接着通过焊钖及表面固定技术(SMT)将所述无源组件17焊接在所述底基板11及/或中介板14上，并利用所述数个电性连接组件16各自电性连接于欲对应连接的二组件之间的对应垫片(如上文所述)，最后即可通过移转注模成型(transfer molding)工艺制作所述封装胶材18，以包覆保护所述第一芯片12、粘着层13、中介板14、第二芯片15、电性连接组件16、无源组件17以及底基板11的上表面。如此，即可制得一半导体芯片堆叠构造，用于做为多芯片模块(MCM)的各种用途，例如做为U盘(USB flash disk)产品的内存芯片封装构造等。
如上所述，本发明是以阶梯状方式堆叠数个第一芯片12，并在最上层的第一芯片12上设置所述中介板14，以及进一步在所述中介板14上设置所述第二芯片15，且所有的第一芯片12向上电性连接到所述中介板14，再由所述中介板14电性连接到所述底基板15。因此，所述中介板14可先汇整所有芯片12、15的信号，再将信号通过较少的电性连接组件16(导线)传送到所述底基板11，故能相对减少基板所需的接垫数量，以利缩减基板长宽尺寸，进而达到兼顾增加芯片堆叠密度与减小封装体积的双重效果。例如，在本发明一实施例中，所述第一芯片12的长宽尺寸皆为17mm×10mm，所述第一芯片12的数量为8个，通过设置所述中介板14(面积小于最上层的第一芯片12的面积)，可以使所述底基板11的长宽尺寸缩小至20mm×16mm(毫米)。
请参照图5所示，本发明另一实施例的半导体芯片堆叠构造相似于本发明图1实施例，并大致沿用相同组件名称及图号，但图5实施例的差异特征在于：若所述底基板11的上表面可供设置足够的接垫111，则本实施例的半导体芯片堆叠构造也可进一步依需求额外增设数个电性连接组件16’，并使这部份增设的电性连接组件16’用以电性连接所述底基板11的接垫111与至少一个所述第一芯片12的第一焊垫122(如图5的左下角所示)。
值得注意的是，如图5的右下角及图6所示，本实施例也可以使所述绝缘粘着层13覆盖在所述第一焊垫122与电性连接组件16’(导线)的一焊接点(即尾端162’)上，利用此一特殊的打线及堆叠方式可以使一部份的第一焊垫122也能设置在受所述绝缘粘着层13覆盖的第一有源表面121的被覆盖区域(即图中第一有源表面121的右侧边缘)内，因而大幅扩增所述第一焊垫122的位置设计弹性及可设置的数量。再者，必要时，也可额外增设数个电性连接组件16’，用以电性连接所述底基板11的接垫111至所述第二芯片15的第二焊垫152(未绘示)。
在图5的实施例中，所有的第一芯片12的大部份第一焊垫122向上电性连接到所述中介板14，再由所述中介板14电性连接到所述底基板15；仅少部份的第一焊垫122考虑降低线路设计复杂度而直接电性连接到所述底基板11。因此，所述中介板14仍可先汇整所有芯片12、15的绝大部份信号，再将大部份信号通过较少的电性连接组件16(导线)传送到所述底基板11，故同样仍可相对减少基板所需的接垫数量，以利缩减基板长宽尺寸，进而达到兼顾增加芯片堆叠密度与减小封装体积的双重效果。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (11)

1.一种半导体芯片堆叠构造，其特征在于：所述半导体芯片堆叠构造包含：
一底基板，具有一上表面，所述上表面设有数个接垫；
至少二第一芯片，其中所述第一芯片以阶梯状方式堆叠在所述底基板的上表面，且所述第一芯片各具有一朝上的第一有源表面，所述第一有源表面设有数个第一焊垫；
一中介板，堆叠在最上层的所述第一芯片的第一有源表面上，且所述中介板具有一朝上的转接表面、至少二电路层及数个导通孔，所述转接表面设有数个转接垫，所述电路层通过所述导通孔彼此电性连接；
一第二芯片，堆叠在所述中介板的转接表面上，所述第二芯片具有一朝上的第二有源表面，所述第二有源表面设有数个第二焊垫；以及
数个电性连接组件，分别用以电性串联各两相邻所述第一芯片相对应的第一焊垫，电性连接最上层的所述第一芯片的第一焊垫至所述中介板的转接垫，电性连接所述中介板的转接垫至所述第二芯片的第二焊垫，以及电性连接所述中介板的转接垫至所述底基板的接垫。
2.如权利要求1所述的半导体芯片堆叠构造，其特征在于：所述电性连接组件选自导线。
3.如权利要求1所述的半导体芯片堆叠构造，其特征在于：一部份所述电性连接组件另电性连接所述底基板的接垫与至少一个所述第一芯片的第一焊垫；或另电性连接所述底基板的接垫与所述第二芯片的第二焊垫。
4.如权利要求1所述的半导体芯片堆叠构造，其特征在于：另包含数片绝缘粘着层，分别位于所述底基板与最下层的所述第一芯片之间、位于各两相邻所述第一芯片之间、位于最上层的所述第一芯片与所述中介板之间，以及位于所述中介板与所述第二芯片之间。
5.如权利要求1所述的半导体芯片堆叠构造，其特征在于：所述中介板的面积小于所述最上层的第一芯片的面积，及所述第二芯片的面积小于所述中介板的面积。
6.如权利要求1所述的半导体芯片堆叠构造，其特征在于：所述中介板选自一具多层印刷电路的有机中介板或是一具多层重布线电路的硅中介板。
7.如权利要求1所述的半导体芯片堆叠构造，其特征在于：另包含数个无源组件，设置在所述底基板的上表面或所述中介板的转接表面上。
8.如权利要求1所述的半导体芯片堆叠构造，其特征在于：每一所述第一芯片堆叠后裸露出的第一有源表面的宽度大于150微米；所述底基板的长宽尺寸为由20毫米×10毫米至23毫米×20毫米。
9.如权利要求1所述的半导体芯片堆叠构造，其特征在于：所述第一芯片为内存芯片，及所述第二芯片为控制器芯片。
10.如权利要求1所述的半导体芯片堆叠构造，其特征在于：另包含一封装胶材，以包覆所述第一芯片、所述中介板、所述第二芯片、所述电性连接组件以及所述底基板的上表面。
11.一种半导体芯片堆叠构造，其特征在于：所述半导体芯片堆叠构造包含：
一底基板，具有一上表面，所述上表面设有数个接垫；
至少二第一芯片，其中所述第一芯片以阶梯状方式堆叠在所述底基板的上表面，且各所述第一芯片具有一朝上的第一有源表面，所述第一有源表面设有数个第一焊垫；
一中介板，堆叠在最上层的所述第一芯片的第一有源表面上，且所述中介板具有一朝上的转接表面、至少二电路层及数个导通孔，所述转接表面设有数个转接垫，所述电路层通过所述导通孔彼此电性连接；
数个电性连接组件，分别用以电性串联各两相邻所述第一芯片相对应的第一焊垫，电性连接最上层的所述第一芯片的第一焊垫至所述中介板的转接垫，以及电性连接所述中介板的转接垫至所述底基板的接垫；以及一封装胶材，以包覆所述第一芯片、所述中介板、所述电性连接组件以及所述底基板的上表面。
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