CN103928416B - 具有无源器件的半导体封装件及其堆叠方法 - Google Patents

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Abstract

提供了一种具有无源器件的半导体封装件及其堆叠方法。该具有无源器件的半导体封装件包括第一器件、第二器件和至少一个无源独立器件，第一器件的一部分连接到基板，第一器件的另一部分连接到第二器件，其中，所述至少一个无源独立器件位于第一器件下方。该具有无源器件的半导体封装件可以提供紧凑的封装结构，实现更好的信号并提供增强的电特性。

Description

具有无源器件的半导体封装件及其堆叠方法
技术领域
本发明涉及一种半导体封装件及其堆叠方法，更具体地说，涉及一种具有改进的堆叠结构以能够减少封装件的体积同时提供更好的电连接性能来实现更好的信号的半导体封装件。
背景技术
对于移动装置来讲，控制器、动态随机存取存储器（DRAM）、闪存和无源分立器件（也被称为无源器件）被堆叠于一个封装件中。
通常，控制器是最小的部件，并且被设置在封装件的顶部。无源分立器件应该与PCB接触，从而无源分立器件被设置在堆叠的封装件外部。然而针对于信号来讲，最好的方案是控制器尽可能地与闪存装置接近，并且无源器件还应该靠近VCC和VSS。
图1是示出根据现有技术的具有无源器件的半导体封装件70的堆叠结构的一个示例，图2是示出根据现有技术的具有无源器件的半导体封装件70的堆叠结构的另一个示例。
参照图1，现有技术中的半导体封装件70的一种示例包括：基板10；第一芯片20，设置在基板10上，利用键合引线50将第一芯片20的上表面电连接到基板10；第二芯片30，设置在第一芯片20上，利用键合引线50将第二芯片30的上表面电连接到基板10；控制器40，设置在第二芯片30上，利用键合引线50将控制器40的上表面分别电连接到基板10和第一芯片20的上表面；无源器件60，设置在基板10上，与第一芯片20并排地布置。半导体封装件70中的基板10（例如，可以是PCB）下部附着有焊球80，以便于进行对封装件70的附着操作。
参照图2，现有技术中的半导体封装件70的另一种示例与图1中的具有相同的元件，除了控制器40也与第一芯片20和无源器件60一起被设置在基板10上之外，其它的结构与图1中示出的结构相同，将控制器40设置基板10上与图1中控制器40堆叠地设置在第二芯片20上的结构相比，更加靠近第一芯片10（例如，闪存装置）和无源器件60，但是半导体封装件70的尺寸相应地变大。
另外，如图1所示，D1表示是根据现有技术的堆叠结构中无源器件60与VSS,VCC之间的距离。由于一般控制器40的尺寸较小，所以必须堆叠在最顶端，而无源器件60直接贴在PCB上，所以无源器件60到VSS,VCC的距离D1较远。
综上，现有技术中的具有无源器件的半导体封装件尺寸大，且控制器与存储装置距离较远，无源器件距离VCC和VSS较远，不利于提高信号质量。
发明内容
本发明的目的在于提供解决针对于上述问题的至少一个问题的具有无源器件的半导体封装件及其堆叠方法，根据本发明的示例性实施例的具有无源器件的半导体封装件可以提供紧凑的封装结构，实现更好的信号并提供增强的电特性。
本发明的一方面，提供了一种具有无源器件的半导体封装件，其特征在于，包括：基板；第二器件，位于基板上并电连接到基板；第一器件，与第二器件交错地设置在第二器件上方；至少一个无源器件，设置在基板上并位于第一器件的下方，其中，第一器件通过设置在第一器件和第二器件之间的第一连接件电连接到第二器件，并通过设置在第一器件和基板之间的第二连接件电连接到基板。
第一器件可以包括控制器。
第二器件可以包括顺序堆叠的至少一个存储器，第二器件之间彼此电连接并且与基板电连接。
第二连接件可以包括连接柱和凸块中的至少一种，第一连接件可以包括凸块。
所述基板可以是印刷电路板。
根据本发明的另一方面，提供了一种堆叠具有无源器件的半导体封装件的方法，所述方法包括下述步骤：准备基板；将第二器件设置于基板上，利用键合引线将第二器件与基板电连接；将至少一个无源器件设置在基板上未设置第二器件的位置处；将第一器件设置在无源器件上方，并与第二器件交错，其中，第一器件和第二器件通过第一连接件彼此电连接，第一器件和基板通过设置在第一器件和基板之间的第二连接件彼此电连接。
附图说明
通过下面结合示例性地示出一例的附图进行的描述，本发明的上述和其他目的和特点将会变得更加清楚，其中：
图1是示出根据现有技术的具有无源器件的半导体封装件的堆叠结构的一个示例；
图2是示出根据现有技术的具有无源器件的半导体封装件的堆叠结构的另一个示例；
图3是根据本发明示例性实施例的半导体封装件的堆叠结构。
参考标号：10：PCB，20：第一芯片，30：第二芯片，40：控制器，50：键合引线，60：无源器件，70：半导体封装件，80：焊球，191：连接柱，192：凸块。
具体实施方式
现在，将参照附图详细地描述本发明的示例性实施例。如本领域技术人员将认识到的，在全部不脱离本发明的精神或范围的情下，可以以各种不同的方式修改所描述的实施例。附图和描述本质上应被认为是说明性的而非限制性的。相同的标号在整个说明书中始终表示相同的元件。
根据本发明构思，具有无源器件的半导体封装件包括第一器件、第二器件和至少一个无源独立器件，第一器件为控制器件，第二器件为存储器件，第一器件的一部分连接到基板，第一器件的另一部分连接到第二器件，其中，所述至少一个无源独立器件位于第一器件下方。第二器件可以根据所需半导体封装件的种类而设置不同的数量。例如，可以具有两个或三个，甚至多个。
第一器件的一部分通过连接柱连接到基板，第一器件的另一部分通过芯片结合的方式堆叠在第二器件上。具体地，第一器件通过凸块与第二器件相连，第二器件通过凸块和连接柱与基板相连。
实施例1
图3是根据本发明示例性实施例的半导体封装件170的堆叠结构。下面将参照图3对本发明的示例性实施例进行说明。
参照图3，本发明的示例性实施例的半导体封装件170包括：基板110；第一芯片120，设置在基板110上，利用键合引线150将第一芯片120的上表面电连接到基板110；第二芯片130，设置在第一芯片120上，利用键合引线150将第二芯片130的上表面电连接到基板110；控制器140，控制器140与第一芯片120交错地设置在第一芯片120上，控制器140的一端通过连接柱191和凸块192与基板110彼此电连接，另一端通过凸块192连接到第一芯片120，控制器140与第二芯片130并排地布置；无源器件160，设置在控制器140和基板110形成的芯片桥之间，与第一芯片120并排地布置，无源器件160与控制器140之间具有预定的间距而不直接接触。半导体封装件170中的基板110下部附着有焊球180，以便于进行对封装件170的附着操作。
在本发明的示例性实施例中，基板110可以是PCB、FPCB等，用来实现半导体封装件的基础的支撑和连接功能，是达到元器件装配和导线连接的一体化的功能的元件。
在本发明的示例性实施例中，第一芯片120例如可以是闪存存储器（FLASH）或动态随机存取存储器（DRAM），也可是本领域中的其它芯片，只要能实现封装件170整体所要达到的功能即可。
在本发明的示例性实施例中，第二芯片130例如可以是FLASH或DRAM，也可以是本领域中的其它芯片，只要能实现封装件170整体所要达到的功能即可。
控制器140通过芯片桥方式的设置，不仅与第一芯片120连接，而且可以与基板110直接连接，因此，控制器140通过凸块192与第一芯片120相连，凸块192可以代替原来的键合引线150，可以缩短路径，加快速度，通过连接柱191和凸块192连接到基板110，同样可以缩短信号从基板110到控制器140的路径，加快信号传输速度。选择性地，凸块192和连接柱191均可以起到连接作用，因此，控制器140的两端可以使用凸块192、连接柱191或它们的组合连接到第一芯片120和基板110，也可以使用焊接突起连接，而不限于在此描述的实施例。根据本发明的示例性实施例，控制器140是控制芯片，通过本发明的示例性实施例的堆叠结构，控制芯片同无源器件160更加靠近，利于信号的完整性。
无源器件160可以设置在控制器140和基板110之间，极大地节省了封装件170的尺寸，并且本发明的这种设置，无源器件160距离VCC和VSS较近，有利于提高信号质量。此外，在这里仅示出了一个无源器件160，但是本领域技术人员将清楚的是，在本发明的教导下，可以安装多个无源器件。
具体地说，在有无源器件160的多芯片堆叠结构中，与现有技术中的堆叠结构相比，本发明的新的堆叠方式可以减小封装件尺寸且可以使控制器140和无源器件160尽量靠近，以提高信号的质量。
在堆叠完成后利用环氧树脂类塑封材料（EMC）对堆叠好的各个芯片进行包封。如图3中所示，由E表示的环氧树脂。
根据本发明构思，在一个封装体中有大于等于两个芯片进行堆叠，与现有技术中的堆叠结构相比，根据本发明实施例的堆叠方式可以更省面积或者高度减薄；且控制器140与无源器件160更加靠近，利于信号的完整性。
此外，如图3所示，D2表示是根据本发明实施例的堆叠结构中无源器件160和VSS,VCC的距离。对比图1和图3，通过根据本发明实施例的堆叠结构的改进，明显缩短了无源器件160和VSS,VCC的距离，解决了无源器件距离VCC，VSS距离较远的技术问题，提高了信号质量并利于信号的完整性。
此外，根据本发明的示例性实施例，将控制芯片做成芯片桥，无源器件藏在芯片桥底下，从而达到了高速连接，结构更紧凑的目标。
另外，根据本发明的示例性实施例，在包括芯片桥结构的芯片中，作为芯片桥的芯片的一头连接在PCB上，另一头连接在其它芯片上，并且无源器件不作为支撑，不需要引入通硅孔（TSV），芯片的TSV结构是一个目前仍然成本很高，良率不稳定的工艺。
根据本发明构思的堆叠具有无源器件的半导体封装件的方法包括下述步骤：准备基板；将第二器件设置于基板上，利用键合引线将第二器件与基板电连接，将第一器件设置在基板的没有设置第二器件的部分上方；将至少一个无源器件设置在第一器件和基板形成的芯片桥之间，位于基板上并位于第一无源器件下方，其中，第一器件的一端连接到基板，另一端连接到第二器件。第一器件包括控制器。第二器件包括顺序堆叠的至少一个存储器，第二器件之间彼此电连接并且与基板电连接。所述第一器件的一部分通过连接柱和凸块电连接到基板，所述第一器件的另一部分通过凸块堆叠在第二器件上并与第二器件电连接。示例性的，所述基板是印刷电路板。
实施例2
接下来，将参照实施例2对根据本发明的示例性实施例的堆叠具有无源器件的半导体封装件的方法进行描述。
首先，准备基板110。
接下来，利用焊球或导电粘合剂将第一芯片120设置于基板110上，其中，第一芯片120占据基板110的一部分，利用键合引线150将第一芯片120的上表面电连接到基板11。随后利用同样的方式将第二芯片130设置在第一芯片120上，利用键合引线150将第二芯片130的上表面电连接到基板110。
将控制器140设置在基板110的没有设置第一芯片120的那部分上方，使控制器140与第一芯片120交错地设置在第一芯片120上方，控制器140的一端通过连接柱191和凸块192与基板110彼此电连接，另一端通过凸块192连接到第一芯片120，控制器140与第二芯片130并排。
无源器件160，设置在控制器140和基板110形成的芯片桥之间，位于基板110上，控制器140下方，与第一芯片120并排地布置。无源器件160与控制器140之间具有预定的间距而不直接接触。然而，本发明不限于此，可以设置多个无源器件160。
最后，将半导体封装件170中的基板110下部附着焊球180，以便于进行对封装件170的附着操作。
至此，完成了整个封装件170的堆叠过程。
堆叠过程还可以包括利用环氧树脂封装材料对堆叠好的封装体进行封装的结构，例如，采用如图3中所示的环氧树脂E对封装体进行包封，本发明不限于此，可以根据本领域技术人员常用的材料和方法来对封装体进行封装即可。
另外，选择性地，控制器140和无源器件160的设置顺序可以相互调换，例如，可以先将无源器件160设置在基板110上，随后利用连接柱191和凸块192将控制器140的一端与基板110连接，利用凸块192将控制器140的另一端与第一芯片120连接。这样可以容易地控制控制器140和无源器件160之间的安装距离和安装位置，并且不容易出现安装偏差等缺陷。
从上面明显的，根据本发明示例性实施例的具有无源器件的半导体封装件及其堆叠方法，由于控制器通过凸块和连接柱（或者焊料凸块）同PCB相连，可以缩短信号从PCB到控制器的路径，加快速度，而控制器的另一端通过凸块和闪存相连，代替原来的金线，同样可以缩短路径，加快速度，另一方面，无源器件放在芯片桥的下面可以省面积，同时可以做到无源元件尽量贴近控制器，以提高信号质量，从而该具有无源器件的半导体封装件可以提供紧凑的封装结构，实现更好的信号并提供增强的电特性。
虽然已经结合目前被认为是可实现的示例性实施例描述了本发明，但是应当理解，本发明不限于所公开的实施例，而是相反，本发明意在覆盖包括在权利要求的精神和范围内的各种修改和等同布置。

Claims (8)

1.一种具有无源器件的半导体封装件，其特征在于，包括：
基板；
第二器件，位于基板上并电连接到基板，第二器件包括顺序堆叠的多个存储器，所述多个存储器之间彼此电连接并且与基板电连接；
第一器件，与第二器件中的直接电连接到基板的最下存储器交错地设置在所述最下存储器上方；
至少一个无源器件，设置在基板上并位于第一器件的下方，
其中，第一器件通过设置在第一器件和第二器件之间的第一连接件电连接到第二器件，并通过设置在第一器件和基板之间的第二连接件电连接到基板。
2.如权利要求1所述的具有无源器件的半导体封装件，其特征在于，第一器件包括控制器。
3.如权利要求1到2中的任意一项权利要求所述的具有无源器件的半导体封装件，其特征在于，第二连接件包括连接柱和凸块中的至少一种，第一连接件包括凸块。
4.如权利要求1到2中的任意一项权利要求所述的具有无源器件的半导体封装件，其特征在于，无源器件与第一器件之间具有预定的间距而不直接接触。
5.一种堆叠具有无源器件的半导体封装件的方法，其特征在于，包括下述步骤：
准备基板；
将第二器件设置于基板上，利用键合引线将第二器件与基板电连接，其中，第二器件包括顺序堆叠的多个存储器，所述多个存储器之间彼此电连接并且与基板电连接；
将至少一个无源器件设置在基板上未设置第二器件的位置处；
将第一器件设置在无源器件和第二器件中的直接电连接到基板的最下存储器上方，并与所述最下存储器交错，
其中，第一器件和第二器件通过第一连接件彼此电连接，第一器件和基板通过设置在第一器件和基板之间的第二连接件彼此电连接。
6.如权利要求5所述的方法，其特征在于，第一器件包括控制器。
7.如权利要求5到6中的任意一项权利要求所述的方法，其特征在于，第二连接件包括连接柱和凸块中的至少一种，第一连接件包括凸块。
8.如权利要求5到6中的任意一项权利要求所述的方法，其特征在于，无源器件与第一器件之间具有预定的间距而不直接接触。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102176448A (zh) * 2011-03-22 2011-09-07 南通富士通微电子股份有限公司 扇出系统级封装结构
CN102790042A (zh) * 2012-07-12 2012-11-21 日月光半导体制造股份有限公司 半导体芯片堆叠构造

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI284971B (en) * 2006-01-26 2007-08-01 Siliconware Precision Industries Co Ltd Multichip stack structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102176448A (zh) * 2011-03-22 2011-09-07 南通富士通微电子股份有限公司 扇出系统级封装结构
CN102790042A (zh) * 2012-07-12 2012-11-21 日月光半导体制造股份有限公司 半导体芯片堆叠构造

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