KR100813625B1 - 반도체 소자 패키지 - Google Patents

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KR100813625B1
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김병조
은형래
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Abstract

본 발명은 반도체 소자 패키지를 제공한다. 이 반도체 소자 패키지는 본딩 패드들을 갖는 적층된 복수개의 반도체 칩들, 그 상부면에 복수개의 반도체 칩들이 실장되고, 본딩 패드들에 대응되는 본딩 전극들을 갖는 인쇄 회로 기판, 및 복수개의 반도체 칩들을 각각 덮으면서, 복수개의 반도체 칩들 사이에 제공된 인터포저들을 포함한다. 인터포저들은 본딩 패드들과 본딩 전극들은 연결하고 인터포저들을 서로 연결하는 배선 패턴들을 포함하는 것을 특징으로 한다.
Figure R1020060112974
패키지, 적층, 인터포저, 배선 패턴

Description

반도체 소자 패키지{Semiconductor Device Package}
도 1 및 도 2는 종래기술에 따른 반도체 소자 패키지를 설명하기 위한 단면도들;
도 3a 및 도 3b는 본 발명의 실시예들에 따른 인터포저를 설명하기 위한 단면도들;
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 소자 패키지를 설명하기 위한 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
110a, 110b, 110c, 210a, 210b, 210c : 반도체 칩
112a, 112b, 112c, 212a, 212b, 121c : 본딩 패드
115, 215 : 접착 물질
120, 220 : 인쇄 회로 기판
122, 222 : 코어 물질
124l, 224l : 하부면 절연막 패턴
124u, 224u : 상부면 절연막 패턴
126, 226 : 본딩 전극
130, 130a, 130b, 130c, 230, 230a, 230b, 230c : 인터포저
132, 232 : 절연 물질
134, 134a, 134b, 134c, 234, 234a, 234b, 234c : 배선 패턴
136c, 236lc, 236uc : 요면
138, 138a, 138b, 138c, 238l, 238la, 238lb, 238lc, 238u, 238ua, 238ub : 인터포저용 접착 물질
150, 250 : 몰딩 물질
160, 260 : 솔더 볼
본 발명은 반도체 소자 패키지에 관한 것으로서, 더 구체적으로 반도체 칩 적층형 패키지에 관한 것이다.
반도체 산업에서 집적 회로에 대한 패키징(packaging) 기술은 소형화에 대한 요구 및 실장(mounting) 신뢰성을 만족시키기 위해 지속적으로 발전하고 있다. 예컨대, 소형화에 대한 요구는 반도체 칩(semiconductor chip) 크기에 근접한 패키지(package)에 대한 기술 개발을 가속화시키고 있다. 또한, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부가시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 제품을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 제품을 제공하기 위한 방법으로서는 메모리 칩(memory chip)의 용량 증대, 다시 말해, 메모리 칩의 고집적화가 있다. 이러한 메모리 칩의 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀(cell)을 직접해 넣는 것에 의해 실현된다.
그러나 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등의 고난도 기술과 많은 개발 시간을 필요로 한다. 이에 따라, 고용량의 반도체 제품을 제공하기 위한 다른 방법으로서 적층(stack) 기술이 제안되었다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 반도체 소자 패키지를 수직으로 쌓아 올리는 것이다. 이러한 적층 기술에 의하면, 예를 들어, 2개의 64M 디램(Dynamic Random Access Memory : DRAM)을 적층하여 128M 디램이 구성될 수 있으며, 2개의 128M 디램을 적층하여 256M 디램이 구성될 수 있다. 또한, 적층형 반도체 소자 패키지는 메모리 용량의 증대는 물론, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점이 있다. 이에 따라, 적층형 반도체 소자 패키지에 대한 연구 및 개발은 가속화되고 있다.
도 1 및 도 2는 종래기술에 따른 반도체 소자 패키지를 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 소자 패키지는 적층된 반도체 칩들(10a, 10b 및 10c), 인쇄 회로 기판(Printed Circuit Board : PCB, 20), 본딩 와이어들(bonding wire, 35a, 35b 및 35c), 몰딩 물질(molding material, 50) 및 솔더 볼들(solder ball, 60)을 포함한다.
적층된 반도체 칩들(10a, 10b 및 10c)은 상부의 활성 영역에 각각의 본딩 패드들(bonding pad, 12a, 12b 및 12c)을 가질 수 있다. 적층된 반도체 칩들(10a, 10b 및 10c) 사이에는 적층된 반도체 칩들(10a, 10b 및 10c) 사이의 접착을 위한 반도체 칩간 접착 물질들(40a 및 40b)이 제공될 수 있다. 적층된 반도체 칩들(10a, 10b 및 10c)은, 접착 물질(adhesive material, 15)을 매개로, 상부면 절연막 패턴(24u)이 제공된 인쇄 회로 기판(20) 상에 실장될 수 있다.
인쇄 회로 기판(20)은 코어 물질(core material, 22)을 몸체로 하여 본딩 전극들(26)을 포함하는 상부면 절연막 패턴(upper insulation layer pattern, 24u) 및 하부면 절연막 패턴(lower insulation layer pattern, 24l)을 가질 수 있다. 인쇄 회로 기판(20)은 상부면에 본딩 패드들(12a, 12b 및 12c)에 대응되는 본딩 전극들(26)을 가질 수 있다.
본딩 와이어들(35a, 35b 및 35c)은 본딩 패드들(12a, 12b 및 12c)과 그에 대응되는 본딩 전극들(26)을 전기적으로 연결할 수 있다. 몰딩 물질(50)은 인쇄 회로 기판(20), 적층된 반도체 칩들(10a, 10b 및 10c) 및 본딩 와이어들(35a, 35b 및 35c)을 봉지할 수 있다. 그리고 인쇄 회로 기판(20)의 하부면에 제공된 솔더 볼들(60)은 인쇄 회로 기판(20)의 내부 배선(미도시)에 연결되어 시스템 기판(system board) 등과 같은 외부 회로와의 연결을 제공할 수 있다. 설명되지 않은 도면 부호 37은 본딩 패드들(12a, 12b 및 12c)과 그에 대응되는 본딩 전극들(26)을 전기적으로 연결하기 위한 와이어 본딩(wire bonding) 공정에서 형성되는 접속 볼(connection ball, 37)이다.
상기와 같은 반도체 소자 패키지는 동일한 크기의 반도체 칩들(10a, 10b 및 10c)이 적층된 구조를 갖는다. 이에 따라, 적층된 반도체 칩들(10a, 10b 및 10c) 사이에 반도체 칩간 접착 물질(40a 및 40b) 외에도 스페이서(spacer)나 인터포저(interposer) 등과 같은 요소들이 존재하게 된다. 또한, 본딩 패드들(12a, 12b 및 12c)과 본딩 전극들(26)을 전기적으로 연결하는 본딩 와이어들(35a, 35b 및 35c)이 존재하기 때문에, 적층된 반도체 칩들(10a, 10b 및 10c) 사이에는 최소한의 간격이 필요하다. 이에 따라, 반도체 소자 패키지의 두께를 줄이는 데 한계가 있다.
도 2를 참조하면, 반도체 소자 패키지는 적층된 반도체 칩들(10d, 10e 및 10f), 인쇄 회로 기판(20), 본딩 와이어들(35a, 35b 및 35c), 몰딩 물질(50) 및 솔더 볼들(60)을 포함한다.
적층된 반도체 칩들(10d, 10e 및 10f)은 상부의 활성 영역에 각각의 본딩 패드들(12d, 12e 및 12f)을 가질 수 있다. 적층된 반도체 칩들(10d, 10e 및 10f) 사이에는 적층된 반도체 칩들(10d, 10e 및 10f) 사이의 접착을 위한 반도체 칩간 접착 물질들(40c 및 40d)이 제공될 수 있다. 적층된 반도체 칩들(10d, 10e 및 10f)은, 접착 물질(15)을 매개로, 상부면 절연막 패턴(24u)이 제공된 인쇄 회로 기판(20) 상에 실장될 수 있다.
인쇄 회로 기판(20)은 코어 물질(22)을 몸체로 하여 본딩 전극들(26)을 포함하는 상부면 절연막 패턴(24u) 및 하부면 절연막 패턴(24l)을 가질 수 있다. 인쇄 회로 기판(20)은 상부면에 본딩 패드들(12d, 12e 및 12f)에 대응되는 본딩 전극 들(26)을 가질 수 있다. 본딩 패드들(12d, 12e 및 12f)은 그에 대응되는 하부의 반도체 칩들(10d 및 10e)의 본딩 패드들(12d 및 12e) 또는 본딩 전극들(26) 중에서 선택된 하나와 전기적으로 연결될 수 있다.
본딩 와이어들(35a, 35b 및 35c)은 본딩 패드들(12d, 12e 및 12f)과 그에 대응되는 본딩 전극들(26)을 전기적으로 연결할 수 있다. 몰딩 물질(50)은 인쇄 회로 기판(20), 적층된 반도체 칩들(10d, 10e 및 10f) 및 본딩 와이어들(35a, 35b 및 35c)을 봉지할 수 있다. 그리고 인쇄 회로 기판(20)의 하부면에 제공된 솔더 볼들(60)은 인쇄 회로 기판(20)의 내부 배선(미도시)에 연결되어 시스템 기판 등과 같은 외부 회로와의 연결을 제공할 수 있다. 설명되지 않은 도면 부호 37은 본딩 패드들(12d, 12e 및 12f)과 그에 대응되는 본딩 전극들(26)을 전기적으로 연결하기 위한 와이어 본딩 공정에서 형성되는 접속 볼(37)이다.
상기와 같은 반도체 소자 패키지는 서로 다른 크기의 반도체 칩들(10d, 10e 및 10f)이 적층된 구조를 갖는다. 적층된 반도체 칩들(10d, 10e 및 10f)은 하부에서 상부로 갈수록 그 크기가 줄어드는 구조이다. 이에 따라, 적층된 반도체 칩들(10d, 10e 및 10f) 사이에는, 도 1과는 달리, 반도체 칩간 접착 물질(40c 및 40d)만이 존재하게 된다. 이에 따라, 적층된 반도체 칩들(10d, 10e 및 10f) 사이의 간격은 도 1에 비해서 줄어들 수 있다. 하지만, 적층된 반도체 칩들(10d, 10e 및 10f)은 하부에서 상부로 갈수록 그 크기가 줄어드는 일정한 형태의 구조를 가지므로, 반도체 소자 패키지의 실장 밀도 및 실장 면적 사용의 효율성이 떨어지게 된다.
상기와 같은 반도체 소자 패키지들은 반도체 칩들의 본딩 패드들과 인쇄 회로 기판의 본딩 전극들을 본딩 와이어들로 연결하는 구조이기 때문에, 본딩 와이어들의 루프(loop) 높이로 인해 적층에 제약이 따르는 문제점이 있다. 또한, 반도체 칩들 사이의 간격이 필요하기 때문에, 적층하는 반도체 칩들의 수가 늘어날수록 반도체 소자 패키지의 두께가 더 두꺼워지는 문제점이 있다. 게다가, 와이어 본딩 공정 중에 본딩 와이어들 사이의 단락(short), 본딩 와이어의 오픈(open), 인접하는 본딩 패드와의 단락 또는 반도체 칩들의 파손(crack) 등과 같은 불량이 발생하는 문제점이 있다. 이에 더하여, 몰딩 공정 중에는 본딩 와이어의 쓰러짐(sweeping) 등과 같은 불량이 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 두께를 감소시킬 수 있는 반도체 소자 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 각각의 서로 다른 칩 크기를 갖는 반도체 칩들이 적층될 수 있는 반도체 소자 패키지를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자 패키지를 제공한다. 이 반도체 소자 패키지는 본딩 패드들을 갖는 적층된 복수개의 반도체 칩들, 그 상부면에 복수개의 반도체 칩들이 실장되고, 본딩 패드들에 대응되는 본딩 전극들을 갖는 인쇄 회로 기판, 및 복수개의 반도체 칩들을 각각 덮으면서, 복수개의 반도체 칩들 사이에 제공된 인터포저들을 포함할 수 있다. 인터포저들은 본딩 패드들과 본딩 전극들은 연결하고 인터포저들을 서로 연결하는 배선 패턴들을 포함하는 것을 특징으로 할 수 있다.
복수개의 반도체 칩들은 동일한 크기를 가질 수 있다.
복수개의 반도체 칩들은 서로 각각의 크기를 가질 수 있다.
인터포저들은 절연 물질을 더 포함할 수 있으며, 인터포저들은 기판 형태, 테이프 형태 및 필름 형태 중에서 선택된 하나의 형태를 포함할 수 있다.
인터포저들은 하부면에 요면을 가질 수 있으며, 요면은 복수개의 반도체 칩들의 크기에 대응될 수 있다. 요면은 접합 물질을 더 포함할 수 있다.
인터포저들는 하부면 및 상부면에 각각 요면을 가질 수 있으며, 요면은 복수개의 반도체 칩들의 크기에 대응될 수 있다. 요면은 접합 물질을 더 포함할 수 있다.
배선 패턴은 도전성 물질을 포함할 수 있다.
복수개의 반도체 칩들, 인터포저들 및 인쇄 회로 기판의 상부면을 봉지하는 몰딩 물질을 더 포함할 수 있으며, 몰딩 물질은 에폭시 몰딩 컴파운드일 수 있다.
인쇄 회로 기판의 하부면에 제공된 솔더 볼들을 더 포함할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 인터포저를 설명하기 위한 단면도들이다.
도 3a를 참조하면, 인터포저(130)는 절연 물질(insulation material, 132), 및 절연 물질(132) 내부에 반도체 칩의 활성 영역에 제공된 본딩 패드들과 인쇄 회로 기판의 상부면에 제공된 본딩 전극들을 연결하기 위한 배선 패턴들(wire pattern, 134)을 포함할 수 있다.
인터포저(130)는 기판 형태(substrate type), 테이프 형태(tape type) 및 필름 형태(film type) 중에서 선택된 하나의 형태를 포함할 수 있다. 인터포저(130)의 내부에 제공된 배선 패턴들(134)은 인쇄 회로 기판의 상부면에 제공된 본딩 전극들, 반도체 칩의 본딩 패드들, 상부에 적층되는 다른 인터포저(미도시)와 각각 전기적으로 연결되기 위한 하부 접속부들(134a), 본딩 패드 접속부들(134b) 및 상부 접속부(134c)들로 구성될 수 있다. 배선 패턴(134)은 도전성 물질을 포함할 수 있다.
인터포저(130)는 하부면에 반도체 칩을 접착할 수 있도록 반도체 칩의 크기에 맞는 요면(concave, 136c)을 가질 수 있다. 반도체 칩의 본딩 패드들에 대응되 는 배선 패턴들(134)의 본딩 패드 접속부들(134b)은 요면(136c)으로부터 돌출될 수 있다. 요면(136c)은 캡핑 접착 물질(capping adhesive material, 138)을 더 포함할 수 있다. 캡핑 접착 물질(138)은 요면(136c)에 채워지거나, 요면(136c)의 프로파일(profile)에 따라 막 형태(layer type)로 제공될 수 있다. 캡핑 접착 물질(138)은 반도체 칩에 인터포저(130)를 접착하는 과정에서 밀려나갈 수 있는 접착 물질일 수 있다.
도 3b를 참조하면, 인터포저(230)는 절연 물질(232), 및 절연 물질(232) 내부에 반도체 칩의 활성 영역에 제공된 본딩 패드들과 인쇄 회로 기판의 상부면에 제공된 본딩 전극들을 연결하기 위한 배선 패턴들(234)을 포함할 수 있다.
인터포저(230)는 기판 형태, 테이프 형태 및 필름 형태 중에서 선택된 하나의 형태를 포함할 수 있다. 인터포저(230)의 내부에 제공된 배선 패턴들(234)은 인쇄 회로 기판의 상부면에 제공된 본딩 전극들, 반도체 칩의 본딩 패드들, 상부에 적층되는 다른 인터포저(미도시)와 각각 전기적으로 연결되기 위한 하부 접속부들(134a), 본딩 패드 접속부들(234b) 및 상부 접속부들(234c)로 구성될 수 있다. 배선 패턴(234)은 도전성 물질을 포함할 수 있다.
인터포저(230)는 하부면 및 상부면에 각각의 반도체 칩들을 붙일 수 있도록 하부면 및 상부면에 접착되는 각각의 반도체 칩들의 크기에 맞는 하부 요면 및 상부 요면(lower and upper concave, 236lc 및 236uc)을 가질 수 있다. 하부면에 접착되는 반도체 칩의 본딩 패드들에 대응되는 배선 패턴들(234)의 본딩 패드 접속부들(234b)은 하부 요면(236lc)으로부터 돌출될 수 있다. 하부 요면 및 상부 요 면(236lc 및 236uc)은 하부 접착 물질 및 상부 접착 물질(238l 및 238u)을 더 포함할 수 있다. 하부 접착 물질 및 상부 접착 물질(238l 및 238u)은 각각 하부 요면 및 상부 요면(236lc 및 236uc)에 채워지거나, 각각 하부 요면 및 상부 요면(236lc 및 236uc)의 프로파일에 따라 막 형태로 제공될 수 있다. 하부 접착 물질 및 상부 접착 물질(238l 및 238u)은 반도체 칩들과 인터포저(130)를 접착하는 과정에서 밀려나갈 수 있는 접착 물질일 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 소자 패키지를 설명하기 위한 단면도들이다.
도 4a를 참조하면, 반도체 소자 패키지는 적층된 반도체 칩들(110a, 110b 및 110c), 인쇄 회로 기판(120), 인터포저들(130a, 130b 및 130c), 몰딩 물질(150) 및 솔더 볼들(160)을 포함한다.
적층된 반도체 칩들(110a, 110b 및 110c)은 상부의 활성 영역에 각각의 본딩 패드들(112a, 112b 및 112c)을 가질 수 있다. 최하부 반도체 칩(110a)은 접착 물질(115)을 매개로 상부면 절연막 패턴(124u)이 제공된 인쇄 회로 기판(120) 상에 실장될 수 있다. 적층된 반도체 칩들(110a, 110b 및 110c)은 동일한 크기를 가지거나, 각각 서로 다른 크기를 가질 수 있다.
인쇄 회로 기판(120)은 코어 물질(122)을 몸체로 하여 본딩 전극들(126)을 포함하는 상부면 절연막 패턴(124u) 및 하부면 절연막 패턴(124l)을 가질 수 있다. 상부면 절연막 패턴(124u) 및 하부면 절연막 패턴(124l)은 포토 솔더 레지스트(Photo Solder Resist : PSR)일 수 있다. 인쇄 회로 기판(120)은 상부면에 본딩 패드들(112a, 112b 및 112c)에 대응되는 본딩 전극들(126)을 갖는다. 본딩 패드들(112a, 112b 및 112c)은 그에 대응되는 본딩 전극들(126)과 전기적으로 연결될 수 있다.
인터포저들(130a, 130b 및 130c)은 적층된 반도체 칩들(110a, 110b 및 110c) 사이에 제공될 수 있다. 인터포저들(130a, 130b 및 130c)은 절연 물질(도 3a의 132), 및 절연 물질 내부에 각각의 적층된 반도체 칩들(110a, 110b 및 110c)의 활성 영역에 제공된 본딩 패드들(112a, 112b 및 112c)과 인쇄 회로 기판(120)의 상부면에 제공된 본딩 전극들(126)을 연결하기 위한 배선 패턴들(134a, 134b 및 134c)을 포함할 수 있다. 인터포저들(130a, 130b 및 130c)의 내부에 제공된 배선 패턴들(134a, 134b 및 134c)은 서로 전기적으로 연결되기 때문에 적층된 반도체 칩들(110a, 110b 및 110c)의 본딩 패드들(112a, 112b 및 112c)은 그에 대응되는 본딩 전극들(126)에 전기적으로 연결될 수 있다.
인터포저들(130a, 130b 및 130c)는 하부면에 각각의 반도체 칩들(110a, 110b 및 110c)이 접착될 수 있도록 각각의 반도체 칩들(110a, 110b 및 110c)의 크기에 맞는 요면들을 가질 수 있다. 각각의 반도체 칩들(110a, 110b 및 110c)의 본딩 패드들(112a, 112b 및 112c)에 대응되는 배선 패턴들(134a, 134b 및 134c)의 본딩 패드 접속부들(도 3a의 134b)은 요면들로부터 돌출될 수 있다. 요면들은 캡핑 접착 물질들(138a, 138b 및 138c)을 더 포함할 수 있다. 캡핑 접착 물질들(138a, 138b 및 138c)은 요면들에 채워지거나, 요면들의 프로파일에 따라 막 형태로 제공될 수 있다. 캡핑 접착 물질들(138a, 138b 및 138c)은 각각의 반도체 칩들(110a, 110b 및 110c)에 인터포저들(130a, 130b 및 130c)을 접착하는 과정에서 밀려나갈 수 있는 접착 물질일 수 있다. 이에 따라, 각각의 반도체 칩들(110a, 110b 및 110c)의 본딩 패드들(112a, 112b 및 112c)과 인터포저들(130a, 130b 및 130c)의 배선 패턴들(134a, 134b 및 134c)이 안정적으로 연결될 수 있다. 또한, 인터포저들(130a, 130b 및 130c) 사이에는 접착 물질(미도시)을 더 포함할 수 있다.
몰딩 물질(150)은 인쇄 회로 기판(120), 적층된 반도체 칩들(110a, 110b 및 110c) 및 인터포저들(130a, 130b 및 130c)을 봉지할 수 있다. 몰딩 물질(150)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)일 수 있다. 그리고 인쇄 회로 기판(120)의 하부면에 제공된 솔더 볼들(160)은 인쇄 회로 기판(120)의 내부 배선(미도시)에 연결되어 시스템 기판 등과 같은 외부 회로와의 연결을 제공할 수 있다.
도 4b를 참조하면, 반도체 소자 패키지는 적층된 반도체 칩들(210a, 210b 및 210c), 인쇄 회로 기판(220), 인터포저들(230a, 230b 및 230c), 몰딩 물질(250) 및 솔더 볼들(260)을 포함한다.
적층된 반도체 칩들(210a, 210b 및 210c)은 상부의 활성 영역에 각각의 본딩 패드들(212a, 212b 및 212c)을 가질 수 있다. 최하부 반도체 칩(210a)은 접착 물질(215)을 매개로 상부면 절연막 패턴(224u)이 제공된 인쇄 회로 기판(220) 상에 실장될 수 있다. 적층된 반도체 칩들(210a, 210b 및 210c)은 동일한 크기를 가지거나, 각각 서로 다른 크기를 가질 수 있다.
인쇄 회로 기판(220)은 코어 물질(222)을 몸체로 하여 본딩 전극들(226)을 포함하는 상부면 절연막 패턴(224u) 및 하부면 절연막 패턴(224l)을 가질 수 있다. 상부면 절연막 패턴(224u) 및 하부면 절연막 패턴(224l)은 포토 솔더 레지스트일 수 있다. 인쇄 회로 기판(220)은 상부면에 상부면 절연막 패턴(224u) 및 본딩 패드들(212a, 212b 및 212c)에 대응되는 본딩 전극들(226)을 갖는다. 본딩 패드들(212a, 212b 및 212c)은 그에 대응되는 본딩 전극들(226)과 전기적으로 연결될 수 있다.
인터포저들(230a, 230b 및 230c)은 적층된 반도체 칩들(210a, 210b 및 210c) 사이에 제공될 수 있다. 인터포저들(230a, 230b 및 230c)은 절연 물질(도 3b의 232), 및 절연 물질 내부에 각각의 적층된 반도체 칩들(210a, 210b 및 210c)의 활성 영역에 제공된 본딩 패드들(212a, 212b 및 212c)과 인쇄 회로 기판(220)의 상부면에 제공된 본딩 전극들(226)을 연결하기 위한 배선 패턴들(234a, 234b 및 234c)을 포함할 수 있다. 인터포저들(230a, 230b 및 230c)의 내부에 제공된 배선 패턴들(234a, 234b 및 234c)은 서로 전기적으로 연결되기 때문에 적층된 반도체 칩들(210a, 210b 및 210c)의 본딩 패드들(212a, 212b 및 212c)은 그에 대응되는 본딩 전극들(226)에 전기적으로 연결될 수 있다.
인터포저들(230a, 230b 및 230c)는 하부면 및 상부면에 각각의 반도체 칩들(210a, 210b 및 210c)이 접착될 수 있도록 각각의 반도체 칩들(210a, 210b 및 210c)의 크기에 맞는 하부 요면들 및 상부 요면들을 가질 수 있다. 각각의 반도체 칩들(210a, 210b 및 210c)의 본딩 패드들(212a, 212b 및 212c)에 대응되는 배선 패턴들(234a, 234b 및 234c)의 본딩 패드 접속부들(도 3b의 234b)은 하부 요면들로부 터 돌출될 수 있다. 하부 요면들 및 상부 요면들은 각각 하부 접착 물질들 및 상부 접착 물질들(238la, 238lb, 238lc, 238ua, 238ub 및 238uc)을 더 포함할 수 있다. 하부 접착 물질들 및 상부 접착 물질들(238la, 238lb, 238lc, 238ua, 238ub 및 238uc)은 각각 하부 요면들 및 상부 요면들에 채워지거나, 하부 요면들 및 상부 요면들의 프로파일에 따라 막 형태로 제공될 수 있다. 하부 접착 물질들 및 상부 접착 물질들(238la, 238lb, 238lc, 238ua, 238ub 및 238uc)은 각각의 반도체 칩들(210a, 210b 및 210c)과 인터포저들(230a, 230b 및 230c)을 접착하는 과정에서 밀려나갈 수 있는 접착 물질일 수 있다. 이에 따라, 각각의 반도체 칩들(210a, 210b 및 210c)의 본딩 패드들(212a, 212b 및 212c)과 인터포저들(230a, 230b 및 230c)의 배선 패턴들(234a, 234b 및 234c)이 안정적으로 연결될 수 있다. 또한, 인터포저들(230a, 230b 및 230c) 사이에는 접착 물질(미도시)을 더 포함할 수 있다.
몰딩 물질(250)은 인쇄 회로 기판(220), 적층된 반도체 칩들(210a, 210b 및 210c) 및 인터포저들(230a, 230b 및 230c)을 봉지할 수 있다. 몰딩 물질(250)은 에폭시 몰딩 컴파운드일 수 있다. 그리고 인쇄 회로 기판(220)의 하부면에 제공된 솔더 볼들(260)은 인쇄 회로 기판(220)의 내부 배선(미도시)에 연결되어 시스템 기판 등과 같은 외부 회로와의 연결을 제공할 수 있다.
상기한 본 발명의 실시예들에 따른 적층 칩 반도체 소자 패키지들은 반도체 칩들의 본딩 패드들과 인쇄 회로 기판의 본딩 전극들을 인터포저의 내부에 포함된 배선 패턴들을 이용하여 연결하는 구조이기 때문에, 종래와 달리 본딩 와이어의 루프 높이로 인해 반도체 칩의 적층에 제약이 따르는 문제점이 없어질 수 있다. 또 한, 인터포저가 초박형으로 제조됨으로써, 적층 칩 반도체 소자 패키지들의 두께를 낮출 수 있다. 게다가, 종래와 달리, 와이어 본딩 공정을 사용하지 않으므로, 본딩 와이어 사이의 단락(short), 본딩 와이어 오픈(open), 인접하는 본딩 패드와의 단락 또는 반도체 칩의 파손, 및 몰딩 공정 중에 본딩 와이어의 쓰러짐 등과 같은 불량을 방지할 수 있다. 이에 더하여, 인터포저를 이용하여 반도체 칩들을 적층하기 때문에, 반도체 소자 패키지의 기계적·전기적 신뢰성을 향상시킬 수 있다. 이에 따라, 실장 밀도 및 실장 면적 사용의 효율성이 향상될 수 있는 반도체 소자 패키지가 제공될 수 있다.
또한, 본 발명에 실시예들에 따른 적층 칩 반도체 소자 패키지들은 반도체 칩들의 본딩 패드들과 인쇄 회로 기판의 본딩 전극들을 인터포저의 내부에 포함된 배선 패턴들을 이용하여 연결하는 구조이기 때문에, 각각의 서로 다른 칩 크기를 갖는 반도체 칩들이 일정한 형태의 구조로 적층되는 종래와는 달리 다양한 구조를 갖게 적층될 수 있다. 이에 따라, 다양한 반도체 칩들을 패키징할 수 있는 반도체 소자 패키지가 제공될 수 있다.
상술한 바와 같이, 본 발명에 따르면 적층 칩 반도체 소자 패키지의 두께가 감소될 수 있다. 이에 따라, 실장 밀도 및 실장 면적 사용의 효율성이 향상된 반도체 소자 패키지가 제공될 수 있다.
또한, 본 발명에 따르면 다양한 반도체 칩들이 임의의 구조로 적층될 수 있다. 이에 따라, 다양한 반도체 칩들을 패키징할 수 있는 반도체 소자 패키지가 제 공될 수 있다.

Claims (15)

  1. 본딩 패드들을 갖는 적층된 복수개의 반도체 칩들;
    그 상부면에 상기 복수개의 반도체 칩들이 실장되고, 상기 본딩 패드들에 대응되는 본딩 전극들을 갖는 인쇄 회로 기판; 및
    상기 복수개의 반도체 칩들 각각의 측면의 적어도 일부 및 상부면을 덮으면서, 상기 복수개의 반도체 칩들 사이에 제공된 인터포저들을 포함하되, 상기 인터포저들은 상기 본딩 패드들과 상기 본딩 전극들은 연결하고 상기 인터포저들을 서로 연결하는 배선 패턴들을 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  2. 제 1항에 있어서,
    상기 복수개의 반도체 칩들은 동일한 크기를 갖는 것을 특징으로 하는 반도체 소자 패키지.
  3. 제 1항에 있어서,
    상기 복수개의 반도체 칩들은 서로 각각의 크기를 갖는 것을 특징으로 하는 반도체 소자 패키지.
  4. 제 1항에 있어서,
    상기 인터포저들은 절연 물질을 더 포함하는 것을 특징으로 하는 반도체 소 자 패키지.
  5. 제 4항에 있어서,
    상기 인터포저들은 기판 형태, 테이프 형태 및 필름 형태 중에서 선택된 하나의 형태를 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  6. 제 5항에 있어서,
    상기 인터포저들은 하부면에 요면을 갖는 것을 특징으로 하는 반도체 소자 패키지.
  7. 제 6항에 있어서,
    상기 요면은 상기 복수개의 반도체 칩들의 크기에 대응되는 것을 특징으로 하는 반도체 소자 패키지.
  8. 제 6항에 있어서,
    상기 요면은 접합 물질을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  9. 제 5항에 있어서,
    상기 인터포저들은 하부면 및 상부면 각각에 요면을 갖는 것을 특징으로 하 는 반도체 소자 패키지.
  10. 제 9항에 있어서,
    상기 요면들은 상기 복수개의 반도체 칩들의 크기에 대응되는 것을 특징으로 하는 반도체 소자 패키지.
  11. 제 9항에 있어서,
    상기 요면은 접합 물질을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  12. 제 1항에 있어서,
    상기 배선 패턴은 도전성 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  13. 제 1항에 있어서,
    상기 복수개의 반도체 칩들, 상기 인터포저들 및 상기 인쇄 회로 기판의 상부면을 봉지하는 몰딩 물질을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  14. 제 13항에 있어서,
    상기 몰딩 물질은 에폭시 몰딩 컴파운드인 것을 특징으로 하는 반도체 소자 패키지.
  15. 제 1항에 있어서,
    상기 인쇄 회로 기판의 하부면에 제공된 솔더 볼들을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950759B1 (ko) * 2008-03-07 2010-04-05 주식회사 하이닉스반도체 스택 패키지

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8093704B2 (en) * 2008-06-03 2012-01-10 Intel Corporation Package on package using a bump-less build up layer (BBUL) package
JP5112275B2 (ja) * 2008-12-16 2013-01-09 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP5215244B2 (ja) * 2009-06-18 2013-06-19 新光電気工業株式会社 半導体装置
US8803897B2 (en) * 2009-09-03 2014-08-12 Advanced Micro Devices, Inc. Internal, processing-unit memory for general-purpose use
US20120228696A1 (en) * 2011-03-07 2012-09-13 Texas Instruments Incorporated Stacked die power converter
US9842797B2 (en) 2011-03-07 2017-12-12 Texas Instruments Incorporated Stacked die power converter
JP5864180B2 (ja) * 2011-09-21 2016-02-17 新光電気工業株式会社 半導体パッケージ及びその製造方法
US9275976B2 (en) * 2012-02-24 2016-03-01 Broadcom Corporation System-in-package with integrated socket
US10128219B2 (en) 2012-04-25 2018-11-13 Texas Instruments Incorporated Multi-chip module including stacked power devices with metal clip
JP2018170419A (ja) * 2017-03-30 2018-11-01 太陽誘電株式会社 電子部品モジュール
JP6689780B2 (ja) 2017-03-30 2020-04-28 太陽誘電株式会社 電子部品モジュールの製造方法
US10700028B2 (en) * 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020053661A (ko) * 2000-12-27 2002-07-05 마이클 디. 오브라이언 반도체 패키지 및 그 제조방법
JP2003007972A (ja) * 2001-06-27 2003-01-10 Toshiba Corp 積層型半導体装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4361670B2 (ja) 2000-08-02 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置
JP2002289769A (ja) 2001-03-26 2002-10-04 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法
JP3507059B2 (ja) * 2002-06-27 2004-03-15 沖電気工業株式会社 積層マルチチップパッケージ
US7122884B2 (en) * 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
JP4208840B2 (ja) * 2002-12-17 2009-01-14 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP3768972B2 (ja) * 2003-04-28 2006-04-19 松下電器産業株式会社 固体撮像装置およびその製造方法
JP3695458B2 (ja) * 2003-09-30 2005-09-14 セイコーエプソン株式会社 半導体装置、回路基板並びに電子機器
JP4377269B2 (ja) * 2004-03-19 2009-12-02 Ｎｅｃエレクトロニクス株式会社 半導体装置
KR20050104960A (ko) 2004-04-30 2005-11-03 주식회사 하이닉스반도체 칩 스택 패키지
US7291869B2 (en) * 2006-02-06 2007-11-06 Infieon Technologies A.G. Electronic module with stacked semiconductors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020053661A (ko) * 2000-12-27 2002-07-05 마이클 디. 오브라이언 반도체 패키지 및 그 제조방법
JP2003007972A (ja) * 2001-06-27 2003-01-10 Toshiba Corp 積層型半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950759B1 (ko) * 2008-03-07 2010-04-05 주식회사 하이닉스반도체 스택 패키지

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