KR20100051332A - 반도체 패키지 및 그의 제조방법 - Google Patents

반도체 패키지 및 그의 제조방법 Download PDF

Info

Publication number
KR20100051332A
KR20100051332A KR1020080110450A KR20080110450A KR20100051332A KR 20100051332 A KR20100051332 A KR 20100051332A KR 1020080110450 A KR1020080110450 A KR 1020080110450A KR 20080110450 A KR20080110450 A KR 20080110450A KR 20100051332 A KR20100051332 A KR 20100051332A
Authority
KR
South Korea
Prior art keywords
connection members
holes
semiconductor
semiconductor chips
substrate
Prior art date
Application number
KR1020080110450A
Other languages
English (en)
Inventor
배진호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080110450A priority Critical patent/KR20100051332A/ko
Publication of KR20100051332A publication Critical patent/KR20100051332A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명에 따른 반도체 패키지 및 그의 제조방법은, 상면에 다수의 본드핑거들을 갖는 기판과, 상기 기판 상에 적어도 2개 이상 스택되며, 각각 상기 본드핑거들과 대응하는 부분에 관통 홀을 구비한 다수의 반도체 칩들 및 상기 본드핑거들 상에 설치되고, 상기 스택된 반도체 칩들의 관통 홀 내에 삽입되며, 상기 스택된 반도체 칩들 중 어느 하나의 반도체 칩과 전기적으로 접속되는 다수의 접속 부재들을 포함한다.

Description

반도체 패키지 및 그의 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 패키지 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 스택형 패키지 형성시 전체 두께를 감소시킴과 아울러, 동작 속도 및 전기적 특성을 향상시킬 수 있는 반도체 패키지 및 그의 제조방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
상기와 같은 스택기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.
따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 스택 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다.
상기와 같은 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 방식의 스택 패키지는, 일반적으로 캐버티를 갖는 기판을 이용하여 2개의 반도체 칩들을 각각 페이스-다운(Face-Down) 및 페이스-업(Face-Up) 타입으로 스택하거나, 또는, 3개 이상의 각 반도체 칩들 사이의 공간에 스페이서(Spacer)를 형성하여 와이어가 부착될 공간을 마련하고, 상기 스페이서가 형성된 반도체 칩들을 각각 페이스-업 타입으로 부착하는 방식이 사용되고 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우에는, 반도체 칩들을 스택 후, 각 반도체 칩들을 기판과 연결하기 위한 와이어 본딩 공정 및 반도체 칩과 기판을 몰딩하는 몰딩 공정 수행시, 수직으로 스택된 상기 반도체 칩들로 인하여 와이어의 스위핑(Sweeping) 현상이 발생하게 되고, 그 결과, 와이어 간의 쇼트(Short) 등, 여러 불량을 발생시키게 된다.
또한, 전술한 바와 같이 3개 이상의 반도체 칩들을 스택시에는 기판과 반도체 칩들 간을 전기적으로 연결하는 와이어를 본딩시키기 위한 공간을 확보하기 위해 스페이서를 반도체 칩들 사이의 공간에 설치시켜야 하기 때문에, 그에 따른 전체 스택 패키지의 두께를 증가시키게 되며, 그 결과, 스택되는 반도체 칩의 갯수에서 그 한계를 발생시키게 된다.
게다가, 상기와 같이 스택 패키지의 전체 두께가 증가하게 되면 기판과 반도체 칩들 간의 전기적인 연결 길이도 증가하게 되어, 결국, 전체 패키지의 동작 속도 저하를 유발하게 된다.
본 발명은 스택형 패키지 형성시 와이어 간의 쇼트 발생을 방지할 수 있는 반도체 패키지 및 그의 제조방법을 제공한다.
또한, 본 발명은 스택형 패키지 형성시, 스택되는 반도체 칩 갯수의 한계를 극복할 수 있는 반도체 패키지 및 그의 제조방법을 제공한다.
게다가, 본 발명은 스택형 패키지 형성시, 전체 두께를 감소시킴과 아울러, 동작 속도를 향상시킬 수 있는 반도체 패키지 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 패키지는, 상면에 다수의 본드핑거들을 갖는 기판; 상기 기판 상에 적어도 2개 이상 스택되며, 각각 상기 본드핑거들과 대응하는 부분 에 관통 홀을 구비한 다수의 반도체 칩들; 및 상기 본드핑거들 상에 설치되고, 상기 스택된 반도체 칩들의 관통 홀 내에 삽입되며, 상기 스택된 반도체 칩들 중 어느 하나의 반도체 칩과 전기적으로 접속되는 다수의 접속 부재들;을 포함한다.
상기 관통 홀 표면에 선택적으로 코팅된 도전 물질을 더 포함한다.
상기 접속 부재는 핀(Pin) 타입 형상인 것을 특징으로 한다.
상기 각 접속 부재들은 서로 다른 길이를 갖는 것을 특징으로 한다.
상기 각 접속 부재들과 전기적으로 접속되는 관통 홀 이외의 나머지 관통 홀 표면에 구비된 절연 물질을 더 포함한다.
또한, 본 발명에 따른 반도체 패키지의 제조방법은, 상면에 다수의 본드핑거들을 갖는 기판을 마련하는 단계; 상기 본드핑거들 상에 설치되고, 서로 다른 길이를 갖는 다수의 접속 부재들을 형성하는 단계; 및 상기 접속 부재들이 설치된 기판 상에 적어도 2개 이상 스택되며, 각각 상기 본드핑거들과 대응하는 부분에 상기 접속 부재들이 삽입되는 관통 홀을 구비하며, 상기 관통 홀에 삽입된 접속 부재들에 의해 어느 하나와 전기적으로 접속되는 다수의 반도체 칩들을 형성하는 단계;를 포함한다.
상기 관통 홀은 표면에 도전 물질이 더 코팅된다.
상기 접속 부재들은 핀(Pin) 타입으로 형성된다.
상기 관통 홀운 상기 각 접속 부재들과 접속되는 관통 홀 이외의 나머지 관통 홀 표면에 절연 물질이 더 형성된다.
본 발명은 서로 상이한 높이를 가진 접속 부재들 및 상기 접속 부재들이 삽입되는 관통 홀을 이용하여 반도체 칩들이 스택됨으로써, 각 반도체 칩들을 기판과 연결하기 위한 와이어 본딩 공정을 수행하지 않아도 됨에 따라, 와이어의 스위핑 현상 및 그에 따른 와이어 쇼트의 불량 발생을 방지할 수 있다.
또한, 본 발명은 와이어를 이용하지 않고 접속 부재들만으로 스택 패키지가 형성됨으로써, 스택되는 반도체 칩의 갯수의 제한을 극복할 수 있다.
게다가, 본 발명은 상기와 같이 접속 부재들을 이용하여 반도체 칩과 기판이 전기적 및 물리적으로 스택됨으로써, 반도체 칩들이 스택 후, 반도체 칩들 사이의 공간을 확보하기 위해 스페이서를 형성하지 않아도 됨에 따라, 전체 패키지의 두께 증가를 최소화시킬 수 있다.
따라서, 본 발명은 기판과 반도체 칩들의 전기적인 연결 길이 증가도 방지할 수 있어, 전체 패키지의 동작 속도를 향상시킬 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1은 본 발명의 실시예에 따른 반도체 패키지 및 그의 제조방법을 설명하기 위해 도시한 평면도이고, 도 2는 도 1의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도이며, 도 3은 도 1의 B-B' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 2 및 도 3에 도시된 바와 같이 본 발명의 실시예에 따른 반도체 패키지는, 상면에 다수의 본드핑거들(101)을 갖는 기판(102) 상에, 다수의 본딩패드들(109a, 109b, 109c, 109d)이 구비된, 예를 들면, 적어도 4개의 반도체 칩들(104a, 104b, 104c, 104d), 즉, 제1, 제2, 제3 및 제4반도체 칩들(104a, 104b, 104c, 104d)이 스택된 구조로 배치된다.
스택된 각 반도체 칩들(104a, 104b, 104c, 104d)은 가장자리에 다수의 본딩패드들(109a, 109b, 109c, 109d)과 재배선(116a, 116b, 116c, 116d)으로 연결되는 다수의 관통 홀들(H1, H2, H3, H4)가 구비된다.
이때, 각 관통 홀들(H1, H2, H3. H4)의 표면에는 접속 부재들(112a, 112b, 112c, 112d)과의 전기적인 연결을 이루기 위해 도전 물질(114a, 114b, 114c, 114d)이 코팅된다.
각 반도체 칩들(104a, 104b, 104c, 104d)과 기판(102)은, 기판(102) 본드핑거들(101) 상에 설치되며 각각의 반도체 칩들(104a, 104b, 104c, 104d)의 높이에 대응하도록 각각 상이한 높이로 이루어진 다수의 접속 부재들(112a, 112b, 112c, 112d)에 의해 서로 전기적으로 연결된다.
여기서, 다수의 접속 부재들(112a, 112b, 112c, 112d)은 다수 개를 한 묶음으로 하여 다수 개의 묶음들이 서로 상이한 길이를 갖도록 형성되며, 이때, 다수 개의 한 묶음의 접속 부재들(112a, 112b, 112c, 112d)은 서로 동일한 높이를 갖도록 형성된다.
즉, 최 하부의 제1반도체 칩(104a)과 콘택되는 다수 개의 한 묶음의 접속 부 재들(112a)은 최 하부의 제1반도체 칩(104a)과 동일한 높이를 가지며, 최 상부의 제4반도체 칩(104d)과 콘택되는 다수 개의 한 묶음의 접속 부재들(112d)은 최 상부의 제4반도체 칩(104d)과 동일한 높이를 가지도록 형성된다.
접속 부재들(112a, 112b, 112c, 112d)은 또한 핀(Pin) 또는 바(Bar) 형상을 포함하며, 이러한 핀 형상으로 인해 각 반도체 칩들(104a, 104b, 104c, 104d)의 관통 홀들(H1, H2, H3, H4)을 관통하여 각 반도체 칩들(104a, 104b, 104c, 104d) 및 각 반도체 칩들(104a, 104b, 104c, 104d)과 기판(102) 간을 각각의 신호에 맞도록 선택적으로 연결시킨다.
이때, 각 반도체 칩들(104a, 104b, 104c, 104d)에 선택적으로 연결되는 각 접속 부재들(112a, 112b, 112c, 112d)에 연결되는 관통 홀들(H1, H2, H3, H4) 이외의 나머지 관통 홀들(H1, H2, H3, H4) 부분의 표면은 각 반도체 칩들(104a, 104b, 104c, 104d)과 접속 부재들(112a, 112b, 112c, 112d)과의 쇼트를 방지하기 위해 절연 물질(111)로 코팅된다.
즉, 제1반도체 칩(104a)이 기판(102) 상에 배치시, 제1반도체 칩(104a)에 대응되어 제1반도체 칩(104a)과 기판(102) 간을 연결하도록 설치된 접속 부재들(112a)이 부착되는 관통 홀(H1)을 제외한 나머지 관통 홀들(H2, H3, H4) 부분의 표면에는 절연 물질(111)이 코팅되어 다른 반도체 칩들(104b, 104c, 104d)에 연결되는 접속 부재들(112b, 112c, 112d)과의 전기적 쇼트(Short) 발생을 방지한다.
그리고, 접속 부재들(112a, 112b, 112c, 112d)에 의해 기판(102)과 전기적으로 연결된 반도체 칩들(104a, 104b, 104c, 104d)을 포함하는 기판(102)의 일면은 반도체 칩들(104a, 104b, 104c, 104d)을 외부의 스트레스로부터 보호하기 위해 EMC(Epoxy Molding Compound)와 같은 봉지제(118)로 밀봉된다.
기판(102)의 타면에는 실장 수단의 외부 접속 단자(102)로서, 다수의 솔더 볼들이 부착된다.
구체적으로, 도 4a 내지 도 4f는 도 1의 B-B' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 다수의 본드핑거들(101)을 갖는 기판(102)의 각 본드핑거들(101) 상에 다수 개를 한 묶음으로 하여 다수 개의 묶음들이 서로 상이한 길이를 갖도록 형성된 제1, 제2, 제3 및 제4접속 부재들(112a, 112b, 112c, 112d)이 설치된다.
또한, 접속 부재들(112a, 112b, 112c, 112d)은 다수 개의 한 묶음이 서로 동일한 높이로 형성된다. 접속 부재들(112a, 112b, 112c, 112d)은 예를 들면 핀(Pin) 또는 바(Bar) 형상으로 형성될 수 있다.
도 4b를 참조하면, 제1, 제2, 제3 및 제4접속 부재들(112a, 112b, 112c, 112d)이 설치된 기판(102) 상에 다수의 본딩패드들(109a) 및 다수의 본딩패드들(109a)과 재배선(116a)으로 연결되며 표면에 도전 물질(114a)이 코팅된 제1관통 홀들(H1)을 갖는 제1반도체 칩(104a)이 부착된다.
여기서, 제1반도체 칩(104a)이 기판(102) 상에 부착시, 기판(102)의 본드핑거들(101) 상에 설치된 제1접속 부재들(112a)이 제1반도체 칩(104a)의 제1관통 홀 들(H1)을 관통하도록 부착되는 것이 바람직하다.
이때, 제1반도체 칩(104a)과 연결되는 제1접속 부재들(112a)을 이외의 기판(102)의 본드핑거들(101) 상에 형성된 나머지 접속 부재들(112b, 112c, 112d) 부분은, 제1접속 부재들(112a)이 관통된 제1반도체 칩(104a)의 제1관통 홀들(H1) 이외의 나머지 제1관통 홀들(H1)을 관통하여 제1반도체 칩(104a) 상부로 돌출되도록 형성된다.
이 경우, 나머지 접속 부재들(112b, 112c, 112d), 즉, 제2, 제3 및 제4접속 부재들(112b, 112c, 112d)이 관통되는 제1반도체 칩(104a)의 제1관통 홀들(H1) 부분의 표면에는, 나머지 접속 부재들(112b, 112c, 112d)과 제1반도체 칩(104a)과의 전기적 쇼트를 방지하기 위해 절연 물질(111)이 코팅된다.
도 4c를 참조하면, 제1반도체 칩(104a) 상에, 다수의 본딩패드들(109b) 및 다수의 본딩패드들(109b)과 재배선(116b)으로 연결되며, 표면에 도전 물질(114b)이 코팅된 제2관통 홀들(H2)을 갖는 제2반도체 칩(104b)이 부착된다.
여기서, 제2반도체 칩(104b)을 제1반도체 칩(104a) 상에 부착시, 제1반도체 칩(104a) 상부로 돌출된 제2접속 부재들(112b)이 제2반도체 칩(104b)의 제2관통 홀들(H2)을 관통하여 연결되도록 부착된다.
이때, 제2반도체 칩(104b) 상부로 돌출된 나머지 접속 부재들(112c, 112d) 부분은 제2접속 부재들(112b)이 관통된 제2관통 홀들(H2) 부분 이외의 나머지 제2관통 홀들(H2)을 관통하여 제2반도체 칩(104b) 상부로 돌출되도록 형성된다.
이 경우에도, 제2반도체 칩(104b)과 나머지 접속 부재들(112c, 112d) 간의 전기적인 쇼트를 방지하기 위해 제2반도체 칩(104b) 상부로 돌출되도록 형성된 나머지 접속 부재들(112c, 112d)이 관통되는 제2관통 홀들(H2)의 표면에는 절연 물질(111)이 코팅된다.
도 4d를 참조하면, 제2반도체 칩(104b) 상에, 다수의 본딩패드들(109c) 및 다수의 본딩패드들(109c)과 재배선(116c)으로 연결되며, 표면에 도전 물질(114c)이 코팅된 제3관통 홀들(H3)을 갖는 제3반도체 칩(104c)이 부착된다.
여기서, 제3반도체 칩(104c)을 제2반도체 칩(104b) 상에 부착시, 제2반도체 칩(104b) 상부로 돌출된 제3접속 부재들(112c)이 제3관통 홀들(H3)을 관통하여 연결되도록 부착된다.
이때, 제3반도체 칩(104c) 상부로 돌출된 나머지 접속 부재들(112d) 부분은 제3접속 부재들(112c)이 관통된 제3관통 홀들(H3) 부분 이외의 나머지 제3관통 홀(H3)을 관통하여 제3반도체 칩(104c) 상부로 돌출되도록 형성된다.
이 경우에도, 제3반도체 칩(104c)과 나머지 접속 부재들(112d) 간의 전기적인 쇼트를 방지하기 위해 제3반도체 칩(104c) 상부로 돌출되도록 형성된 나머지 접속 부재들(112d)이 관통되는 제3관통 홀들(H3)의 표면에는 절연 물질(111)이 코팅된다.
도 4e를 참조하면, 제3반도체 칩(104c) 상에 다수의 본딩패드들(109d) 및 다수의 본딩패드들(109d)과 재배선(116d)으로 연결되며, 표면에 도전 물질(114d)이 코팅된 제4관통 홀들(H4)을 갖는 제4반도체 칩(104d)이, 제3반도체 칩(104c) 상부로 돌출된 제4접속 부재들(112d)과, 제4반도체 칩(104d)의 제4관통 홀들(H4) 간이 연결되도록 부착된다.
도 4f를 참조하면, 제1, 제2, 제3 및 제4반도체 칩들(104a, 104b, 104c, 104d)을 포함하는 기판(102)의 일면이 외부의 스트레스로부터 제1, 제2, 제3 및 제4반도체 칩들(104a, 104b, 104c, 104d)을 보호하기 위해 EMC(Epoxy Molding Compound)와 같은 봉지제(118)로 밀봉되고, 기판(102) 타면에는 실장수단의 외부 접속 단자(120)로서, 다수의 솔더 볼들이 부착된다.
전술한 바와 같이 본 발명은, 상기와 같이 서로 상이한 높이를 가진 접속 부재들 및 상기 접속 부재들이 삽입되는 관통 홀이 이용되어 반도체 칩들이 스택됨으로써, 종래의 스택 패키지 형성시, 반도체 칩들 스택 후, 각 반도체 칩들을 기판과 연결하기 위한 와이어 본딩 공정을 수행하지 않아도 됨에 따라, 와이어의 스위핑 현상 및 그에 따른 와이어 쇼트의 불량 발생을 방지할 수 있다.
또한, 상기와 같이 와이어를 이용하지 않고 핀 형상의 접속 부재만으로 스택 패키지가 형성됨으로써, 스택되는 반도체 칩의 갯수의 제한을 극복할 수 있다.
게다가, 상기와 같이 접속 부재를 이용하여 반도체 칩과 기판이 전기적 및 물리적으로 연결됨으로써, 반도체 칩들 스택 후, 반도체 칩들과 기판 간을 전기적으로 연결하기 위한 공간 확보용 스페이서가 형성되지 않아도 됨에 따라, 전체 패키지의 두께 증가를 최소화시킬 수 있다.
따라서, 기판과 반도체 칩들 간의 전기적인 연결 길이 증가도 방지할 수 있어, 전체 패키지의 동작 속도를 향상시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지 및 그의 제조방법을 설명하기 위해 도시한 평면도.
도 2는 도 1의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도.
도 3은 도 1의 B-B' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도.
도 4a 내지 도 4f는 도 1의 B-B' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도.

Claims (9)

  1. 상면에 다수의 본드핑거들을 갖는 기판;
    상기 기판 상에 적어도 2개 이상 스택되며, 각각 상기 본드핑거들과 대응하는 부분에 관통 홀을 구비한 다수의 반도체 칩들; 및
    상기 본드핑거들 상에 설치되고, 상기 스택된 반도체 칩들의 관통 홀 내에 삽입되며, 상기 스택된 반도체 칩들 중 어느 하나의 반도체 칩과 전기적으로 접속되는 다수의 접속 부재들;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 관통 홀 표면에 선택적으로 코팅된 도전 물질을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 접속 부재는 핀(Pin) 타입 형상인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 각 접속 부재들은 서로 다른 길이를 갖는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 각 접속 부재들과 전기적으로 접속되는 관통 홀 이외의 나머지 관통 홀 표면에 구비된 절연 물질을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 상면에 다수의 본드핑거들을 갖는 기판을 마련하는 단계;
    상기 본드핑거들 상에 설치되고, 서로 다른 길이를 갖는 다수의 접속 부재들을 형성하는 단계; 및
    상기 접속 부재들이 설치된 기판 상에 적어도 2개 이상 스택되며, 각각 상기 본드핑거들과 대응하는 부분에 상기 접속 부재들이 삽입되는 관통 홀을 구비하며, 상기 관통 홀에 삽입된 접속 부재들에 의해 어느 하나와 전기적으로 접속되는 다수의 반도체 칩들을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  7. 제 6 항에 있어서,
    상기 관통 홀은 표면에 도전 물질이 더 코팅되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제 6 항에 있어서,
    상기 접속 부재들은 핀(Pin) 타입으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제 6 항에 있어서,
    상기 관통 홀은 상기 각 접속 부재들과 접속되는 관통 홀 이외의 나머지 관통 홀 표면에 절연 물질이 더 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
KR1020080110450A 2008-11-07 2008-11-07 반도체 패키지 및 그의 제조방법 KR20100051332A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080110450A KR20100051332A (ko) 2008-11-07 2008-11-07 반도체 패키지 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080110450A KR20100051332A (ko) 2008-11-07 2008-11-07 반도체 패키지 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR20100051332A true KR20100051332A (ko) 2010-05-17

Family

ID=42277119

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080110450A KR20100051332A (ko) 2008-11-07 2008-11-07 반도체 패키지 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR20100051332A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150082921A (ko) * 2014-01-08 2015-07-16 삼성전기주식회사 반도체 패키지 모듈 및 반도체 패키지 모듈의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150082921A (ko) * 2014-01-08 2015-07-16 삼성전기주식회사 반도체 패키지 모듈 및 반도체 패키지 모듈의 제조방법

Similar Documents

Publication Publication Date Title
US7619314B2 (en) Integrated circuit package system including die stacking
US8026586B2 (en) Semiconductor package
KR101563630B1 (ko) 반도체 패키지
US8791558B2 (en) Stacked semiconductor package
KR101219086B1 (ko) 패키지 모듈
KR20090088271A (ko) 스택 패키지
KR20110055985A (ko) 스택 패키지
KR20100051332A (ko) 반도체 패키지 및 그의 제조방법
KR20100050976A (ko) 반도체 패키지 및 그의 제조 방법
KR100328693B1 (ko) 칩사이즈스택패키지및그의제조방법
CN113851451B (zh) 一种基于可塑性基板的芯片3d堆叠的封装结构及其制造方法
KR20110050028A (ko) 인쇄회로기판 및 이를 포함하는 반도체 패키지
KR20090077580A (ko) 멀티 칩 패키지
KR20080084300A (ko) 스택 패키지
KR20070088058A (ko) 멀티 칩 패키지
KR20090011969A (ko) 스택 패키지
KR20090074494A (ko) 스택 패키지 및 그의 제조방법
KR20080074662A (ko) 스택 패키지
KR20070088046A (ko) 멀티 칩 패키지
KR20090108393A (ko) 메모리 모듈
KR100924553B1 (ko) 메모리 모듈
KR20120093580A (ko) 반도체 패키지
KR100955938B1 (ko) 메모리 모듈
KR20030047403A (ko) 볼 그리드 어레이형 적층 패키지
KR20100040151A (ko) 반도체 패키지

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid