KR20090088271A - 스택 패키지 - Google Patents

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KR20090088271A
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bonding
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박명근
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주식회사 하이닉스반도체
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Abstract

본 발명에 따른 스택 패키지는, 전극단자를 갖는 기판과, 상기 기판 상에 페이스-업 타입으로 부착되며, 제1본딩패드를 갖는 제1반도체 칩과, 상기 제1반도체 칩의 상부에 페이스-다운 타입으로 부착되며, 제2본딩패드를 갖는 제2반도체 칩과, 상기 제1본딩패드와 제2본딩패드 사이에 개재된 연결부와, 상기 제1본딩패드와 기판의 전극단자 간을 전기적으로 연결하는 본딩와이어를 포함한다.

Description

스택 패키지{STACK PACKAGE}
본 발명은 스택 패키지에 관한 것으로, 보다 자세하게는, 고용량을 구현함과 아울러, 고속 동작에 적합한 스택 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모 듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
상기와 같은 스택 기술은 스택 된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징 된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.
따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 스택 패키지(Stack Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다.
상기와 같은 스택 패키지는 일반적으로 반도체 칩의 본딩패드 형성 면, 즉, 액티브(Active) 면을 서로 마주 보거나, 또는, 상기 액티브 면이 한 방향을 향하도록 스택하는 방식을 사용하여 적용하고 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 바와 같이 액티브 면을 서로 마주 보게 하거나, 또는, 액티브 면이 동일한 방향을 향하도록 스택시키는 종래의 스택 패키지는, 상술한 바와 같이 액티브 면을 서로 마주 보게 하거나, 또는, 액티브 면이 동일한 방향을 향하도록 하는 방법이 쉽지가 않다.
또한, 반도체 칩들 간을 스택함으로써, 각각의 반도체 칩을 기판과 전기적으로 연결하기 위한 와이어의 갯수 및 경로가 길어지게 되고, 이로 인해, 동작 속도와 같은 패키지의 제품 특성이 저하되며, 더욱이, 상기와 같이 와이어 만을 이용하여 전기적으로 연결하기 때문에, 그에 따른 와이어에 대한 데미지(Damage)가 발생할 가능성이 크다.
게다가, 반도체 칩 간을 스택시, 반도체 칩들을 스택하기 위한 공간 및 각각 의 와이어를 본딩하기 위한 공간이 추가적으로 요구되므로 전체 패키지의 크기가 증가하게 된다.
본 발명은 용량 및 동작 속도를 향상시켜 패키지의 제품 특성의 저하 및 와이어에 대한 데미지 발생을 방지한 스택 패키지를 제공한다.
또한, 본 발명은 스택 패키지 형성시, 전체 크기 증가를 방지한 스택 패키지를 제공한다.
본 발명에 따른 스택 패키지는, 전극단자를 갖는 기판; 상기 기판 상에 페이스-업 타입으로 부착되며, 제1본딩패드를 갖는 제1반도체 칩; 상기 제1반도체 칩의 상부에 페이스-다운 타입으로 부착되며, 제2본딩패드를 갖는 제2반도체 칩; 상기 제1본딩패드와 제2본딩패드 사이에 개재된 연결부; 및 상기 제1본딩패드와 기판의 전극단자 간을 전기적으로 연결하는 본딩와이어;를 포함한다.
상기 연결부는 범프를 포함하는 것을 특징으로 한다.
상기 제1반도체 칩과 제2반도체 칩 사이에 형성된 충진제를 더 포함한다.
상기 충진제는 비 전도성 페이스트(Non Conductive Paste : NCP), 또는, EMC(Epoxy Molding Compound)를 포함한다.
상기 제2본딩패드는 상기 제1본딩패드와 대응되는 미러(Mirror) 타입으로 이루어진 것을 특징으로 한다.
상기 기판 타면에 부착된 외부 접속 단자를 더 포함한다.
상기 외부 접속 단자는 솔더 볼을 포함하는 것을 특징으로 한다.
상기 제1 및 제2반도체 칩과 본딩와이어를 포함한 기판의 일면을 밀봉하는 봉지제를 더 포함한다.
본 발명은 스택 패키지 형성시, 기판 상에 각각 페이스-업 및 페이스-다운 타입으로 제1반도체 칩 및 상기 제1반도체 칩과 대응되는 미러(Mirror) 타입의 제2반도체 칩을 차례로 스택하고, 상기 제1반도체 칩과 제2반도체 칩 간 및 상기 제1반도체 칩과 기판 간을 각각 범프 및 본딩와이어를 통해 전기적으로 연결함으로써, 액티브 면을 서로 마주 보게 하거나, 또는, 액티브 면이 동일한 방향을 향하도록 스택함에 따라 요구되는 공간 및 각각의 와이어를 본딩하기 위한 공간이 요구되지 않으므로, 전체 패키지의 크기 증가를 방지할 수 있어, 종래 보다 용이하게 스택 패키지를 형성할 수 있다.
또한, 본 발명은 상기와 같이 범프 및 본딩와이어를 이용하여 스택 패키지를 형성함으로써, 각각의 반도체 칩을 전기적으로 연결하기 위한 와이어의 갯수 및 경로가 길어지게 됨에 따른 동작 속도와 같은 패키지의 제품 특성 저하를 방지할 수 있으며, 그에 따른 와이어에 대한 데미지(Damage)의 발생 가능성을 최소화시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1 내지 도 3은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 스택 패키지(100)는, 기판(102) 상에 제1반도체 칩(104)과 제2반도체 칩(106)이 각각 페이스 업(Face-Up) 및 페이스-다운(Face-Down) 타입으로 부착된 구조를 갖는다.
상기 기판(102)은 상면에 다수의 전극단자(103)를 포함한다.
상기 제1반도체 칩(104)은 상면에 다수의 제1본딩패드(108)를 가지며, 상기 기판(102) 상에 접착제(107)를 매개로 부착된다.
상기 제2반도체 칩(106)은 상기 제1반도체 칩(104)의 제1본딩패드(108)와 미러(Mirror) 타입의 제2본딩패드(110)를 갖는다.
상기 제1반도체 칩(104)의 제1본딩패드(108)와 상기 제2반도체 칩(106)의 제2본딩패드(110) 간은 상기 제1본딩패드(108)와 제2본딩패드(110) 사이에 개재된 스터드 범프와 같은 연결부(114)에 의해 전기적으로 연결된다.
이때, 상기 제1반도체 칩(104)과 제2반도체 칩(106)에의 각 제1 및 제2본딩패드(108, 110)는 도 2a 및 도 2b에 도시된 바와 같이, 상기 본딩와이어(112) 및 범프와 같은 연결부(114)를 동시에 본딩시킬 수 있도록 재배선에 의해 아령 형상으로 이루어진다.
한편, 상기 제1 및 제2본딩패드(108, 110)는 상기와 같이 재배선에 의한 아령 형상 이외에, 상기 제1 및 제2반도체 칩(104, 106) 최초 본딩패드 설계시, 상기 제1 및 제2본딩패드(108, 110) 간이 전기적으로 상호 연결될 수 있도록 형성될 수 있다.
상기 제1반도체 칩(104)과 제2반도체 칩(106) 사이에는 상기 연결부(114)를 보호하기 위해 비 전도성 페이스트(Non Conductive Paste : NCP), 또는, EMC(Epoxy Molding Compound)와 같은 충진제(116)가 형성된다.
한편, 상기와 같이 재배선된 제1 및 제2본딩패드(108, 110)는, 도 3a에 도시된 바와 같이, 제1 및 제2반도체 칩(104, 106)의 제1 및 제2본딩패드(108, 110)가 동시에 본딩되어 상기 제1 및 제2반도체 칩(104, 106)과 기판(102) 간이 동시에 전기적으로 연결될 수 있다.
또한, 도 3b에 도시된 바와 같이, 상기 제1 및 제2반도체 칩(104, 106)의 제1반도체 칩(104)과 전기적 연결이 되지 않는 더미(Dummy) 본딩패드(108a) 및 제2본딩패드(110)가 연결부(114) 및 본딩와이어(112)와 동시에 본딩되어, 상기 제2반도체 칩(106)과 기판(102) 간만이 전기적 연결될 수 있다.
게다가, 도 3c에 도시된 바와 같이, 제1반도체 칩(104)의 제1본딩패드(108)와 본딩와이어(112) 만이 연결되어, 상기 제1반도체 칩(104)과 기판(102) 간 만이 전기적으로 연결되는 경우로 형성될 수 있다.
상기 제1반도체 칩(104)의 제1본딩패드(108)와 기판(102)의 전극단자(103) 간은 본딩와이어(112)에 의해 전기적으로 연결되며, 상기 제1 및 제2반도체 칩(104, 106)과 상기 본딩와이어(112)를 포함하는 기판(102)의 일면이 상기 제1 및 제2반도체 칩(104, 106)을 외부의 스트레스로부터 보호하기 위해 EMC(Epoxy Molding Compound)와 같은 봉지제(118)로 밀봉된다.
상기 기판(102) 하면의 볼 랜드(도시안됨)에는 실장수단으로서 솔더 볼과 같은 다수의 외부 접속 단자(120)가 부착된다.
전술한 바와 같이 본 발명에 따른 스택 패키지는, 상기와 같이 기판 상에 각각 페이스-업 및 페이스-다운 타입으로 제1반도체 칩 및 상기 제1반도체 칩과 대응되는 미러 타입의 제2반도체 칩을 차례로 스택하고, 상기 제1반도체 칩과 제2반도체 칩 간을 범프와 같은 연결부를 이용하여 전기적으로 연결하며, 상기 제1반도체 칩과 기판 간을 본딩와이어를 통해 전기적으로 연결함으로써, 액티브 면을 서로 마주 보게 하거나, 또는, 액티브 면이 동일한 방향을 향하도록 스택됨에 따라 요구되는 추가적인 공간 및 각각의 와이어를 본딩하기 위한 공간이 요구되지 않으므로, 전체 패키지의 크기 증가를 방지할 수 있으므로, 종래 보다 용이하게 스택 패키지를 형성할 수 있다.
또한, 상기와 같이 범프를 이용하여 제1반도체 칩과 제2반도체 칩 간을 전기적으로 연결하고, 상기 제2반도체 칩과 전기적으로 연결된 제1반도체 칩을 기판과 전기적으로 연결함으로써, 각각의 반도체 칩을 전기적으로 연결하기 위한 와이어의 갯수 및 경로가 길어지게 됨에 따른 신호 속도와 같은 패키지의 제품 특성 저하를 방지할 수 있으며, 이에 따른 와이어에 대한 데미지의 발생 가능성을 최소화시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.
도 2a 및 도 2b는 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.

Claims (8)

  1. 전극단자를 갖는 기판;
    상기 기판 상에 페이스-업 타입으로 부착되며, 제1본딩패드를 갖는 제1반도체 칩;
    상기 제1반도체 칩의 상부에 페이스-다운 타입으로 부착되며, 제2본딩패드를 갖는 제2반도체 칩;
    상기 제1본딩패드와 제2본딩패드 사이에 개재된 연결부; 및
    상기 제1본딩패드와 기판의 전극단자 간을 전기적으로 연결하는 본딩와이어;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 연결부는 범프를 포함하는 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 제1반도체 칩과 제2반도체 칩 사이에 형성된 충진제를 더 포함하는 것을 특징으로 하는 스택 패키지.
  4. 제 3 항에 있어서,
    상기 충진제는 비 전도성 페이스트(Non Conductive Paste : NCP), 또는, EMC(Epoxy Molding Compound)를 포함하는 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 제2본딩패드는 상기 제1본딩패드와 대응되는 미러(Mirror) 타입으로 이루어진 것을 특징으로 하는 스택 패키지.
  6. 제 1 항에 있어서,
    상기 기판 타면에 부착된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 스택 패키지.
  7. 제 6 항에 있어서,
    상기 외부 접속 단자는 솔더 볼을 포함하는 것을 특징으로 하는 스택 패키지.
  8. 제 1 항에 있어서,
    상기 제1 및 제2반도체 칩과 본딩와이어를 포함한 기판의 일면을 밀봉하는 봉지제를 더 포함하는 것을 특징으로 하는 스택 패키지.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014098324A1 (ko) * 2012-12-17 2014-06-26 하나마이크론(주) 반도체 장치의 패키지
WO2019040203A1 (en) * 2017-08-24 2019-02-28 Micron Technology, Inc. STACKABLE MEMORY CHIP WITH HYBRID ADDITIVE STRUCTURE USING WIRELESS LINK
US10593568B2 (en) 2017-08-24 2020-03-17 Micron Technology, Inc. Thrumold post package with reverse build up hybrid additive structure
US11037910B2 (en) 2017-08-24 2021-06-15 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014098324A1 (ko) * 2012-12-17 2014-06-26 하나마이크론(주) 반도체 장치의 패키지
WO2019040203A1 (en) * 2017-08-24 2019-02-28 Micron Technology, Inc. STACKABLE MEMORY CHIP WITH HYBRID ADDITIVE STRUCTURE USING WIRELESS LINK
US10593568B2 (en) 2017-08-24 2020-03-17 Micron Technology, Inc. Thrumold post package with reverse build up hybrid additive structure
CN111033732A (zh) * 2017-08-24 2020-04-17 美光科技公司 使用导线接合的混合式添加结构的可堆叠存储器裸片
US11037910B2 (en) 2017-08-24 2021-06-15 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies
US11929349B2 (en) 2017-08-24 2024-03-12 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies

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