KR20110001183A - 스택 패키지 - Google Patents

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Abstract

본 발명에 따른 스택 패키지는, 본드핑거를 갖는 기판과, 상기 기판 상에 페이스-업 타입으로 부착되며, 제1본딩패드를 갖는 제1반도체 칩과, 상기 제1반도체 칩의 상부에 페이스-다운 타입으로 부착되며, 상기 제1본딩패드와 대응하는 위치에 배치된 제2본딩패드를 갖는 제2반도체 칩과, 상기 제1반도체 칩과 제2반도체 칩 사이에 개재되며, 상기 대응하는 제1본딩패드와 제2본딩패드들 간을 전기적으로 연결시켜주는 이방성 도전 필름(Electric contact flim) 및 상기 제1본딩패드와 기판의 본드핑거를 전기적으로 연결하는 본딩와이어를 포함한다.

Description

스택 패키지{Stack package}
본 발명은 스택 패키지에 관한 것으로, 보다 자세하게는, 기판으로부터 2개의 칩으로 전달되는 전기적 신호 전달 속도 차이를 최소화할 수 있는 스택 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전 되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고 성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다. 이러한 스택 기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징 된 2개의 단품의 패키지를 스택하는 방법이 있다.
한편, 자세하게 도시하지 않고 설명하지 않았지만, 종래에는 기판 상에 제1반도체 칩을 페이스-다운 타입(Face-down type)으로 부착하고, 상기 제1반도체 칩 상에 제2반도체 칩을 페이스-업 타입(Face-up type)으로 부착하여 스택 패키지를 구현하거나, 또는, 상기 제1반도체 칩 및 제2반도체 칩 모두를 기판 상에 페이스-업 타입으로 부착하여 스택 패키지를 구현하고 있다.
그런데, 상기 전자의 스택 패키지의 경우에는 기판으로부터 제1반도체 칩과 제2반도체 칩으로 전달되는 각각의 전기적인 신호 전달 속도에 차이가 발생하는 문제가 있으며, 또한, 상기 후자의 스택 패키지의 경우에는 제1반도체 칩과 제2반도체 칩에서 각각 재배선 공정을 필요로 하는바, 이에 따른 제조 비용이 많이 소요되는 문제가 있다.
본 발명은 기판으로부터 2개의 칩으로 전달되는 전기적 신호 전달 속도 차이를 최소화할 수 있는 스택 패키지를 제공한다.
또한, 본 발명은 재배선 공정을 생략하여 제조 비용을 절감할 수 있는 스택 패키지를 제공한다.
본 발명의 실시예에 따른 스택 패키지는, 본드핑거를 갖는 기판과, 상기 기판 상에 페이스-업 타입으로 부착되며, 제1본딩패드를 갖는 제1반도체 칩과, 상기 제1반도체 칩의 상부에 페이스-다운 타입으로 부착되며, 상기 제1본딩패드와 대응하는 위치에 배치된 제2본딩패드를 갖는 제2반도체 칩과, 상기 제1반도체 칩과 제2반도체 칩 사이에 개재되며, 상기 대응하는 제1본딩패드와 제2본딩패드들 간을 전기적으로 연결시켜주는 이방성 도전 필름(Electric contact flim) 및 상기 제1본딩패드와 기판의 본드핑거를 전기적으로 연결하는 본딩와이어를 포함한다.
상기 이방성 도전 필름은 나노 와이어층, 상기 나노 와이어층을 감싸는 에폭시 및 상기 에폭시 내에 함유된 경화제를 포함한다.
상기 나노 와이어층은 Ni, Cu, Au, Ag 또는 이들의 합금 중 어느 하나를 포함한다.
상기 나노 와이어층은 상기 제1 및 제2본딩패드와 대응하는 영역에만 형성된다.
상기 이방성 도전 필름은 상기 제1반도체 칩과 제2반도체 칩들 간의 완전한 접착을 위해 경화 처리된다.
상기 제1 및 제2반도체 칩과 본딩와이어를 포함한 상기 기판의 상면을 밀봉하는 봉지제 및 상기 기판의 하면에 부착된 실장 부재를 더 포함한다.
본 발명은 제1반도체 칩과 제2반도체 칩 사이에 이방성 도전 필름(Electric contact flim; ECF)을 개재시켜 상호간에 전기적 연결이 용이하게 이루어지도록 함으로써, 기판으로부터 상기 제1반도체 칩과 제2반도체 칩에 전달되는 각각의 전기적 신호 전달 속도들 간의 차이를 억제, 또는, 최소화할 수 있다.
또한, 본 발명은 각 반도체 칩에서의 재배선 공정이 필요치 않기 때문에, 제조 비용을 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 상면의 양쪽 가장자리에 다수의 본드핑거(104)가 구비되고, 하면에 볼 랜드(도시안됨)가 구비된 기판(102)이 마련되어 있다. 상기 본드핑거(104)는, 평면상에서 보았을 때, 직사각형 형상을 갖는다.
상기 기판(102)의 상면에 페이스-업 타입(Face-up type)으로 제1본딩패드(110)가 구비된 제1반도체 칩(106)이 부착되어 있다. 이때, 상기 제1반도체 칩(106)은 접착제(109)에 의하여 상기 기판(102) 상에 부착되어 진다.
상기 제1반도체 칩(106)의 상부에 상기 제1본딩패드(110)와 서로 대응하는 위치에 마주보도록 페이스-다운 타입(Face-down type)으로 제2본딩패드(112)가 구비된 제2반도체 칩(108)이 배치되어 있다.
상기 제1반도체 칩(106)과 제2반도체 칩(108) 사이에 이방성 도전 필름(Electric contact flim; 116)이 개재되어 있다. 상기 이방성 도전 필름(116)은 나노 와이어(Nano wire; NW)층, 상기 나노 와이어층(NW)을 감싸는 에폭시(Epoxy) 및 상기 에폭시 내에 함유된 경화제를 포함하며, 상기 나노 와이어층(NW)은, 예를 들어, Ni, Cu, Au, Ag 또는 이들의 합금 중 어느 하나를 포함한다.
상기 이방성 도전 필름(116)은 상기 나노 와이어층(NW)을 한 방향으로 성장시킨 나노 와이어 번들(Bundle)을 에폭시와 합침시켜 플립 타입(Flip type)으로 제조한 것으로 한 방향으로만 통전되도록 형성되어 있으며, 상기 이방성 도전 필름(116)은 서로 대응하는 상기 제1본딩패드(110)와 제2본딩패드(112)들 간을 전기적으로 용이하게 연결시켜주는 역할을 한다. 상기 나노 와이어층(NW)은 상기 제1 및 제2본딩패드(110, 112)와 대응하는 영역에만 형성된다. 이때, 상기 이방성 도전 필름(116)은 상기 제1반도체 칩(106)과 상기 제2반도체 칩(108)들 간의 완전한 접착을 위해 경화 처리된다.
상기 기판(102)의 본드핑거(104)와 상기 제1반도체 칩(106)의 제1본딩패드(110)를 전기적으로 상호 연결하기 위해 본딩와이어(114)가 형성되어 있다.
상기 제1 및 제2반도체 칩(106, 108)과 상기 본딩와이어(114) 및 이방성 도 전 필름(116)을 포함한 기판(102)의 상면은 외부로부터 인가되는 충격 및 진동과 같은 스트레스로부터 보호하기 위하여 봉지제(118)로 밀봉되어 있다. 상기 봉지제(118)는, 예를 들어, EMC(Epoxy molding compound)로 구성될 수 있다.
상기 기판(102) 하면의 볼 랜드(도시안됨)에 실장 부재(120)가 부착되어 있다. 상기 실장 부재(120)는, 예를 들어, 구 형상을 갖는 도전 볼일 수 있다.
여기서, 미설명된 도면부호 100은 본 발명에 따른 스택 패키지를 나타낸다.
이와 같은 본 발명에 따른 스택 패키지는 제1반도체 칩과 제2반도체 칩들 사이에 이방성 도전 필름을 개재시켜 상호간에 전기적 연결이 한 방향으로 용이하게 통전될 수 있다. 이를 통해, 본 발명에 따른 스택 패키지는 기판으로부터 상기 제1반도체 칩과 제2반도체 칩에 동일, 또는, 유사한 전기적 신호 전달을 구현할 수 있으므로, 상기 제1반도체 칩과 제2반도체 칩에 각각 전달되는 전기적 신호 전달 속도 차이를 억제, 또는, 최소화할 수 있다.
또한, 본 발명에 따른 스택 패키지는 제1반도체 칩과 제2반도체 칩에서의 재배선 공정이 필요치 않기 때문에 공정 단계를 단순화시켜 제조 비용을 절감할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 스택 패키지 102 : 기판
104 : 본드핑거 106 : 제1반도체 칩
108 : 제2반도체 칩 109 : 접착제
110 : 제1본딩패드 112 : 제2본딩패드
114 : 본딩와이어 116 : 이방성 도전 필름
NW : 나노 와이어층 118 : 봉지제
120 : 실장 부재

Claims (6)

  1. 본드핑거를 갖는 기판;
    상기 기판 상에 페이스-업 타입으로 부착되며, 제1본딩패드를 갖는 제1반도체 칩;
    상기 제1반도체 칩의 상부에 페이스-다운 타입으로 부착되며, 상기 제1본딩패드와 대응하는 위치에 배치된 제2본딩패드를 갖는 제2반도체 칩;
    상기 제1반도체 칩과 제2반도체 칩 사이에 개재되며, 상기 대응하는 제1본딩패드와 제2본딩패드들 간을 전기적으로 연결시켜주는 이방성 도전 필름(Electric contact flim); 및
    상기 제1본딩패드와 기판의 본드핑거를 전기적으로 연결하는 본딩와이어;
    를 포함하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 이방성 도전 필름은 나노 와이어층, 상기 나노 와이어층을 감싸는 에폭시 및 상기 에폭시 내에 함유된 경화제를 포함하는 것을 특징으로 하는 스택 패키지.
  3. 제 2 항에 있어서,
    상기 나노 와이어층은 Ni, Cu, Au, Ag 또는 이들의 합금 중 어느 하나를 포 함하는 것을 특징으로 하는 스택 패키지.
  4. 제 2 항에 있어서,
    상기 나노 와이어층은 상기 제1 및 제2본딩패드와 대응하는 영역에만 형성되는 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 이방성 도전 필름은 상기 제1반도체 칩과 제2반도체 칩들 간의 완전한 접착을 위해 경화 처리된 것을 특징으로 하는 스택 패키지.
  6. 제 1 항에 있어서,
    상기 제1 및 제2반도체 칩과 본딩와이어를 포함한 상기 기판의 상면을 밀봉하는 봉지제; 및
    상기 기판의 하면에 부착된 실장 부재;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108336053A (zh) * 2018-03-20 2018-07-27 桂林电子科技大学 封装器件和封装器件的制造方法

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