KR20080058013A - 멀티칩 패키지 및 그 제조방법 - Google Patents

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KR20080058013A
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Abstract

본 발명은 패키지 내의 빈 공간을 유효하게 활용하여 복수의 반도체 칩들을 적층함으로써 두께가 감소되고, 다른 반도체 칩 또는 반도체 패키지를 추가적으로 더 적층할 수 있는 멀티칩 패키지 및 그 제조방법을 개시한다. 본 발명에 따른 멀티칩 패키지는 제1 기판, 제1 기판에 실장되어 전기적으로 연결된 제1 반도체 칩, 제2 기판, 제2 기판에 실장되어 전기적으로 연결되고, 제1 반도체 칩에 부착된 제2 반도체 칩, 제1 기판과 제2 기판을 전기적으로 연결하는 복수의 제1 솔더볼들, 제1 기판과 제2 기판 사이에 공간을 채워 제1 반도체 칩, 제2 반도체 칩, 및 복수의 제1 솔더볼들을 몰딩한 몰딩수지, 및 제1 기판의 저면에 부착된 복수의 제2 솔더볼들을 포함한다.
반도체 패키지, 멀티칩 패키지, 적층, 솔더볼

Description

멀티칩 패키지 및 그 제조방법{Multi-chip package and method of manufacturing the same}
도 1은 종래 기술에 따른 멀티칩 패키지를 도시하는 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 멀티칩 패키지의 제조방법을 공정별로 도시하는 단면도이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 멀티칩 패키지를 도시하는 단면도이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 멀티칩 패키지를 도시하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 제1 기판 20: 제1 솔더볼
30: 제1 반도체 칩 40: 와이어
50: 제2 기판 60: 제2 반도체 칩
70: 접착수단 80: 몰드
90: 제2 솔더볼
100, 100a, 100b, 200, 300, 400, 500: 멀티칩 패키지
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는, 복수의 반도체 칩이 적층되어 형성된 멀티칩 패키지(MCP: Multi Chip Package)와 그 제조방법에 관한 것이다.
반도체 패키지는 반도체 칩을 외부와의 전기적으로 연결하고, 또한 외부의 충격으로부터 보호하기 위해 반도체 칩을 봉지한 것이다. 반도체 패키지는 실장방법에 따라 삽입형과 표면실장 형으로 분류할 수 있으며, 삽입형에는 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형에는 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC (Ceramic Leaded Chip Carrier), BGA (BaII Grid Array) 등이 있다．
전자기기의 소형화, 특히 휴대용 전자기기의 수요가 급속하게 늘어나면서, 반도체 장치 또한 박형화， 소형화， 및 경량화의 요구가 증대되고 있다. 이러한 요구를 만족시키기 위해서, 일정한 면적에 대용량의 집적도를 확보하는 미세회로 가공기술에 대한 연구가 진행되고 있다. 또 다른 방안은, 복수의 반도체 칩을 적층하여 하나의 패키지로 구현하거나, 복수의 반도체 패키지를 적층함으로써 동일한 실장 면적에 용량을 증가시킬 수 있는 적층형 패키지(stack package), 또는 멀티칩 패키지(multi-chip package)이다.
도 1은 종래 기술에 따른 멀티칩 패키지(1)를 도시하는 단면도이다.
종래 기술에 따른 멀티칩 패키지(1)는 제1 패키지(A) 및 제1 패키지(A) 상에 적층된 제2 패키지(B)를 포함한다. 제1 패키지(A)는 제1 기판(2a)을 포함하고, 제1 기판(2a) 표면에 제1 반도체 칩(3a)이 전기적으로 연결되어 실장되고, 그 배면에는 복수의 제1 솔더볼들(5a)이 부착된다. 제1 반도체 칩(3a)은 제1 기판(2a)을 통하여 복수의 제1 솔더볼들(5a)과 전기적으로 연결된다. 제2 패키지(B)는 제2 기판(2b)을 포함하고, 제2 기판(2b) 표면에 제2 반도체 칩(3b)이 와이어(4b)를 통하여 전기적으로 연결되어 실장되고, 그 배면에는 복수의 제2 솔더볼들(5b)이 부착된다. 제2 반도체 칩(3b)은 제2 기판(2b)을 통하여 복수의 제2 솔더볼들(5b)과 전기적으로 연결된다. 봉지재(6b)를 이용하여 제2 반도체 칩(3b)을 밀봉한다. 제2 솔더볼들(5b)은 제1 기판(2a) 상에 형성되고, 제1 솔더볼들(5a)와 전기적으로 연결된 접촉 단자들(미도시)과 전기적으로 연결된다. 이에 따라, 제1 반도체 칩(3a) 및 제2 반도체 칩(3b)는 제1 솔더볼들(5a)을 통하여 외부와 전기적으로 연결된다. 따라서, 종래 기술에 따른 멀티칩 패키지(1)는 최종 두께는 W1이 된다.
종래 기술에 따른 멀티칩 패키지(1)는 실장면적당 용량과 처리속도를 증가시킬 수는 있으나 두께 및 폭이 증가되어 소형화되는 제품에 실장되기 곤란한 문제점을 지니고 있다． 또한, 종래 기술에 따른 멀티칩 패키지(1)는 상측이 봉지재(6b)로 밀봉되어 있으므로, 추가적인 반도체 칩 또는 반도체 패키지를 더 적층할 수 없는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 적층된 복수의 반도체 칩을 포함하고 감소된 두께를 갖고, 다른 반도체 칩 또는 반도체 패키지를 추가적으 로 더 적층할 수 있는 멀티칩 패키지를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 적층된 복수의 반도체 칩을 포함하고 감소된 두께를 갖고, 다른 반도체 칩 또는 반도체 패키지를 추가적으로 더 적층할 수 있는 멀티칩 패키지 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 멀티칩 패키지는, 제1 기판, 상기 제1 기판에 실장되어 전기적으로 연결된 제1 반도체 칩, 제2 기판, 상기 제2 기판에 실장되어 전기적으로 연결되고, 상기 제1 반도체 칩에 부착된 제2 반도체 칩, 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 복수의 제1 솔더볼들, 상기 제1 반도체 칩, 상기 제2 반도체 칩, 및 상기 복수의 제1 솔더볼들을 몰딩하도록 상기 제1 기판과 상기 제2 기판 사이에 공간을 채운 몰딩수지, 및 상기 제1 기판의 저면에 부착된 복수의 제2 솔더볼들을 포함한다.
상기 제1 반도체 칩은 플립 칩(flip chip) 형태로 제1 기판에 부착될 수 있고, 또한, 상기 제2 반도체 칩은 플립 칩 형태로 제2 기판에 부착될 수 있다.
상기 제2 반도체 칩과 상기 제2 기판은 와이어에 의해 연결되고, 상기 와이어는 엔캡슐런트(encapsulant)를 이용하여 밀봉될 수 있다.
상기 제2 기판의 제2 반도체 칩이 부착된 면의 반대면에 상기 제2 기판과 전기적으로 연결된 상부 반도체 칩 또는 상부 반도체 패키지를 더 구비할 수 있다.
상부 반도체 칩은 플립 칩 형태로 제2 기판에 부착될 수 있다.
상기 상부 반도체 칩은 적층된 복수의 칩이고, 상기 복수의 칩 각각이 상기 제2 기판에 와이어에 의해 전기적으로 연결될 수 있다.
상기 상부 반도체 패키지는 제3 기판, 상기 제3 기판에 실장되어 전기적으로 연결된 제3 반도체 칩, 제4 기판, 상기 제4 기판에 실장되어 전기적으로 연결되고, 상기 제3 반도체 칩의 상면에 그 상면이 부착된 제4 반도체 칩이 실장되고 전기적으로 연결된 제4 기판, 상기 제3 기판과 상기 제4 기판을 전기적으로 연결하는 복수의 제3 솔더볼들, 상기 제3 반도체 칩, 상기 제4 반도체 칩, 및 상기 복수의 제3 솔더볼들을 몰딩하도록 상기 제3 기판과 상기 제4 기판 사이에 공간을 채운 몰딩수지, 및 상기 제3 기판의 저면에 부착된 복수의 제4 솔더볼들을 포함하는 멀티칩 패키지일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 멀티칩 패키지 제조방법은, 제1 반도체 칩이 전기적으로 연결되도록 실장되고 복수의 제1 솔더볼들이 부착된 제1 기판을 준비하는 단계, 제2 반도체 칩이 전기적으로 연결되도록 실장된 제2 기판을 준비하는 단계, 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 부착하고, 상기 복수의 제1 솔더볼들을 상기 제2 기판에 부착하는 단계, 상기 제1 기판과 상기 제2 기판 사이의 공간에 몰딩수지를 공급하여, 상기 제1 반도체 칩, 상기 제2 반도체 칩, 및 상기 복수의 제1 솔더볼들을 몰딩하는 단계, 및 상기 제1 기판의 저면에 복수의 제2 솔더볼들을 부착하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발 명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 요소가 다른 요소의 위에 존재한다고 기술될 때, 이는 다른 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 요소가 개재될 수도 있다. 또한, 도면에서 각 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 멀티칩 패키지의 제조방법을 공정별로 도시하는 단면도이다.
도 2a를 참조하면, 제1 기판(10)을 준비하고, 그 상에 복수의 제1 솔더볼들(20) 을 부착한다. 제1 기판(10)은 통상적인 인쇄회로기판일 수 있고, 제1 솔더볼들(20)이 부착되는 상면 및 그 반대면인 하면, 즉, 나중에 제2 솔더볼들(90)이 부착되는 면에는 전기회로 및 이와 연결되고 솔더볼들을 전기적으로 연결할 수 있는 패드가 형성되어 있다.
도 2b를 참조하면, 제1 반도체 칩(30)을 제1 기판(10) 상에 실장하고, 와이어(40)를 이용하여 제1 반도체 칩(30)과 제1 기판(10)을 전기적으로 연결한다.
도 2a와 도 2b의 순서는 예시적이며, 반드시 이에 한정되는 것은 아니다. 즉, 제1 기판(10) 상에 제1 반도체 칩(30)을 실장한 후에 복수의 제1 솔더볼들(20)을 부착할 수 있다.
또한, 도시된 제1 반도체 칩(30)은 예시적이며, 반드시 이에 한정되는 것은 아니다. 예를 들어, 제1 반도체 칩(30)은 플립 칩(flip chip)형태일 수도 있다. 플립 칩은 반도체 칩을 리드 없이 기판에 직접 접착하며, 이를 선 없는(wireless) 반도체라고도 한다. 패키지가 칩 크기와 같아 소형화 경량화에 유리하며 칩 밑면에 입출력 단자가 있어 전송 속도도 선이 있는 패키지보다 20 내지 30배 빠른 특성이 있다. 또한, 제1 반도체 칩(30)은 하나만이 도시되어 있으나 이는 예시적이며, 반드시 이에 한정되지 않는다. 즉, 제1 기판(10) 상에 복수의 제1 반도체 칩들(30)이 서로 적층되지 않고 평면적으로 실장될 수 있다.
도 2c를 참조하면, 그 상에 제2 반도체 칩(60)이 전기적으로 연결되어 실장된 제2 기판(50)을 준비한다. 제2 기판(50) 은 통상적인 인쇄회로기판일 수 있으며, 제2 반도체 칩(60)이 부착된 면에는 제1 솔더볼들(20)의 전기적인 연결을 위한 패드와 배선이 형성되어 있다. 또한, 제2 반도체 칩(60)이 부착된 면의 반대면에도 다른 반도체 칩 또는 반도체 패키지와의 전기적인 연결을 위한 패드 및 배선이 형성되어 있을 수 있다.
또한, 도시된 제2 반도체 칩(60)은 예시적이며, 반드시 이에 한정되는 것은 아니다. 예를 들어, 제2 반도체 칩(60)은 플립 칩(flip chip)형태일 수도 있다. 제2 반도체 칩(60)은 제1 반도체 칩(30)보다 작을 수도 있으나, 반드시 이에 한정되는 것은 아니다. 즉, 제1 반도체 칩(30)과 제1 기판(10) 및 제2 반도체 칩(60)과 제2 기판(50)간의 전기적인 연결에 따라 크기가 달라질 수 있다. 예를 들어, 제1 반도체 칩(30)과 제2 반도체 칩(60)이 모두 플립 칩인 경우에는, 제1 반도체 칩(30)과 제2 반도체 칩(60)의 크기가 동일하거나, 어느 하나가 다른 하나에 비하여 클 수도 있다. 제1 반도체 칩(30) 또는 제2 반도체 칩(60) 중 하나가 와이어 본딩되는 경우에는, 예를 들어 도시된 바와 같이 제1 반도체 칩(30)이 와이어(40)에 의하여 본딩되는 경우에는, 와이어 본딩을 위해 제2 반도체 칩(60)의 크기는 제1 반도체 칩(30)보다 작아야 한다.
또한, 제2 반도체 칩(60)은 하나만이 도시되어 있으나 이는 예시적이며, 반드시 이에 한정되지 않는다. 즉, 제2 기판(50) 상에 복수의 제2 반도체 칩들(60)이 서로 적층되지 않고 평면적으로 실장될 수 있다.
제2 반도체 칩(60)의 상면에 부착된 접착수단(70)을 이용하여 제1 반도체 칩(30)의 상면에 제2 반도체 칩(60)을 서로 접착한다. 제1 기판(10)에 부착된 제1 솔더볼들(20)은 제2 기판(50)과 전기적으로 연결되어야 한다. 이에 따라, 제1 반도체 칩(30) 상에 제2 반도체 칩(60)이 적층된다. 접착수단(70)은 통상적인 액상접착제 또는 다이 어태치 테이프(die attach tape. DAT) 등일 수 있다. 또한, 접착수단(70)을 사용하지 않고 제1 반도체 칩(30) 상에 접촉, 또는 비접촉 상태로 제2 반도체 칩(60)을 올려놓을 수 있다.
도 2d를 참조하면, 제1 기판(10)과 제2 기판(50) 사이의 공간에 몰딩수지(80)를 공급하여, 제1 반도체 칩(30), 제2 반도체 칩(60), 및 복수의 제1 솔더볼들(20)을 몰딩한다.
도 2e를 참조하면, 제1 기판(10)의 저면, 즉, 제1 반도체 칩(30)이 실장된 면의 반대면에 복수의 제2 솔더볼들(90)을 부착한다. 제2 솔더볼들(90)은 제1 기판(10)과 전기적으로 연결되며, 멀티칩 패키지(100)를 외부와 연결한다. 제1 솔더볼들(20)과 제2 솔더볼들(90)의 재질과 크기는 동일할 수도 있고, 다를 수도 있다.
본 발명의 일실시예에 따른 멀티칩 패키지(100)의 두께는 W2로서, 도 1에 도시된 종래 기술의 멀티칩 패키지(1)의 두께 W1에 비하여 보다 얇아짐을 알 수 있다.
따라서, 본 발명의 멀티칩 패키지(100)는, 패키지 내의 빈 공간을 유효하게 활용하여 복수의 반도체 칩들을 적층함으로써, 패키지의 두께를 감소시킬 수 있다. 또한, 패키지의 상부 및 하부 모두에 연결단자를 형성할 수 있으므로, 다층 적층구조를 쉽게 구현할 수 있다. 특히, 많은 입출력단자를 요구하는 예를 들어, 로직 칩(logic chip)이나, SIP(system in package)와 같은 하이-핀 소자(high pin device)의 적층을 용이하게 할 수 있다.
도 3a 및 도 3b는 본 발명의 다른 실시예들에 따른 멀티칩 패키지(100a, 100b)를 도시하는 단면도이다.
본 실시예들의 설명을 간단하고 명확하게 하기 위하여, 상술한 실시예에 따른 멀티칩 패키지(100)와 중복되는 설명은 생략하기로 한다.
본 실시예에 따른 멀티칩 패키지(100a, 100b)가 상술한 실시예에 따른 멀티칩 패키지(100)와 다른 것은 제2 반도체 칩(60a)의 실장방법이다. 제2 반도체 칩(60a)은 제2 기판(52)에 예를 들어 접착제 등을 이용하여 부착되어 실장된다. 제2 반도체 칩(60a)과 제2 기판(52)은 개구부(65)를 통과하는 와이어(68a, 68b)를 통하여 서로 전기적으로 연결된다. 와이어(68a, 68b) 및 개구부(65)는 엔캡슐런트(encapsulant, 75)를 이용하여 밀봉된다. 도 3a에 도시된 멀티칩 패키지(100a)는, 제2 반도체 칩(60a)을 제2 기판(52)의 내부, 즉, 제1 반도체 칩(30)과 대면하 도록 실장하고 와이어(68a)를 제2 기판(52)의 외부에 본딩하고, 와이어(68a)를 밀봉하는 엔캡슐런트(75)를 제2 기판(52)의 외부 상면에 형성한 구조이다. 반면, 도 3a에 도시된 멀티칩 패키지(100b)는, 제2 반도체 칩(60a)을 제2 기판(52)의 외부 상면에 실장하고, 와이어(68a)를 제2 기판(52)의 내부에 본딩하고, 와이어(68a)를 밀봉하는 엔캡슐런트(75)를 제2 기판(52)의 내부, 즉, 제1 반도체 칩(30)과 대면하도록 형성한 구조이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 멀티칩 패키지(200, 300, 400, 500)를 도시하는 단면도이다.
도 4a 내지 4d에 도시된 멀티칩 패키지(200, 300, 400, 500)는 도 2e의 멀티칩 패키지(100)를 사용하여, 반도체 칩 또는 반도체 패키지를 추가적으로 적층한 것으로서, 본 발명에 의하여 반도체 패키지의 적층이 용이하고 효율적임을 보여준다.
도 4a를 참조하면, 멀티칩 패키지(200)는, 도 2e에 도시된 바와 같은 멀티칩 패키지(100)들을 상하로 적층한 것이다. 상술한 바와 같이, 각각의 멀티칩 패키지(100)의 제2 기판(50)의 상면, 즉, 제2 반도체 칩(60)이 부착된 면의 반대면에 형성된 전기적 연결을 위한 패드(미도시)에 상측의 멀티칩 패키지(100)의 제2 솔더볼들(90)이 전기적으로 연결된다. 이에 따라 멀티칩 패키지(200)가 형성된다. 도면에서는, 두 개의 멀티칩 패키지(100)가 적층된 형태를 도시하였으나, 반드시 이에 한정되는 것은 아니다. 즉, 멀티칩 패키지(200)의 상측 또는 하측에 추가적인 멀티칩 패키지(100)가 같은 방법으로 더 적층될 수도 있다.
도 4b를 참조하면, 멀티칩 패키지(300)는, 도 2e에 도시된 바와 같은 멀티칩 패키지(100)의 상측에 별개의 반도체 패키지(150)가 적층된 것이다. 도 4b의 반도체 패키지(150)는, 각각 반도체 패키지(150)의 기판(160)에 적층된 복수의 반도체 칩(162, 164)이 실장되고, 각각 기판(160)에 와이어(166)를 통하여 연결되고, 밀봉제(168)에 의하여 밀봉된 적층형 반도체이다. 본 실시예에서는, 반도체 패키지(150) 내에 복수의 반도체 칩(162, 164)이 적층되어 있으나, 이는 예시적인 것으로 반드시 이에 한정되는 것은 아니다. 즉, 반도체 패키지(150)가 하나의 반도체 칩만을 포함하거나, 복수의 반도체 칩을 적층하지 않고 평면적으로 실장하여 포함할 수 있다. 상술한 바와 같이, 멀티칩 패키지(100)의 제2 기판(50)의 상면에 형성된 전기적 연결을 위한 패드(미도시)에 반도체 패키지(150)의 솔더불(168)이 전기적으로 연결된다. 본 실시예는, 멀티칩 패키지(100)와 반도체 패키지(150)를 각각 별도로 제조하는 공정과, 서로 연결하는 공정으로 분리하여 멀티칩 패키지(300)를 제조할 수도 있으므로, 멀티칩 패키지(300)의 불량률을 감소할 수 있는 장점이 있다.
도 4c를 참조하면, 멀티칩 패키지(400)는, 도 2e에 도시된 바와 같은 멀티칩 패키지(100)의 제2 기판(50) 상에 복수의 반도체 칩(162a, 164a)을 실장하고, 와이어(166a)를 이용하여 복수의 반도체 칩(162a, 164a)과 제2 기판(50)을 전기적으로 연결한다. 복수의 반도체 칩(162a, 164a)과 와이어(166a)는 봉지재(168a)에 의하여 밀봉한다. 본 실시예의 멀티칩 패키지(400)는 멀티칩 패키지(100)를 먼저 제조한 후에 복수의 반도체 칩(162a, 164a)을 실장할 수도 있고, 복수의 반도체 칩(162a, 164a)이 실장된 제 2 기판을 이용하여, 멀티칩 패키지(100)를 제조할 수도 있다.
도 4d를 참조하면, 멀티칩 패키지(500)는, 도 2e에 도시된 바와 같은 멀티칩 패키지(100)의 제2 기판(50) 상에 플립 칩 형태의 제3 반도체 칩(60b)을 실장한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 멀티칩 패키지 및 그 제조방법은, 패키지 내의 빈 공간을 유효하게 활용하여 복수의 반도체 칩들을 적층함으로써, 패키지의 두께를 감소시킬 수 있다. 또한, 패키지의 상부 및 하부 모두에 연결단자를 형성할 수 있으므로, 다층 적층구조를 쉽게 구현할 수 있다. 특히, 많은 입출력단자를 요구하는 예를 들어, 로직 칩(logic chip)이나, SIP(system in package)와 같은 하이-핀 소자(high pin device)의 적층을 용이하게 할 수 있다.

Claims (12)

  1. 제1 기판;
    상기 제1 기판에 실장되어 전기적으로 연결된 제1 반도체 칩;
    제2 기판;
    상기 제2 기판에 실장되어 전기적으로 연결되고, 상기 제1 반도체 칩에 부착된 제2 반도체 칩;
    상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 복수의 제1 솔더볼들;
    상기 제1 기판과 상기 제2 기판 사이에 공간을 채워 상기 제1 반도체 칩, 상기 제2 반도체 칩, 및 상기 복수의 제1 솔더볼들을 몰딩한 몰딩수지; 및
    상기 제1 기판의 저면에 부착된 복수의 제2 솔더볼들을 포함하는 것을 특징으로 하는 멀티칩 패키지.
  2. 제 1 항에 있어서, 상기 제1 반도체 칩과 상기 제1 기판은 복수의 솔더볼들, 또는 와이어에 의하여 서로 전기적으로 연결된 것을 특징으로 하는 멀티칩 패키지.
  3. 제 1 항에 있어서, 상기 제2 반도체 칩은 플립 칩(flip chip) 형태로 제2 기판에 부착된 것을 특징으로 하는 멀티칩 패키지.
  4. 제 1 항에 있어서, 상기 제2 반도체 칩과 상기 제2 기판은 와이어에 의하여 서로 전기적으로 연결된 것을 특징으로 하는 멀티칩 패키지.
  5. 제 4 항에 있어서, 상기 와이어는 상기 제2 기판을 관통하여 상기 제2 반도체 칩과 상기 제2 기판을 연결하고, 엔캡슐런트(encapsulant)를 이용하여 밀봉된 것을 특징으로 하는 멀티칩 패키지.
  6. 제 1 항에 있어서, 상기 제2 기판의 제2 반도체 칩이 부착된 면의 반대면에 상기 제2 기판과 전기적으로 연결된 상부 반도체 칩 또는 상부 반도체 패키지를 더 구비하는 것을 특징으로 하는 멀티칩 패키지.
  7. 제 6 항에 있어서, 상기 상부 반도체 칩은 플립 칩 형태로 제2 기판에 부착된 것을 특징으로 하는 멀티칩 패키지.
  8. 제 7 항에 있어서, 상기 상부 반도체 칩은 적층된 복수의 칩이고, 상기 복수의 칩 각각이 상기 제2 기판에 와이어에 의해 전기적으로 연결된 것을 특징으로 하는 멀티칩 패키지.
  9. 제 6 항에 있어서, 상기 상부 반도체 패키지는
    제3 기판;
    상기 제3 기판에 실장되어 전기적으로 연결된 제3 반도체 칩;
    제4 기판;
    상기 제4 기판에 실장되어 전기적으로 연결되고, 상기 제3 반도체 칩의 상면에 그 상면이 부착된 제4 반도체 칩이 실장되고 전기적으로 연결된 제4 기판;
    상기 제3 기판과 상기 제4 기판을 전기적으로 연결하는 복수의 제3 솔더볼들;
    상기 제3 기판과 상기 제4 기판 사이에 공간을 채워 상기 제3 반도체 칩, 상기 제4 반도체 칩, 및 상기 복수의 제3 솔더볼들을 몰딩한 몰딩수지; 및
    상기 제3 기판의 저면에 부착된 복수의 제4 솔더볼들을 포함하는 멀티칩 패키지인 것을 특징으로 하는 멀티칩 패키지.
  10. 제1 반도체 칩이 전기적으로 연결되도록 실장되고 복수의 제1 솔더볼들이 부착된 제1 기판을 준비하는 단계;
    제2 반도체 칩이 전기적으로 연결되도록 실장된 제2 기판을 준비하는 단계;
    상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 부착하고, 상기 복수의 제1 솔더볼들을 상기 제2 기판에 부착하는 단계;
    상기 제1 기판과 상기 제2 기판 사이의 공간에 몰딩수지를 공급하여, 상기 제1 반도체 칩, 상기 제2 반도체 칩, 및 상기 복수의 제1 솔더볼들을 몰딩하는 단계; 및
    상기 제1 기판의 저면에 복수의 제2 솔더볼들을 부착하는 단계를 포함하는 것을 특징으로 하는 멀티칩 패키지 제조방법.
  11. 제 10 항에 있어서, 상기 제1 기판을 준비하는 단계는,
    상기 제1 기판 상에 상기 복수의 제1 솔더볼들을 부착한 후에 상기 제1 반도체 칩을 상기 제1 기판을 실장하는 단계; 및
    상기 제1 반도체 칩을 상기 제1 기판과 서로 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 멀티칩 패키지 제조방법.
  12. 제 10 항에 있어서, 상기 제2 기판을 준비하는 단계는,
    상기 제2 기판 상에 상기 제2 반도체 칩을 상기 제1 기판을 실장하는 단계; 및
    상기 제2 반도체 칩을 상기 제2 기판과 서로 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 멀티칩 패키지 제조방법.
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