KR20160119367A - 시스템 인 패키지 및 이의 제조방법 - Google Patents

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KR20160119367A
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract

본 발명은 복수의 본드 패드들을 포함하는 제1 반도체 다이, 상기 제1 반도체 다이의 주변에 배치되며, 복수의 신호 리드들을 포함하는 리드 프레임, 상기 제1 반도체 다이 상부에 배치되며, 상기 리드 프레임과 와이어 본딩(wire bonding)된 제2 반도체 다이 및 상기 제1 반도체 다이 및 상기 리드 프레임 하부에 배치되어 상기 본드 패드들 및 상기 신호 리드들을 전기적으로 연결하며, 복수의 금속 패드들을 포함하는 팬아웃 금속 패턴을 포함하는 시스템 인 패키지에 관한 것이다.

Description

시스템 인 패키지 및 이의 제조방법{SYSTEM IN PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 시스템 인 패키지 및 이의 제조방법에 관한 것으로, 보다 상세하게는 단순한 제조 공정을 통하여 팬아웃 금속 패턴이 형성된 와이어 본드형 시스템 인 패키지 및 이의 제조방법에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다. 한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체 다이를 적층하여 구성된 반도체 패키지를 도입하고 있다. 예를 들어, 하나의 반도체 패키지 안에 복수개의 칩들이 적층되어 있는 멀티 칩 패키지(multi chip package, MCP), 적층된 이종의 칩들이 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SiP) 등이 있다.
하지만, 반도체 다이를 사용한 반도체 패키지 제조공정에서는, 반도체 다이에 형성된 좁은 간격의 본드 패드들을 더욱 넓게 확장시켜야만 솔더 볼(solder ball)이나 범프(bump) 등과 같은 큰 크기를 갖는 외부연결단자(external connection terminals)를 부착시킬 수 있다.
이러한 필요를 충족시키기 위해 반도체 다이에 포함된 본드 패드들의 배치를 효과적으로 확장시킬 수 있는 팬아웃 반도체 패키지가 소개되고 있다. 한편, 반도체 패키지에 있어서 팬 아웃(fan-out) 구조란, 본드 패드와 연결된 재배선 패턴이 반도체 다이의 크기보다 넓게 확장되어 재배치되는 것을 말하며, 팬-인(fan-in) 구조란, 반도체 다이의 크기 한도 내에서 본드 패드가 다시 재배치되는 것을 말한다.
미국공개특허 제2009-0261462 A1호
본 발명은 복수의 반도체 다이들이 적층되어 하나의 시스템으로 동작하는 시스템 인 패키지에 있어서, 하부의 반도체 다이 하부에 팬아웃 금속 패턴을 포함하는 시스템 인 패키지 및 이의 제조 공정을 단순화 하여 공정 비용이 감소된 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따르면, 시스템 인 패키지는 제1 반도체 다이, 리드 프레임, 제2 반도체 다이 및 팬아웃 금속 패턴을 포함한다. 상기 제1 반도체 다이는 복수의 본드 패드들을 포함하며, 상기 리드 프레임은 상기 제1 반도체 다이의 주변에 배치되며, 복수의 신호 리드들을 포함하며, 상기 제2 반도체 다이는 상기 제1 반도체 다이 상부에 배치되며, 상기 리드 프레임과 와이어 본딩(wire bonding)되며, 상기 팬아웃 금속 패턴은 상기 제1 반도체 다이 및 상기 리드 프레임 하부에 배치되어 상기 본드 패드들 및 상기 신호 리드들을 전기적으로 연결하며, 복수의 금속 패드들을 포함한다.
일 실시예에 있어서, 상기 제1 반도체 다이 및 상기 리드 프레임 하부에 배치되는 절연층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 절연층의 일부가 식각되어 상기 본드 패드들 및 상기 신호 리드들을 노출하며, 상기 팬아웃 금속 패턴은 상기 절연층 하부에 배치되어 상기 본드 패드들 및 상기 신호 리드들을 전기적으로 연결할 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 사이에 배치된 접착층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 접착층은 에폭시(epoxy) 수지를 포함할 수 있다.
일 실시예에 있어서, 상기 금속 패드들 하부에 배치되어 상기 팬아웃 금속 패턴과 전기적으로 연결된 도전성 연결 단자를 더 포함할 수 있다.
일 실시예에 있어서, 상기 도전성 연결 단자는 솔더 볼(solder ball) 또는 솔더 범프(solder bump) 일 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이, 상기 제2 반도체 다이 및 상기 리드 프레임을 커버하는 밀봉층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 밀봉층은 에폭시(epoxy) 수지를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이 또는 상기 제2 반도체 다이는 메모리 칩 또는 상기 메모리 칩을 제어하는 로직 칩을 포함할 수 있다.
일 실시예에 있어서, 상기 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 및 엠램(MRAM)일 수 있다.
본 발명의 일 실시예에 따르면, 시스템 인 패키지의 제조방법은 베이스 상에 복수의 본드 패드들을 포함하는 제1 반도체 다이 및 상기 제1 반도체 다이의 주변에 배치되며, 복수의 신호 리드들을 포함하는 리드 프레임을 형성하는 단계, 상기 제1 반도체 다이 상부에 제2 반도체 다이를 부착하는 단계, 상기 제2 반도체 다이와 상기 리드 프레임을 와이어 본딩(wire bonding)하는 단계, 상기 베이스를 상기 제1 반도체 다이 및 상기 리드 프레임으로부터 분리하는 단계 및 상기 제1 반도체 다이 및 상기 리드 프레임 하부에 상기 본드 패드들 및 상기 신호 리드들을 전기적으로 연결하며, 복수의 금속 패드들을 포함하는 팬아웃 금속 패턴을 형성하는 단계를 포함한다.
일 실시예에 있어서, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 사이에 접착층이 형성될 수 있다.
일 실시예에 있어서, 상기 팬아웃 금속 패턴을 형성하기 전에, 제1 절연층을 형성하는 단계 및 상기 제1 절연층의 일부를 식각하여 상기 본드 패드들 및 상기 신호 리드들을 노출하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 팬아웃 금속 패턴을 형성한 후에, 상기 팬아웃 금속 패턴을 커버하는 제2 절연층을 형성하는 단계, 상기 제2 절연층의 일부를 식각하여 상기 금속 패드들을 노출하는 단계 및 노출된 상기 금속 패드들 하부에 상기 팬아웃 금속 패턴과 전기적으로 연결된 도전성 연결 단자를 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 베이스를 상기 제1 반도체 다이 및 상기 리드 프레임으로부터 분리하기 전에, 상기 제1 반도체 다이, 상기 제2 반도체 다이 및 상기 리드 프레임을 커버하는 밀봉층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 시스템 인 패키지에 따르면, 와이어 본드형 시스템 인 패키지(wire bond type SiP, WB SiP)의 하부의 반도체 다이 하부에 팬아웃 금속 패턴을 포함하여, 반도체 다이에 형성된 좁은 간격의 본드 패드들을 보다 넓게 확장시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 시스템 인 패키지의 제조방법에 따르면, 와이어 본드형 시스템 인 패키지(wire bond type SiP, WB SiP)를 제조하는 방법을 제공하여, 다른 시스템 인 패키지, 예를 들어, 패키지 온 패키지형 시스템 인 패키지(package on package type SiP, POP SiP), 페이스 투 페이스형 시스템 인 패키지(face to face type SiP, F2F SiP) 등에 비하여 공정 수를 감소시켜 공정 비용을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 와이어 본드형 시스템 인 패키지를 설명하기 위한 단면도이다.
도 2 내지 도 9는 도 1에 따른 와이어 본드형 시스템 인 패키지의 제조방법을 설명하기 위한 단면도들이다.
이하에서는 본 발명의 실시 예를 첨부 도면을 참조하여 상세히 설명한다. 이하의 실시 예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것이다. 다만, 본 발명은 여기서 제시한 실시 예만으로 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면은 본 발명을 명확히 하기 위해 설명과 관계 없는 부분의 도시를 생략하고, 이해를 돕기 위해 구성요소의 크기를 다소 과장하여 표현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 와이어 본드형 시스템 인 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 와이어 본드형 시스템 인 패키지(100)는 제1 반도체 다이(110), 리드 프레임(120), 제2 반도체 다이(130), 팬아웃 금속 패턴(140), 절연층(150), 도전성 연결 단자(160) 및 밀봉층(170)을 포함한다.
본 발명의 시스템 인 패키지는 와이어 본드형 시스템 인 패키지이다. 와이어 본드형 시스템 패키지는 다른 시스템 인 패키지, 예를 들어, 패키지 온 패키지형 시스템 인 패키지(package on package type SiP, POP SiP), 페이스 투 페이스형 시스템 인 패키지(face to face type SiP, F2F SiP) 등에 비하여 향상된 S-파라미터(S21)를 가져 전력의 손실이 가장 적다.
상기 제1 반도체 다이(110)는 복수의 본드 패드들(111)을 포함한다.
상기 리드 프레임(120)은 상기 제1 반도체 다이(110)의 주변에 배치된다. 상기 리드 프레임(120)은 복수의 신호 리드들(121)을 포함한다.
상기 제2 반도체 다이(130)는 상기 제1 반도체 다이(110) 상부에 배치된다. 상기 제2 반도체 다이(130)는 와이어(131)를 통하여 상기 리드 프레임(120)과 와이어 본딩(wire bonding)된다.
도시하지는 않았으나, 상기 제2 반도체 다이(130) 상에는 제3 반도체 다이, 제4 반도체 다이 등 추가적으로 반도체 다이들이 더 적층될 수 있다. 상기 제2 반도체 다이(130) 상의 반도체 다이들은 역시 와이어 본딩될 수 있다.
상기 제1 반도체 다이(110) 및 상기 제2 반도체 다이(130) 사이에 배치된 접착층(180)을 더 포함한다. 즉, 상기 제1 반도체 다이(110) 및 상기 제2 반도체 다이(130)는 상기 접착층(180)을 통하여 서로 부착될 수 있다.
예를 들어, 상기 접착층(180)은 에폭시(epoxy) 수지를 포함할 수 있다.
예를 들어, 상기 접착층(180)은 필름의 형태로 상기 제1 반도체 다이(110) 및 상기 제2 반도체 다이(130)를 서로 부착할 수 있으며, 이와 달리, 상기 제1 반도체 다이(110) 상에 수지의 형태로 도포한 후 상기 제2 반도체 다이(130)를 상기 제1 반도체 다이(110) 상에 부착할 수 있다.
상기 제1 반도체 다이(110) 또는 상기 제2 반도체 다이(120)는 메모리 칩 또는 상기 메모리 칩을 제어하는 로직 칩을 포함할 수 있다. 예를 들어, 상기 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 및 엠램(MRAM)을 포함할 수 있다.
예를 들어, 상기 제1 반도체 다이(110) 또는 상기 제2 반도체 다이(120)는 서로 다른 종류의 칩을 포함할 수 있다.
상기 팬아웃 금속 패턴(140)은 상기 제1 반도체 다이(110) 및 상기 리드 프레임(120) 하부에 배치되어 상기 본드 패드들(111) 및 상기 신호 리드들(121)을 전기적으로 연결한다. 상기 팬아웃 금속 패턴(140)은 복수의 금속 패드들을 포함한다.
상기 팬아웃 금속 패턴(140)은 도전성 물질을 포함하며, 예를 들어 금속을 포함할 수 있다. 예를 들어, 상기 팬아웃 금속 패턴(140)은 구리, 알루미늄 및 이들의 합금을 포함할 수 있다.
상기 팬아웃 금속 패턴(140)은 상기 제1 반도체 다이(110)를 재배선할 수 있고, 도전성 연결 단자(160)에 전기적으로 연결될 수 있다. 따라서, 상기 제1 반도체 다이(110)의 입출력 단자를 미세화할 수 있고, 상기 입출력 단자의 개수를 증가시킬 수 있다. 상기 제1 반도체 다이(110)가 상기 팬아웃 금속 패턴(140)에 전기적으로 연결되어 상기 시스템 인 패키지(100)는 팬아웃 구조를 가질 수 있다.
상기 절연층(150)은 상기 제1 반도체 다이(110) 및 상기 리드 프레임(120) 하부에 배치된다. 예를 들어, 상기 절연층(150)은 유기 또는 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연층(150)은 에폭시(epoxy) 수지를 포함할 수 있다.
상기 절연층(150)은 제1 절연층(151) 및 제2 절연층(152)을 포함한다. 상기 제1 절연층(151)은 상기 제1 반도체 다이(110) 및 상기 리드 프레임(120) 하부에 배치되며, 상기 제2 절연층(152)은 상기 제1 절연층(151)의 하부에 배치된다.
상기 제1 절연층(151)은 상기 제1 반도체 다이(110) 및 상기 리드 프레임(120)과 상기 팬아웃 금속 패턴(140) 사이에 배치되어, 이들을 절연한다.
상기 제1 절연층(151)의 일부가 식각되어 상기 본드 패드들(111) 및 상기 신호 리드들(121)을 노출한다. 상기 팬아웃 금속 패턴(140)은 상기 제1 절연층(151) 하부에 배치되어 상기 본드 패드들(111) 및 상기 신호 리드들(121)을 전기적으로 연결한다.
상기 제2 절연층(152)은 상기 팬아웃 금속 패턴(140) 상에 배치된다. 상기 제2 절연층(152)의 일부가 식각되어 상기 팬아웃 금속 패턴(140)의 금속 패드들을 노출한다.
상기 도전성 연결 단자(160)는 상기 팬아웃 금속 패턴(140)의 노출된 부분인, 상기 금속 패드들 하부에 배치되어 상기 팬아웃 금속 패턴(140)과 전기적으로 연결된다. 따라서, 상기 도전성 연결 단자(160)는 외부의 장치에 실장되거나 연결되어 상기 시스템 인 패키지로부터 전기적 신호를 외부로 전달할 수 있다.
상기 도전성 연결 단자(160)는 도전성 물질을 포함하며, 예를 들어 금속을 포함할 수 있다. 예를 들어, 상기 도전성 연결 단자(160)는 구리, 알루미늄 및 이들의 합금을 포함할 수 있다.
예를 들어, 상기 도전성 연결 단자(160)는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)일 수 있다.
상기 밀봉층(170)은 상기 제1 반도체 다이(110), 상기 제2 반도체 다이(130) 및 상기 리드 프레임(120)을 커버한다. 즉, 상기 밀봉층(170)은 상기 제1 반도체 다이(110), 상기 제2 반도체 다이(130) 및 상기 리드 프레임(120)이 노출되지 않도록 밀봉할 수 있다.
예를 들어, 상기 밀봉층(170)은 유기 또는 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 밀봉층(170)은 에폭시(epoxy) 수지를 포함할 수 있다.
도 2 내지 도 9는 도 1에 따른 와이어 본드형 시스템 인 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 1 내지 도 9를 참조하여, 이하 와이어 본드형 시스템 인 패키지의 제조방법을 설명하도록 한다.
베이스(10) 상에 본드 패드들(111)을 포함하는 제1 반도체 다이(110) 및 상기 제1 반도체 다이(110)의 주변에 배치되며, 복수의 신호 리드들(121)을 포함하는 리드 프레임(120)을 형성한다.
상기 베이스(10)는 상기 제1 반도체 다이(110) 및 상기 리드 프레임(120)을 고정하기 위하여 사용된다. 상기 베이스(10)는 상기 제1 반도체 다이(110) 및 상기 리드 프레임(120) 상에 제2 반도체 다이(130)를 적층하고 와이어 본딩 후, 밀봉 공정을 거친 후, 제거될 수 있다.
상기 제1 반도체 다이(110) 및 상기 리드 프레임(120)은 상기 베이스(10) 상에 접착성 재료를 사용하여 부착될 수 있다. 예를 들어, 상기 리드 프레임(120)이 상기 베이스(10) 상에 부착된 후, 상기 제1 반도체 다이(110)가 상기 베이스(10) 상에 부착될 수 있다.
상기 제1 반도체 다이(110)는 복수의 본드 패드들(111)을 포함한다. 상기 리드 프레임(120)은 상기 제1 반도체 다이(110)의 주변에 배치된다. 상기 리드 프레임(120)은 복수의 신호 리드들(121)을 포함한다.
상기 베이스(10)는 고형(rigid type)의 재료일 수 있으며, 예를 들어, 몰드 성형물 내지 폴리이미드 테이프(polyimide tape) 등의 재료를 사용할 수 있다.
상기 제1 반도체 다이(110)는 회로가 형성된 제1 면이 하부를 향하여, 즉 상기 베이스(10) 상면에 대향하도록 배치될 수 있다. 즉, 상기 제1 반도체 다이(110)의 회로가 형성되지 않은 제2 면이 상부를 향하여 배치될 수 있다.
이후, 상기 제1 반도체 다이(110) 상에 제2 반도체 다이(130)를 적층할 수 있다. 예를 들어, 상기 제2 반도체 다이(130)는 상기 제1 반도체 다이(110) 상부에 부착될 수 있다.
상기 제1 반도체 다이(110) 또는 상기 제2 반도체 다이(120)는 메모리 칩 또는 상기 메모리 칩을 제어하는 로직 칩을 포함할 수 있다. 예를 들어, 상기 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 및 엠램(MRAM)을 포함할 수 있다.
예를 들어, 상기 제1 반도체 다이(110) 또는 상기 제2 반도체 다이(120)는 서로 다른 종류의 칩을 포함할 수 있다.
상기 제1 반도체 다이(110) 및 상기 제2 반도체 다이(130) 사이에 형성된 접착층(180)을 포함한다. 즉, 상기 제1 반도체 다이(110) 및 상기 제2 반도체 다이(130)는 상기 접착층(180)을 통하여 서로 부착될 수 있다.
예를 들어, 상기 접착층(180)은 에폭시(epoxy) 수지를 포함할 수 있다.
예를 들어, 상기 접착층(180)은 필름의 형태로 상기 제1 반도체 다이(110) 및 상기 제2 반도체 다이(130)를 서로 부착할 수 있으며, 이와 달리, 상기 제1 반도체 다이(110) 상에 수지의 형태로 도포한 후 상기 제2 반도체 다이(130)를 상기 제1 반도체 다이(110) 상에 부착할 수 있다.
따라서, 상기 제2 반도체 다이(130)는 상기 제1 반도체 다이(110) 상부에 배치된다. 상기 제2 반도체 다이(130)는 와이어(131)를 통하여 상기 리드 프레임(120)과 와이어 본딩(wire bonding)된다.
상기 리드 프레임(120)과 상기 제2 반도체 다이(130)가 서로 와이어 본딩된 후, 상기 제1 반도체 다이(110), 상기 제2 반도체 다이(130) 및 상기 리드 프레임(120) 상에 밀봉층(170)을 형성한다.
상기 밀봉층(170)은 상기 제1 반도체 다이(110), 상기 제2 반도체 다이(130) 및 상기 리드 프레임(120)을 커버한다. 즉, 상기 밀봉층(170)은 상기 제1 반도체 다이(110), 상기 제2 반도체 다이(130) 및 상기 리드 프레임(120)이 노출되지 않도록 밀봉할 수 있다.
예를 들어, 상기 밀봉층(170)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 밀봉층(170)은 에폭시(epoxy) 수지를 포함할 수 있다.
상기 와이어 본딩된 상기 제2 반도체 다이(130), 제1 반도체 다이(110) 및 상기 리드 프레임(120) 상에 절연 물질을 도포한 후, 이를 열 경화 내지 광 경화시켜 상기 밀봉층(170)을 형성할 수 있다.
상기 밀봉층(170)을 형성한 후, 상기 베이스(10)를 상기 제1 반도체 다이(110) 및 상기 리드 프레임(120)으로부터 분리한다.
상기 베이스(10)는 상기 제1 반도체 다이(110) 및 상기 리드 프레임(120)와 접착성 재료를 이용하여 부착되었으나, 이는 용이하게 분리될 수 있다.
상기 밀봉층(170)이 형성되어 고정된 상기 제1 반도체 다이(110), 상기 리드 프레임(120) 및 상기 제2 반도체 다이(130)는 상기 베이스(10)를 분리한 후, 뒤집어서 하면이 상부로 배치되도록 하여 이후 공정을 진행할 수 있다.
이후, 구성 요소들 사이의 배치 관계는 상기 반도체 다이들이 뒤집어 지지 않은 상태에서의 배치 관계를 가정하여 설명하도록 한다.
상기 베이스(10)가 분리된 상기 제1 반도체 다이(110) 및 상기 리드 프레임(120)의 하부에 제1 절연층(151)을 형성한다.
상기 제1 절연층(151)은 유기 또는 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(151)은 에폭시(epoxy) 수지를 포함할 수 있다.
상기 절연 물질은 상기 제1 반도체 다이(110) 및 상기 리드 프레임(120)의 하부에 도포하여 상기 제1 절연층(151)을 형성한다. 이후, 상기 본드 패드들(111) 및 상기 신호 리드들(121)이 배치된 영역에 대응하여 상기 제1 절연층(151)의 일부를 식각한다. 상기 제1 절연층(151)은 건식 식각 내지 습식 식각될 수 있다.
따라서, 상기 제1 절연층(151)의 일부는 식각되어, 상기 본드 패드들(111) 및 상기 신호 리드들(121)을 노출할 수 있다.
상기 제1 절연층(151) 상에 금속 물질을 증착하여 금속층을 형성한다.
상기 금속 물질은 도전성 물질을 포함하며, 예를 들어 금속을 포함할 수 있다. 예를 들어, 상기 금속 물질은 구리, 알루미늄 및 이들의 합금을 포함할 수 있다.
상기 금속층을 식각하여 팬아웃 금속 패턴(140)을 형성한다. 상기 팬아웃 금속 패턴(140)은 상기 제1 반도체 다이(110) 및 상기 리드 프레임(120) 하부에 상기 본드 패드들(111) 및 상기 신호 리드들(121)을 전기적으로 연결하며, 복수의 금속 패드들을 포함한다. 예를 들어, 상기 금속층은 포토레지스트 공정을 통하여 용이하게 식각되어 상기 팬아웃 금속 패턴(140)을 형성할 수 있다.
상기 팬아웃 금속 패턴(140)은 상기 제1 반도체 다이(110)를 재배선할 수 있고, 도전성 연결 단자(160)에 전기적으로 연결될 수 있다. 따라서, 상기 제1 반도체 다이(110)의 입출력 단자를 미세화할 수 있고, 상기 입출력 단자의 개수를 증가시킬 수 있다. 상기 제1 반도체 다이(110)가 상기 팬아웃 금속 패턴(140)에 전기적으로 연결되어 상기 시스템 인 패키지(100)는 팬아웃 구조를 가질 수 있다.
따라서, 상기 제1 절연층(151)은 상기 제1 반도체 다이(110) 및 상기 리드 프레임(120)과 상기 팬아웃 금속 패턴(140) 사이에 배치되어, 이들을 절연한다.
상기 팬아웃 금속 패턴(140) 하부에 제2 절연층(152)을 형성한다.
상기 제2 절연층(152)은 유기 또는 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(152)은 에폭시(epoxy) 수지를 포함할 수 있다.
상기 절연 물질은 상기 팬아웃 금속 패턴(140)의 하부에 도포하여 상기 제2 절연층(152)을 형성한다. 이후, 상기 도전성 연결 단자(160)에 연결될 부분에 대응하여 상기 제2 절연층(152)의 일부를 식각한다. 상기 제2 절연층(152)은 건식 식각 내지 습식 식각될 수 있다.
따라서, 상기 제2 절연층(152)의 일부는 식각되어, 상기 금속 패드들을 노출할 수 있다.
이후, 노출된 상기 금속 패드들 하부에 상기 도전성 연결 단자(160)가 배치된다.
상기 도전성 연결 단자(160)는 상기 팬아웃 금속 패턴(140)의 노출된 부분인, 상기 금속 패드들 하부에 배치되어 상기 팬아웃 금속 패턴(140)과 전기적으로 연결된다. 따라서, 상기 도전성 연결 단자(160)는 외부의 장치에 실장되거나 연결되어 상기 시스템 인 패키지로부터 전기적 신호를 외부로 전달할 수 있다.
상기 도전성 연결 단자(160)는 도전성 물질을 포함하며, 예를 들어 금속을 포함할 수 있다. 예를 들어, 상기 도전성 연결 단자(160)는 구리, 알루미늄 및 이들의 합금을 포함할 수 있다.
예를 들어, 상기 도전성 연결 단자(160)는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)일 수 있다.
상술한 바에 있어서, 본 발명의 예시적인 실시예들을 설명하였지만, 본 발명은 이에 한정되지 않으며 해당 기술 분야에서 통상의 지식을 가진 자라면 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 범위 내에서 다양한 변경 및 변형이 가능함을 이해할 수 있을 것이다.

Claims (16)

  1. 복수의 본드 패드들을 포함하는 제1 반도체 다이;
    상기 제1 반도체 다이의 주변에 배치되며, 복수의 신호 리드들을 포함하는 리드 프레임;
    상기 제1 반도체 다이 상부에 배치되며, 상기 리드 프레임과 와이어 본딩(wire bonding)된 제2 반도체 다이; 및
    상기 제1 반도체 다이 및 상기 리드 프레임 하부에 배치되어 상기 본드 패드들 및 상기 신호 리드들을 전기적으로 연결하며, 복수의 금속 패드들을 포함하는 팬아웃 금속 패턴을 포함하는 시스템 인 패키지.
  2. 제1항에 있어서, 상기 제1 반도체 다이 및 상기 리드 프레임 하부에 배치되는 절연층을 더 포함하는 것을 특징으로 하는 시스템 인 패키지.
  3. 제2항에 있어서, 상기 절연층의 일부가 식각되어 상기 본드 패드들 및 상기 신호 리드들을 노출하며,
    상기 팬아웃 금속 패턴은 상기 절연층 하부에 배치되어 상기 본드 패드들 및 상기 신호 리드들을 전기적으로 연결하는 것을 특징으로 하는 시스템 인 패키지.
  4. 제1항에 있어서, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 사이에 배치된 접착층을 더 포함하는 것을 특징으로 하는 시스템 인 패키지.
  5. 제4항에 있어서, 상기 접착층은 에폭시(epoxy) 수지를 포함하는 것을 특징으로 하는 시스템 인 패키지.
  6. 제1항에 있어서, 상기 금속 패드들 하부에 배치되어 상기 팬아웃 금속 패턴과 전기적으로 연결된 도전성 연결 단자를 더 포함하는 것을 특징으로 하는 시스템 인 패키지.
  7. 제6항에 있어서, 상기 도전성 연결 단자는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)인 것을 특징으로 하는 시스템 인 패키지.
  8. 제1항에 있어서, 상기 제1 반도체 다이, 상기 제2 반도체 다이 및 상기 리드 프레임을 커버하는 밀봉층을 더 포함하는 것을 특징으로 하는 시스템 인 패키지.
  9. 제8항에 있어서, 상기 밀봉층은 에폭시(epoxy) 수지를 포함하는 것을 특징으로 하는 시스템 인 패키지.
  10. 제1항에 있어서, 상기 제1 반도체 다이 또는 상기 제2 반도체 다이는 메모리 칩 또는 상기 메모리 칩을 제어하는 로직 칩을 포함하는 것을 특징으로 하는 시스템 인 패키지.
  11. 제10항에 있어서, 상기 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 및 엠램(MRAM)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 것을 특징으로 하는 시스템 인 패키지.
  12. 베이스 상에 복수의 본드 패드들을 포함하는 제1 반도체 다이 및 상기 제1 반도체 다이의 주변에 배치되며, 복수의 신호 리드들을 포함하는 리드 프레임을 형성하는 단계;
    상기 제1 반도체 다이 상부에 제2 반도체 다이를 부착하는 단계;
    상기 제2 반도체 다이와 상기 리드 프레임을 와이어 본딩(wire bonding)하는 단계;
    상기 베이스를 상기 제1 반도체 다이 및 상기 리드 프레임으로부터 분리하는 단계; 및
    상기 제1 반도체 다이 및 상기 리드 프레임 하부에 상기 본드 패드들 및 상기 신호 리드들을 전기적으로 연결하며, 복수의 금속 패드들을 포함하는 팬아웃 금속 패턴을 형성하는 단계를 포함하는 시스템 인 패키지의 제조방법.
  13. 제12항에 있어서, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 사이에 접착층이 형성된 것을 특징으로 하는 시스템 인 패키지의 제조방법.
  14. 제12항에 있어서, 상기 팬아웃 금속 패턴을 형성하기 전에,
    제1 절연층을 형성하는 단계; 및
    상기 제1 절연층의 일부를 식각하여 상기 본드 패드들 및 상기 신호 리드들을 노출하는 단계를 더 포함하는 것을 특징으로 하는 시스템 인 패키지의 제조방법.
  15. 제14항에 있어서, 상기 팬아웃 금속 패턴을 형성한 후에,
    상기 팬아웃 금속 패턴을 커버하는 제2 절연층을 형성하는 단계;
    상기 제2 절연층의 일부를 식각하여 상기 금속 패드들을 노출하는 단계; 및
    노출된 상기 금속 패드들 하부에 상기 팬아웃 금속 패턴과 전기적으로 연결된 도전성 연결 단자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 시스템 인 패키지의 제조방법.
  16. 제12항에 있어서, 상기 베이스를 상기 제1 반도체 다이 및 상기 리드 프레임으로부터 분리하기 전에,
    상기 제1 반도체 다이, 상기 제2 반도체 다이 및 상기 리드 프레임을 커버하는 밀봉층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 시스템 인 패키지의 제조방법.



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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978576B (zh) * 2016-10-21 2023-07-28 恩智浦美国有限公司 封装半导体器件的衬底互连结构
CN107946282B (zh) * 2017-11-27 2020-09-01 上海先方半导体有限公司 三维扇出型封装结构及其制造方法
KR20210104364A (ko) 2020-02-17 2021-08-25 삼성전자주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090261468A1 (en) * 2008-04-18 2009-10-22 Infineon Technologies Ag Semiconductor module
US20120001306A1 (en) * 2010-07-01 2012-01-05 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
JP2013235896A (ja) * 2012-05-07 2013-11-21 Renesas Electronics Corp 半導体装置の製造方法及び半導体装置
KR20140130926A (ko) * 2013-05-02 2014-11-12 하나 마이크론(주) 팬아웃 타입 시스템 인 패키지

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781873B2 (en) * 2003-04-28 2010-08-24 Kingston Technology Corporation Encapsulated leadframe semiconductor package for random access memory integrated circuits
US20100213588A1 (en) * 2009-02-20 2010-08-26 Tung-Hsien Hsieh Wire bond chip package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090261468A1 (en) * 2008-04-18 2009-10-22 Infineon Technologies Ag Semiconductor module
US20120001306A1 (en) * 2010-07-01 2012-01-05 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
JP2013235896A (ja) * 2012-05-07 2013-11-21 Renesas Electronics Corp 半導体装置の製造方法及び半導体装置
KR20140130926A (ko) * 2013-05-02 2014-11-12 하나 마이크론(주) 팬아웃 타입 시스템 인 패키지

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