CN104051334A - 半导体封装和封装半导体装置的方法 - Google Patents

Abstract

本发明披露半导体封装和用于形成半导体封装的方法。所述方法包括提供一种具有第一和第二主表面的封装衬底。所述封装衬底包括具有成型材料的基座衬底和多个互连结构，所述互连结构包括延伸穿过所述封装衬底的所述第一主表面到所述第二主表面的通孔触点。提供一种在其第一或第二表面上具有导电触点的裸片。所述裸片的所述导电触点电耦接到所述互连结构。在所述封装衬底上形成封盖以包封所述裸片。

Description

半导体封装和封装半导体装置的方法

技术领域

本发明涉及半导体领域，尤其涉及半导体封装技术领域。

背景技术

球栅阵列（BGA）封装、热无引线阵列（TLA）封装和引线框架（leadframe-based）封装，例如高密度引线框架阵列（HLA）封装，是本行业中高I/O装置常用的封装方法。然而，现有的BGA、TLA和基于引线框架的封装具有若干缺点。举例来说，BGA可提供高引脚数，然而，生产BGA的成本相对较高并且BGA封装的热性能需要提高。另一方面，例如就引线拉拔强度和裸片焊盘掉落（die pad drop）等而言，需要增加TLA封装的稳固性和可靠性。虽然例如HLA等基于引线框架的封装提供了经济的替代品，但用于生产HLA封装的工艺不容易并且封装水平可靠性有限。

从以上讨论可知，希望提供一种改进的封装，其具有非常薄的封装型态、较高的I/O数、细间距和灵活的布线，并且具有增强的电和热性能。还希望提供简化的方法来生产可靠的封装，其生产成本相对较低并且可根据设计要求灵活地定制。

发明内容

实施例主要涉及半导体封装。在一个实施例中，披露一种用于形成半导体封装的方法。所述方法包括提供一种具有第一和第二主表面的封装衬底。所述封装衬底包括具有成型材料和多个互连结构的基座衬底，所述互连结构包括延伸穿过所述封装衬底的所述第一主表面到所述第二主表面的通孔触点。提供一种在其第一或第二表面上具有导电触点的裸片。所述裸片的导电触点电耦接到所述互连结构。在所述封装衬底上形成封盖（Cap）以包封所述裸片。

在另一实施例中，呈现一种半导体封装。所述半导体封装包括具有第一和第二主表面的封装衬底。所述封装衬底包括具有成型材料和多个互连结构的基座衬底，所述互连结构包括延伸穿过所述封装衬底的所述第一主表面到所述第二主表面的通孔触点。在其第一或第二表面上具有导电触点的裸片安置在所述封装衬底上。所述裸片的导电触点电耦接到所述互连结构。封盖安置在所述封装衬底上并且包封所述裸片。

这些实施例以及本文中披露的其它优点和特征将通过参考以下描述和随附图式变得显而易见。此外，应了解，本文所述的各种实施例的特征不是互斥的，并且可按各种组合与排列存在。

附图说明

在图式中，在不同的图中，相似的参考特征一般是指相同的部分。此外，图式不一定是按比例的，而是一般将重点放在说明本发明的原理上。在以下描述中，本发明的各种实施例是在参考以下图式下描述的，其中：

图1-3展示半导体封装的各种实施例；

图4-9展示半导体封装的各种其它实施例；

图10a-j、图11a-d、图12a-f、图13a-f、图14a-e、图15a-h和图16a-g展示用于形成半导体封装的方法的各种实施例；以及

图17-18展示封装衬底的各种实施例的第一表面的顶视图。

具体实施方式

实施例涉及半导体封装和用于形成半导体封装的方法。所述封装用以封装一种或一种以上半导体裸片或芯片。对于一种以上裸片的情况，裸片可按平面排列、垂直排列或其组合来排列。裸片例如可包括存储装置、逻辑装置（例如混合信号逻辑装置）、通信装置、RF装置、光电装置、数字信号处理器（DSP）、微控制器、片上系统（system-on-chips，SOC）以及其它类型的装置或其组合。所述封装可并入电子产品或设备中，例如电话、计算机以及移动和移动智能产品。将封装并入其它类型的产品中也可适用。

图1-3展示半导体封装的不同实施例的简化横截面图。如图1中所示，半导体封装100包括封装衬底101。封装衬底包括第一和第二主表面。第一主表面103a例如可称为顶表面，并且第二主表面103b例如可称为底表面。所述表面的其它名称也可适用。在一个实施例中，封装衬底的第一主表面包括第一和第二区域。第一区域105a例如是其上安装裸片的裸片或芯片区，并且第二区域105b例如是非裸片区。在一个实施例中，非裸片区包围裸片区。所述裸片区例如可被安置于中心部分，且所述裸片被安装在该中心部分中，所述非裸片区位于裸片区外。裸片区例如可同心安置在封装衬底的周边内。裸片和非裸片区的其它配置也可适用。

在一个实施例中，封装衬底包括基座衬底106和多个通孔触点107，所述通孔触点从封装衬底的第一主表面延伸到第二主表面。在一个实施例中，基座衬底包括成型化合物，例如成型环氧树脂材料。基座衬底可由其它适合类型的衬底材料形成。基座衬底例如可足够地薄或可包括任何适合的厚度，取决于制造能力。基座衬底包括第一主表面106a和第二主表面106b，界定了封装衬底的第一和第二主表面。在一个实施例中，基座衬底是图案化或预界定的成型衬底，其具有多个空腔或通孔119，供容纳多个通孔触点。

在一个实施例中，通孔触点是由单一导电材料形成。举例来说，通孔触点可由铜制成。其它适合类型的导电材料也可适用。在另一实施例中，通孔触点可由两种或两种以上导电材料形成，形成了多层堆叠。所述多层堆叠例如可包括铜、镍、金、银、合金或其组合。其它适合类型的导电材料也可适用。通孔触点可具有锥形或直线型态。通孔触点例如固持在一起并且被基座衬底包围。如所示，通孔触点通过基座衬底彼此隔离。应了解，通孔触点也可安置在封装衬底的周边。

通孔触点包括第一表面107a和第二表面107b。在一个实施例中，通孔触点的第二表面107b实质上与基座衬底的第二表面106b共平面。在另一实施例中，通孔触点的第二表面与基座衬底的第二表面不共平面。举例来说，通孔触点的第二表面可高于或低于基座衬底的第二表面。

在一个实施例中，粘合剂120被设置在基座衬底的第一表面106a上。粘合剂例如包括UV敏感的层压材料或热敏层压材料。其它适合类型的粘合材料也可使用。粘合剂可呈不同的形式。举例来说，粘合剂可为带状、液体状或糊状的。

在一个实施例中，导电迹线130和连接焊盘（connection pads）132安置在基座衬底上的粘合层120和通孔触点的第一表面107a上。导电迹线130和连接焊盘132耦接到通孔触点，形成了封装衬底的互连，其耦接到裸片的裸片焊盘（die pad）。在一个实施例中，导电迹线和连接焊盘是由与通孔触点相同的导电材料，例如铜形成。在另一实施例中，导电迹线和连接焊盘可由与通孔触点不同的材料形成。导电迹线和连接焊盘例如可由整体导电材料形成。其它适合类型的导电材料也可适用。导电迹线或连接焊盘的厚度例如可低到约10μm。其它适合的厚度也可适用。

绝缘层140可任选地安置在导电迹线之间。绝缘层例如隔离导电迹线。绝缘层例如包括介电材料，例如焊接掩模或无机绝缘膜材料。其它适合类型的介电材料也可使用。

在一个实施例中，粘合层150可用于将裸片110安装到封装衬底。裸片（die）可为半导体晶片或芯片。所述裸片具有第一和第二主表面。第一表面110a例如是裸片的非作用表面并且第二表面110b是裸片的作用表面。裸片表面的其它名称也可适用。作用表面例如在最终的钝化层中包括开口（未图示）以暴露导电裸片焊盘/触点（未图示）。裸片焊盘的表面例如实质上与裸片的第二主表面共平面。假定与裸片的第二主表面不共平面的导电垫表面也可适用。裸片焊盘提供与裸片电路的连接。裸片焊盘例如由导电材料，例如铜、铝、金、镍或其合金形成。其它类型的导电材料也可用于裸片焊盘。裸片焊盘的图案可为设置于作用表面周边上的一个或多个行。其它的衬垫图案也可适用。

裸片的非作用表面借助于粘合层150安装到封装衬底的裸片区。粘合层例如可包括浆糊或粘片膜（die-attach film,DAF）粘接膜，例如胶带。其它类型的粘合剂，例如环氧树脂，也可适用。在一个实施例中，提供引线结合112以将裸片上的裸片焊盘耦接到导电迹线。引线结合使封装衬底的导电迹线与裸片上的裸片焊盘之间产生电连接。

在一个实施例中，封盖190安置在封装衬底顶上，包封裸片和引线结合。封盖用以保护裸片免受环境影响。举例来说，封盖可保护裸片免受湿气影响。封盖例如由包封材料形成。包封材料例如可包括成型环氧树脂材料。其它适合类型的包封材料也可适用。

所述封盖包括第一主表面190a和第二主表面190b。第一表面190a例如可为顶表面并且第二表面190b可为底表面。封盖表面的其它名称也可适用。在一个实施例中，封盖包围并且覆盖裸片和引线结合。在一个实施例中，封盖190b的底表面可接触封装衬底的导电迹线130、连接焊盘132、绝缘层140和粘合剂120。如图1中所示，封盖的第二表面与封装衬底的基座衬底通过导电迹线130、连接焊盘132和绝缘层140分开。

封装触点160安置在通孔触点的第二表面上。封装触点例如是球形结构或球状物。封装触点从封装衬底的底表面突起。假定不从封装衬底的底表面突起的封装触点，例如焊盘（solder land）也可适用。封装触点是由导电材料形成。封装触点例如可由焊料形成。各种类型的焊料可用于形成封装触点。举例来说，焊料可为基于铅或不基于铅的焊料。其它类型的导电材料也可用以形成封装触点。

封装触点通过导电迹线、通孔触点和裸片焊盘从外部通向裸片。封装可通过封装触点电耦接到例如电路板等外部装置（未图示）。

图2展示半导体封装200的另一实施例。半导体封装200类似于图1中所述的半导体封装。举例来说，封装衬底101包括多个通孔触点107，所述通孔触点固持在一起并且被基座衬底106包围。粘合剂120安置在基座衬底的第一表面上并且封装触点160安置在通孔触点的第二表面107b上，类似于图1中所述的情况。因而，共同的元件可不描述或不详细描述。

在一个实施例中，导电迹线230和连接焊盘232安置在基座衬底上的粘合层120和通孔触点的第一表面107a上。在一个实施例中，导电迹线230和连接焊盘232是由与通孔触点相同的导电材料，例如铜形成。在另一实施例中，导电迹线和连接焊盘可由与通孔触点不同的材料形成。导电迹线和连接焊盘例如可由整体导电材料形成。其它适合类型的导电材料也可适用。导电迹线或连接焊盘的厚度例如可低到约10μm。其它适合的厚度也可适用。

在一个实施例中，倒装芯片（flip chip）220安装在封装衬底的裸片区上，如图2中所示。倒装芯片例如包括非作用表面220a和作用表面220b。裸片触点270安置在裸片的作用表面220b上。在一个实施例中，连接焊盘232安置在封装衬底的裸片区中。如所示，连接焊盘232经配置以匹配倒装芯片的裸片触点的图案。因此导电迹线230和连接焊盘232将倒装芯片的裸片触点耦接到封装衬底的通孔触点。导电迹线和连接焊盘与通孔触点形成封装衬底的互连结构。底填充料（未图示），例如基于环氧树脂的聚合物材料，可提供于裸片与封装衬底之间的空间中。或者，裸片与封装衬底之间不提供底填充料。

在一个实施例中，封盖190安置在封装衬底顶上，包封倒装芯片。封盖用以保护倒装芯片免受环境影响。封盖例如由包封材料形成。包封材料例如可包括成型环氧树脂材料。其它类型的包封材料也可适用。

在一个实施例中，封盖覆盖并且包围倒装芯片和裸片触点。在一个实施例中，封盖的第二表面190b接触封装衬底的基座衬底106上的粘合剂120和/或通孔触点的第一表面107a。如图2中所示，封盖的第二表面190b与封装衬底的基座衬底通过基座衬底上的粘合剂120分开。

在另一实施例中，封盖包围倒装芯片的侧面，使倒装芯片的非作用表面220a暴露，如图3中所示。因而，封盖的第一表面190a实质上与倒装芯片的非作用表面共平面。通过提供不覆盖裸片的非作用表面的封盖帮助增强热从裸片耗散。外部散热片（未图示）也可附接到裸片的非作用表面以进一步增强热耗散。

如图1-3的实施例中所述，封盖的第二表面与封装衬底的基座衬底通过粘合剂和/或导电迹线和连接焊盘分开。此外，如所呈现，封装衬底包括多个通孔触点，所述通孔触点固持在一起并且被基座衬底包围。因而，通孔触点不会轻易分离。此允许相对于其它类型的封装，例如热无引线阵列（TLA），提高了稳固性和可靠性，例如增强引线拉拔强度、裸片焊盘掉落等。成型材料用作基座衬底的材料还提供了一种相对于层压基座衬底，节省成本的方法。此外，在一个实施例中，通孔触点的第二表面安置在基座衬底的第二表面下面或相对于基座衬底的第二表面凹进去。所述配置是有利的，因为其为更好地接纳封装触点提供凹槽或凹穴。如例如图1中所述，封装衬底在裸片和非裸片区中包括通孔触点。因而，封装衬底用作裸片触点的扇入和扇出重新分布结构，能够实现重新分布的外部封装连接。如图3中所述的半导体封装可具有提高的热性能，因为倒转芯片的非作用表面暴露以供散热。此外，所述配置还允许包括额外的散热片或散热器以进一步增强热耗散。

图4和5展示半导体封装的各种其它实施例。图4的半导体封装400和图5的半导体封装500类似于图1中描述的半导体封装。举例来说，封装衬底101包括多个通孔触点107，所述通孔触点固持在一起并且被基座衬底106包围。粘合剂120安置在基座衬底的第一表面上并且封装触点160安置在通孔触点的第二表面107b上，类似于图1中所述的情况。因而，共同的元件可不描述或不详细描述。

在一个实施例中，封装衬底进一步包括互连层（interconnect level）170。如图4和5中所示，封装衬底在通孔触点上包括多个导电螺柱172或272。导电螺柱例如可形成于通孔触点的中心上。螺柱例如也可形成于通孔触点上除通孔触点的中心区以外的区域。在一个实施例中，导电螺柱272包括单个层，如图5中所示。在一个实施例中，导电螺柱272包括与通孔触点相同的导电材料。举例来说，导电螺柱包括铜层。其它适合类型的导电材料，例如与通孔触点的材料不同，也可适用。导电螺柱272的宽度和厚度小于或等于通孔触点的宽度和厚度。其它适合的宽度和厚度也可适用。

在另一实施例中，导电螺柱172可由两种或两种以上导电材料形成，形成了多层堆叠，如图4中所示。所述多层堆叠例如可包括铜、镍或其组合。其它类型的导电材料也可适用。多层堆叠例如包括第一导电层172₁和在第一导电层下面的第二导电层172₂。多层堆叠可包括超过两层。在一个实施例中，第二导电层1722接触通孔触点。第二导电层1722例如包括铜层，而第一导电层172₁包括镍层。其它适合类型的导电材料也可适用。导电螺柱172的宽度和厚度小于或等于通孔触点的宽度和厚度。其它适合的宽度和厚度也可适用。

在一个实施例中，封装衬底进一步包括绝缘层174或274，所述绝缘层安置在基座衬底106上的粘合剂120和通孔触点的第一表面107a上，填充了导电螺柱172或272之间的空间，如图4-5中所示。绝缘层174或274提供了导电螺柱之间的绝缘。在一个实施例中，绝缘层包括介电材料，例如焊接掩模或无机绝缘膜。在一个实施例中，所述绝缘层包括与基座衬底材料不同的材料。其它类型的介电材料，例如与基座衬底材料相同，也可适用。如图4-5中所示，绝缘层174或274环绕导电螺柱172或272形成。绝缘层174或274的厚度例如可实质上与导电螺柱172或272的厚度相同或比其小。

在一个实施例中，导电迹线130和连接焊盘132安置在绝缘层174和导电螺柱的顶表面上。导电迹线130或连接焊盘132可从导电螺柱172或272的侧表面延伸。在导电螺柱172包括多层堆叠的情况下，导电迹线130或连接焊盘132可从导电螺柱172的多层堆叠的两个或两个以上层延伸。在一个实施例中，导电迹线130和连接焊盘132是由与导电螺柱相同的材料，例如铜形成，如图5中所示。其它类型的导电材料，例如如图4中所示，与导电螺柱材料不同的材料，也可适用。导电迹线的厚度例如可低到约10μm。在一个实施例中，导电迹线电耦接到导电螺柱，所述导电螺柱耦接到通孔触点，形成了封装衬底的互连，如图4-5中所示。

裸片110通过粘合层150安装到封装衬底，类似于图1中所述的情况。举例来说，提供引线结合112以在封装衬底的非裸片区将裸片上的裸片焊盘耦接到导电迹线130，所述导电迹线耦接到导电螺柱172或272并且耦接到通孔触点107，如图4-5中所示。因而，裸片的特征将不描述或不详细描述。

在一个实施例中，封盖190形成于绝缘层174或274上，包封裸片110和引线结合112。在一个实施例中，封盖包围并且覆盖裸片和引线结合。在一个实施例中，封盖的第二表面190b接触绝缘层174或274和/或导电迹线130。如图4-5中所示，封盖的第二表面190b与封装衬底的基座衬底106通过粘合剂120和绝缘层174或274分开。

图6-7展示半导体封装的各种其它实施例。半导体封装600-700类似于图4-5中描述的半导体封装。因而，共同的元件可不描述或不详细描述。

在一个实施例中，导电迹线230和连接焊盘232安置在绝缘层174或274上。导电迹线和连接焊盘的厚度例如为约10μm。导电迹线和连接焊盘电耦接到导电螺柱172或272，所述导电螺柱耦接到通孔触点107，形成了封装衬底的互连。在一个实施例中，所述导电迹线和连接焊盘安置在封装衬底的裸片区中。

在一个实施例中，类似于图2-3中描述的倒装芯片的倒装芯片220安装在封装衬底的裸片区上，如图6-7中所示。裸片触点270例如安置在裸片的作用表面220b上。如所示，连接焊盘232经配置以匹配倒装芯片的裸片触点的图案。因此导电迹线230和连接焊盘232将倒装芯片的裸片触点270耦接到导电螺柱172或272并且耦接到封装衬底的通孔触点107。

封盖190形成于绝缘层174或274上，包封倒装芯片。封盖用以保护倒装芯片免受环境影响。在一个实施例中，封盖覆盖并且包围倒装芯片和裸片触点。在一个实施例中，封盖的第二表面190b接触绝缘层174或274和/或导电迹线230和连接焊盘232。如图6-7中所示，封盖的第二表面190b与封装衬底的基座衬底通过绝缘层174或274和基座衬底上的粘合剂120分开。

在另一实施例中，封盖包围倒装芯片的侧面，使倒装芯片的非作用表面暴露（未图示）。因而，封盖的第一表面190a与倒装芯片的顶或非作用表面共平面。外部散热片也可附接到裸片的非作用表面以进一步增强热耗散。

关于图4-7所述的实施例包括如关于图1-3所述的一些或所有优点。因而，这些优点将不描述或不详细描述。如图4-7的实施例中所述的封装衬底包括其它互连层，所述其它互连层包括导电螺柱。在一个实施例中，如所述，导电螺柱的宽度小于通孔触点的宽度。如所述的导电螺柱无须形成于通孔触点的中心，并且其相对于通孔触点宽度较小可允许更多的迹线，从而使得迹线的可布线性更加灵活和有效。此外，电阻降低，特别是在包括导电迹线、螺柱和通孔触点在内的封装衬底的互连结构由单一低电阻材料，例如铜形成的情况下。此进一步增强了半导体封装的性能。

图8-9展示半导体封装的各种其它实施例。半导体封装800-900类似于图1-3和4-7中描述的半导体封装。因而，共同的元件可不描述或不详细描述。

在一个实施例中，封装衬底301包括基座衬底306和多个通孔触点307，所述通孔触点从封装衬底的第一主表面延伸到第二主表面。在一个实施例中，基座衬底306包括成型化合物，例如成型环氧树脂材料。通孔触点307是由导电材料形成。举例来说，通孔触点可由整体导电材料形成。导电材料例如包括铜。其它适合类型的导电材料也可适用。通孔触点307固持在一起并且通过基座衬底306彼此隔离。封装触点160安置在导电通孔触点的第二表面307b上。

在一个实施例中，通孔触点307安置在封装衬底的周边301c-d上。如图8-9中所示，封装衬底的周边上导电通孔触点的侧表面307c-d暴露。在一个实施例中，通孔触点的第一表面307a和第二表面307b以及基座衬底的第一表面306a和第二表面306b实质上彼此共平面。假定与基座衬底的第一和第二表面不共平面的通孔触点的第一和第二表面也可适用。

在一个实施例中，封装衬底包括其它互连层。封装衬底包括多个导电螺柱372或472，所述导电螺柱在通孔触点307上并且耦接到通孔触点307，如图8-9中所示。在一个实施例中，导电螺柱372或472安置在封装衬底的裸片区和非裸片区中。在一个实施例中，导电螺柱372或472也可设于封装衬底的周边301d上的通孔触点307上。因而，安置在封装衬底的周边上的通孔触点上的导电螺柱的侧表面372c或472c暴露。

在一个实施例中，导电螺柱472包括单一层，如图9中所示。在一个实施例中，导电螺柱472包括与通孔触点相同的导电材料。举例来说，导电螺柱包括铜。其它适合类型的导电材料，例如与通孔触点的材料不同，也可适用。导电螺柱472的宽度和厚度小于或等于通孔触点的宽度和厚度。其它适合的宽度和厚度也可适用。

在另一实施例中，导电螺柱372可由两种或两种以上导电材料形成，形成了多层堆叠，如图8中所示。所述多层堆叠例如可包括铜、镍或其组合。其它类型的导电材料也可适用。多层堆叠例如包括第一导电层372₁和在第一导电层下面的第二导电层372₂。多层堆叠可包括超过两层。在一个实施例中，第二导电层3722接触通孔触点。第二导电层372₂例如包括镍层，而第一导电层372₁包括铜层。其它适合类型的导电材料也可适用。第一和第二导电层可包括任何适合的厚度和导电材料，取决于适合所需应用的所希望的电性质。

在一个实施例中，封装衬底进一步包括绝缘层374或474，所述绝缘层安置在通孔触点和基座衬底的顶表面上，填充了导电螺柱372或472之间的空间，如图8-9中所示。绝缘层提供了导电螺柱之间的绝缘。在一个实施例中，绝缘层包括介电材料，例如焊接掩模或无机绝缘膜。在一个实施例中，绝缘层包括与基座衬底材料不同的材料。其它类型的介电材料也可适用。如图8-9中所示，绝缘层环绕导电螺柱形成。绝缘层374或474的厚度例如可实质上与导电螺柱372或472的厚度相同或比其小。

在一个实施例中，导电迹线130和连接焊盘132安置在绝缘层374或474上，如图8-9中所示。导电迹线130或连接焊盘132可从导电螺柱372或472的侧表面延伸。在导电螺柱372包括多层堆叠的情况下，导电迹线130或连接焊盘132可从导电螺柱372的多层堆叠的两个或两个以上层延伸。在一个实施例中，导电迹线130和连接焊盘132是由与导电螺柱相同的材料，例如铜形成。其它类型的导电材料，例如与导电螺柱材料不同的材料，也可适用。导电迹线的厚度例如可低到约10μm。在一个实施例中，导电迹线130和连接焊盘132电耦接到导电螺柱372或472，所述导电螺柱耦接到通孔触点307，形成了封装衬底的互连，如图8-9中所示。

裸片110通过粘合层150安装到封装衬底，类似于图1中所述的情况。举例来说，提供引线结合112以在封装衬底的非裸片区将裸片上的裸片焊盘耦接到导电迹线130，所述导电迹线耦接到导电螺柱372或472并且耦接到通孔触点307，如图8-9中所示。因而，裸片的特征将不描述或不详细描述。

在一个实施例中，封盖190形成于绝缘层374或474上，包封裸片110和引线结合112。在一个实施例中，封盖包围并且覆盖裸片和引线结合。在一个实施例中，封盖的第二表面190b接触绝缘层374或474和/或导电迹线130。如图8-9中所示，封盖的第二表面190b与封装衬底的基座衬底306通过绝缘层374或474分开。

如图8-9中所示的半导体封装包括引线结合的裸片。在另一实施例中，半导体封装可包括倒装芯片裸片，类似于图2-3和6-7中描述的倒装芯片裸片。应了解，可进行修改以形成如已经针对倒装芯片应用所述的导电凸块。因而，共同的元件可不描述或不详细描述。

关于图8-9所述的实施例包括如关于图1-7所述的一些或所有优点。因而，这些优点将不描述或不详细描述。如图8-9的实施例中所述的封装衬底包括其它优点。举例来说，包括通孔触点、导电螺柱和导电迹线在内的封装衬底的互连结构安置在封装衬底的周边上。因而，封装衬底的周边上的互连结构的侧表面暴露。所述配置提高了封装的热性能。

如图1-9中所述的实施例展示具有引线结合类型裸片或倒装芯片类型裸片的半导体封装。应了解，其它适合类型的裸片，例如TSV类型（through-silicon vias，TSV）裸片和微机电系统芯片，也可适用。如图1-9中所例示的半导体封装包括单一裸片。应了解，半导体封装也可包括裸片堆叠（未图示）。裸片堆叠包括x数目的裸片，其中x≥2。此外，应了解裸片堆叠的裸片可为相同的大小或类型。假定具有不同类型和/或大小的芯片的裸片堆叠也是适用的。

图10a-j展示用于形成半导体封装的方法的实施例。如图10a中所示，提供第一成型模套1201和第二成型模套1203。在一个实施例中，第一成型模套包括空腔1205，而在一个实施例中，第二成型模套被制成具有多个突起1207和在所述突起之间的空腔1209。在另一实施例中，第一成型模套被制成具有多个突起和在所述突起之间的空腔，而第二成型模套包括空腔。如图10a中所示，多个突起预界定在第二成型模套的第一表面1203a上。突起的高度可变化，例如取决于随后形成的封装衬底的所希望的厚度。突起高度的其它适合的尺寸也可适用。在一个实施例中，突起包括直线侧壁。在其它实施例中，突起可包括锥形侧壁。假定突起的其它侧壁型态也可适用。第一和第二成型模套在装配时形成上部和下部空腔，所述上部和下部空腔界定了随后形成的封装衬底的基座衬底的形状。

衬底材料分配到成型模套组合件中，填充了第一与第二成型模套之间的空间或空腔以形成成型结构1215。在一个实施例中，衬底材料包括成型化合物，例如成型环氧树脂材料。假定其它适合类型的衬底材料也可适用。成型后，成型结构1215与成型模套分开，如图10b中所示。如所示，成型结构包括基座1217和多个突起部分1206，其中空腔或通孔1219在突起部分之间。空腔可具有锥形或直线型态，取决于如上所讨论的成型模套的突起的侧壁型态。空腔的大小可变化，例如取决于随后形成的通孔触点的所希望的大小。

工艺继续以去除成型结构的部分。在一个实施例中，去除成型结构的基座，剩下突起部分，如图10c中所示。在薄化工艺后成型结构的突起部分可称为封装衬底的基座衬底106。基座衬底例如是图案化或预界定的成型衬底，其具有多个空腔或通孔119，供容纳多个通孔触点。在一个实施例中，成型结构的基座通过研磨去除。其它适合的技术也可用以将成型结构薄化到适合的厚度，取决于封装衬底的所希望的厚度。

在另一实施例中，可任选地提供暂时性载体（未图示）。举例来说，在成型结构薄的情况下，在成型结构薄化期间成型结构可任选地附接到暂时性载体。在成型结构足够厚的情况下，在薄化工艺期间无需暂时性载体。暂时性载体例如应足够刚硬，以在去除或薄化工艺期间用作支撑物。通过非限制性实例，暂时性载体可为金属载体。各种适合类型的材料可用于形成暂时性载体。

在一个实施例中，如图10d中所示，提供导电载体1230。导电载体例如用作用于在基座衬底的空腔119中形成通孔触点，同时形成封装衬底的互连结构的一部分的基座。在一个实施例中，导电载体包括铜载体。在另一实施例中，导电载体可包括多层金属载体，例如NiAu。其它适合类型的导电载体也可适用。

在一个实施例中，粘合层1220提供于导电载体1230的第一表面1230a上以促进基座衬底106附接到导电载体。粘合层例如包括UV敏感的层压材料或热敏感的层压材料。粘合层可为提供基座衬底接合到导电载体的第一表面的任何类型的粘合剂。粘合层可呈不同的形式。举例来说，粘合层可为带状、液体状或糊状的。粘合层可使用各种技术提供于导电载体上。所采用的技术可取决于粘合剂的类型或形式。举例来说，带状粘合剂可通过层压提供于导电载体上，糊状粘合剂可通过打印提供于导电载体上，而液体状粘合剂可通过旋涂提供于导电载体上。其它适合类型的技术也可采用。

参看图10d，在一个实施例中，基座衬底的第一表面106a借助于如上所述的粘合层1220附接到导电载体的第一表面1230a。根据所用的设备和粘合剂类型，使用任何适合技术将基座衬底附接到导电载体。

在另一实施例中，在形成成型结构1215之后和在薄化成型结构之前，立即制备导电载体1230，如上所述，所述导电载体1230的第一表面1230a上设有粘合剂1220。在所述情况下，成型结构借助于粘合剂附接到导电载体的第一表面。进行薄化工艺以去除成型结构的部分。因而，导电载体可具有足够厚度以在成型结构薄化期间还用作支撑载体，以及在形成封装衬底的互连结构的部分过程中，用作用于在基座衬底的空腔中形成通孔触点的基底。

工艺继续以去除粘合层的暴露部分。在一个实施例中，粘合层的暴露部分可通过图案化工艺去除。粘合层的图案化可借助于图案化掩模层进行。粘合层的图案化可通过任何适合的蚀刻技术实现。举例来说，图案化的蚀刻掩模（未图示），例如光致抗蚀剂，提供于基座衬底的第二表面106b上。或者，基座衬底106可用作蚀刻掩模。蚀刻可使用蚀刻掩模进行，以去除未被蚀刻掩模保护的粘合层的部分。如图10e中所示，去除基座衬底的突起部分之间的空腔119中粘合层的部分。因而，暴露突起部分之间的空腔中导电载体的第一表面的部分。蚀刻例如可为湿式蚀刻或干式蚀刻。也可采用其它适合的技术以去除粘合层的部分。接触基座衬底的第一表面106a的粘合剂120留存。

图案化粘合层后，去除掩模。掩模例如可通过灰化（ashing）去除。用于去除掩模的其它技术也可适用。

参看图10f，工艺继续进行以形成封装衬底的通孔触点107。如所示，在突起部分之间的空腔或通孔119中形成通孔触点。在一个实施例中，通孔触点可为铜或铜合金。在一个实施例中，通孔触点通过镀覆形成。举例来说，可采用电化学或无电镀覆来形成通孔触点。导电载体因此用作电镀工艺的基座或衬底。一个实施例中，通孔触点可通过单个镀覆层形成。在其它实施例中，通孔触点可通过多个镀覆层形成，形成了多层堆叠通孔触点。所述多层堆叠例如可包括铜、镍、金、银、合金或其组合。其它适合的用于形成通孔触点的方法和适合类型的导电材料，包括镀覆材料，也可适用。在一些实施例中，在形成导电通孔触点之前可使用籽晶层。

在一个实施例中，通孔触点的第二表面107b实质上与基座衬底的第二表面106b共平面。在另一实施例中，通孔触点的第二表面107b与基座衬底的第二表面不共平面，如图10f中所示。举例来说，通孔触点的第二表面可高于或低于基座衬底的第二表面。假定通孔触点的第二表面低于基座衬底的第二表面可为有利的，因为所述配置提供凹槽或凹穴以在后期加工阶段更好地接纳封装触点。

工艺继续以形成封装衬底的导电迹线130和连接焊盘132，如图10g中所示。在一个实施例中，封装衬底的导电迹线130和连接焊盘132是通过图案化导电载体1230形成。导电载体的图案化可借助于图案化掩蔽层进行。导电载体的图案化可通过任何适合的蚀刻技术实现。举例来说，图案化的蚀刻掩模（未图示），例如光致抗蚀剂，提供于导电载体的第二表面1230b上。蚀刻可使用蚀刻掩模进行，以去除导电载体未被蚀刻掩模保护的部分。蚀刻例如可为各向同性蚀刻，例如湿式蚀刻。可使用各向异性蚀刻，例如反应性离子蚀刻（RIE）。用于图案化导电载体的其它技术也可适用。导电迹线130或连接焊盘132的厚度例如为约10μm。如所示，导电迹线和连接焊盘耦接到通孔触点107以形成封装衬底的互连结构。

图案化导电载体后，去除掩模。掩模例如可通过灰化去除。用于去除掩模的其它技术也可适用。

可任选地提供绝缘层140，其覆盖并填充导电迹线130和连接焊盘132之间的空间，如图10h中所示。绝缘层隔离导电迹线与连接焊盘。在一个实施例中，绝缘层包括介电材料，例如焊接掩模或无机绝缘膜。绝缘层例如可通过成型或层压技术形成。其它类型的介电材料和技术也可适用于形成绝缘层。

如所形成的封装衬底101包括具有互连结构的基座衬底106。如所示，封装衬底包括在封装衬底的裸片区105a和非裸片区105b中具有通孔触点107和导电迹线130的互连结构。

参看图10i，包括电路组件的裸片或半导体芯片110附接到封装衬底的裸片区。电路组件包括例如晶体管、电阻器、电容器和互连，从而形成IC。最终的钝化层（未图示）可形成于裸片上。最终的钝化层包括开口（未图示）以暴露裸片焊盘/触点（未图示）。包括对于裸片焊盘的开口的裸片表面可称为裸片的作用表面110b。在一个实施例中，粘合层150可用于将裸片安装到封装衬底的裸片区。举例来说，裸片的非作用表面110a借助于粘合层安装到封装衬底。粘合层例如可包括浆糊或裸片粘接膜，例如胶带。其它类型的粘合剂，例如环氧树脂，也可适用。在一个实施例中，形成引线结合112以在封装衬底上的导电迹线与裸片上的裸片焊盘之间产生电连接。

参看图10i，封盖190形成于封装衬底上。举例来说，包封材料经分配以包封裸片和引线结合。在一个实施例中，包封材料包括成型化合物，例如成型环氧树脂材料。假定其它类型的包封材料也可适用。封盖包括第一主表面190a和第二主表面190b。在一个实施例中，封盖的第二表面190b接触基座衬底106上的粘合剂120和/或导电迹线130。如所示，封盖的第二表面190b通过粘合剂和/或导电迹线与基座衬底分开。

在一个实施例中，封盖通过传递成型技术（transfer molding techniques）形成。包封材料，例如成型化合物，分配到成型组合件中以形成封盖。成型后，成型的裸片与模具分开。用于形成封盖的其它适合类型的技术也可适用。举例来说，封盖也可通过打印打印或压缩成型形成。

如图10j中所示，工艺继续进行，以形成耦接到通孔触点107的封装触点160。举例来说，封装触点形成于通孔触点的第二表面107b上。封装触点例如可包括按网格图案排列的球形结构或球状物以形成BGA型封装。因而，形成例如图1中所示的半导体封装。封装触点是由导电材料形成。封装触点例如可由焊料形成。各种类型的焊料可用于形成封装触点。举例来说，焊料可为基于铅或不基于铅的焊料。

在一些实施例中，其它类型的封装触点耦接到通孔触点。举例来说，封装触点可包括不从封装衬底的底表面突起的触点。假定不从封装衬底的底表面突起的封装触点，例如焊盘也可适用。封装触点可由除焊料以外的材料或使用其它技术形成。

如关于图10a-j所述的工艺适于引线结合类型裸片或芯片封装。所述工艺也可适用于其它类型的裸片，包括倒装芯片应用。图11a-d展示用于形成半导体封装的工艺的另一实施例。工艺类似于图10a-j中所述的工艺。因而，共同的元件可不描述或不详细描述。

参看图11a，提供部分加工的封装衬底。所述部分加工的封装衬底处于如图10f中所述的加工阶段。举例来说，形成了封装衬底的通孔触点107。通孔触点在突起部分之间的空腔或通孔中形成。在一个实施例中，通孔触点通过类似于图10f中所述的工艺和材料的工艺和材料形成。举例来说，通孔触点可包括单个或多个镀覆层。如所形成的通孔触点类似于如图10f中所述的通孔触点。因而，通孔触点的特征将不描述或不详细描述。

工艺继续以形成封装衬底的导电迹线230和连接焊盘232，如图11b中所示。在一个实施例中，封装衬底的导电迹线230和连接焊盘232是通过图案化导电载体1230形成。导电载体的图案化可借助于图案化掩蔽层进行。导电载体的图案化可通过任何适合的蚀刻技术实现。举例来说，图案化的蚀刻掩模（未图示），例如光致抗蚀剂，提供于导电载体上。蚀刻可使用蚀刻掩模进行，以去除未被蚀刻掩模保护的导电载体的部分。蚀刻例如可为各向同性蚀刻，例如湿式蚀刻。可使用各向异性蚀刻，例如反应性离子蚀刻（RIE）。用于图案化导电载体的其它技术也可适用。导电迹线230或连接焊盘232的厚度例如为约10μm。如所示，导电迹线和连接焊盘耦接到通孔触点以封装衬底的互连结构。导电载体经图案化以形成导电迹线和连接焊盘,所述导电迹线和连接焊盘耦接到封装衬底中的通孔触点，并且随后耦接到倒装芯片的裸片触点。

图案化导电载体后，去除掩模。掩模例如可通过灰化去除。用于去除掩模的其它技术也可适用。

如所形成的封装衬底包括具有互连结构的基座衬底106。如所示，封装衬底包括在封装衬底的裸片区和非裸片区中具有通孔触点107和导电迹线230的互连结构。

参看图11c，在裸片的作用表面220b上具有裸片触点270的倒装芯片220安装到裸片区105a上。在倒装芯片应用的情况下，连接焊盘232安置在封装衬底的裸片区中。如所示，连接焊盘232经配置以匹配倒装芯片的裸片触点270的图案。底填充料（未图示），例如基于环氧树脂的聚合物材料，可提供于倒装芯片与封装衬底之间的空间中。或者，倒装芯片与封装衬底之间不提供底填充料。

封盖190形成于封装衬底上。举例来说，包封材料经分配以包封倒装芯片。举例来说，包封材料经分配以填充裸片触点之间的空间中并且覆盖倒装芯片的非作用表面。在一个实施例中，包封材料是成型化合物，例如成型环氧树脂材料。假定其它类型的包封材料也可适用。

在一个实施例中，封盖通过传递成型技术形成。包封材料，例如成型化合物，分配到成型组合件中，包围倒装芯片的侧面并且覆盖倒装芯片的非作用表面以形成封盖，如图11d中所示。成型后，成型的裸片与模具分开。用于形成封盖的其它适合类型的技术也可适用。举例来说，封盖也可通过打印或压缩成型形成。

在另一实施例中，封盖通过膜辅助传递成型技术形成。举例来说，膜靠着模具的轮廓放置（未图示）。在一个实施例中，当封装衬底和裸片靠着模具放置时，膜接触倒装芯片的非作用表面。封盖包围倒装芯片的侧面，使倒装芯片的非作用表面暴露以形成类似于图3中所示的半导体封装。因而，封盖的第一表面实质上与倒装芯片的非作用表面共平面。通过提供不覆盖裸片的非作用表面的封盖帮助增强热从裸片耗散。外部散热片也可附接到裸片的非作用表面以进一步增强热耗散。

如图11d中所示，工艺继续进行以形成耦接到导电通孔触点的封装触点160。举例来说，封装触点形成于封装衬底的通孔触点的第二表面107b上，类似于图10j中所述的情况。因而，共同的特征将不描述或不详细描述。形成例如图2或3中所示的半导体封装的半导体封装。

如关于图10a-j和图11a-d所述的工艺产生优点。举例来说，在一个实施例中，通孔触点通过镀覆形成。镀覆技术的使用为控制所述通孔触点相对于所述基座衬底表面的高度提供了灵活性。举例来说，镀覆技术能够使通孔触点的第二表面相对于基座衬底的第二表面实质上共平面或不共平面，包括突起或凹进去。假定安置在基座衬底的第二表面下面或相对于其凹进去的通孔触点的第二表面是进一步有利的，因为它为更好地接纳封装触点提供凹槽或凹穴。此外，导电迹线例如通过蚀刻工艺形成。蚀刻工艺例如呈现了一种相对于其它技术，相对低成本的用于形成导电迹线的方法。

此外，如所呈现，封装衬底包括多个通孔触点，所述通孔触点固持在一起并且被基座衬底包围。因而，通孔触点不会轻易分离。此允许相对于其它类型的封装，例如热无引线阵列（TLA），提高了稳固性和可靠性，例如增强引线拉拔强度、裸片焊盘掉落等。如所形成的封装衬底在裸片和非裸片区中包括通孔触点。因而，所述工艺能够形成用作裸片的扇入和扇出重新分布结构的封装衬底，从而能够实现重新分布、扇入和扇出的外部封装连接。如图11d的替代性实施例中所述，半导体封装可具有提高的热性能，因为倒转芯片的非作用表面暴露以供散热。此外，所述配置还允许包括额外的散热片或散热器以进一步增强热耗散。

图12a-f展示用于形成半导体封装的工艺的另一实施例。工艺类似于图10a-j和图11a-d中所述的工艺。参看图12a，提供部分加工的封装衬底。所述部分加工的封装衬底处于如图10c中所述的加工阶段。举例来说，基于如已经描述的技术或其它适合的技术去除成型结构的部分，剩下突起部分。如图10c中所述，在薄化工艺后成型结构的突起部分可称为封装衬底的基座衬底106。如图12a中所示，基座衬底包括多个空腔119。因而，共同的元件可不描述或不详细描述。

参看图12b，提供导电载体或引线框架1430。导电载体例如可用作封装衬底的互连结构的一部分。在一个实施例中，导电载体包括多层堆叠。在一个实施例中，导电载体包括第一、第二和第三导电层。假定形成多层堆叠的其它层数的导电层也可适用。

在一个实施例中，第一导电层1431包括铜层。第一导电层包括第一主表面1431a和第二主表面1431b。第一导电层例如足够厚以支撑结构。具有第一主表面1433a和第二主表面1433b的第二导电层1433提供于第一导电层1431的第一主表面1431a上。在一个实施例中，第二导电层1433包括镍层。具有第一主表面1435a和第二主表面1435b的第三导电层1435形成于第二导电层的第二主表面1433a上。在一个实施例中，第三导电层包括与第一导电层相同的材料。举例来说，第三导电层包括铜。假定第三导电层也可以使用与第一导电层所不同的材料。在一个实施例中，第二导电层包括与第三导电层不同的材料。任何其它适合类型的材料可用于第二导电层，只要其提供在第二与第三导电层之间的蚀刻选择性即可。其它适合类型的材料也可用于第一、第二和第三导电层。

在一个实施例中，第二和第三导电层通过镀覆形成。举例来说，可采用电化学或无电镀覆来形成第二和第三导电层。因此导电载体的第一导电层还用作用于形成第二导电层的电镀工艺的基座或衬底，而第二导电层用作用于形成第三导电层的电镀工艺的基座或衬底。其它适合类型的技术也可用于形成第二和第三导电层。第二导电层如果具有高电阻，例如镍，那么可以足够薄。其它适合的厚度也可适用。第三导电层的厚度例如可变化到随后形成的导电迹线和连接焊盘的所需要的厚度。

在一个实施例中，粘合层1220提供于导电载体的第一表面1430a上以促进基座衬底106附接到导电载体。举例来说，粘合层提供于第三导电层1435的第二表面1435a。粘合层例如包括UV敏感的层压材料或热敏感的层压材料。任何其它适合类型的粘合材料也可使用。粘合层可为提供基座衬底接合到导电载体的第一表面的任何类型的粘合剂。粘合层可呈不同的形式。举例来说，粘合层可为带状、液体状或糊状的。粘合层可使用各种技术提供于导电载体上。所采用的技术可取决于粘合剂的类型或形式。举例来说，带状粘合剂可通过层压提供于导电载体上，糊状粘合剂可通过印刷提供于导电载体上，而液体状粘合剂可通过旋涂提供于导电载体上。其它适合类型的技术也可采用。

参看图12b，在一个实施例中，基座衬底的第一表面106a借助于如上所述的粘合层1220粘结到导电载体的第一表面1430a。根据所用的设备和粘合剂类型，使用任何适合技术将基座衬底附接到导电载体。

如图12c中所示，工艺继续以去除粘合层1220的暴露部分。在一个实施例中，粘合层的部分可通过图案化工艺去除。粘合层的图案化可借助于图案化掩模层进行。粘合层的图案化可通过任何适合的蚀刻技术实现。举例来说，图案化的蚀刻掩模（未图示），例如光致抗蚀剂，提供于基座衬底的第二表面106b上。或者，基座衬底106可用作蚀刻掩模。蚀刻可使用蚀刻掩模进行，以去除未被蚀刻掩模保护的粘合层的部分。如图12c中所示，去除基座衬底的突起部分之间的空腔119中粘合层的部分。因而，暴露突起部分之间的空腔中第三导电层1435的第一表面1435a的部分。蚀刻例如可为湿式蚀刻或干式蚀刻。也可采用其它适合的技术以去除粘合层的部分。接触基座衬底的第一表面106a的粘合剂120留存。

图案化粘合层后，去除掩模。掩模例如可通过灰化去除。用于去除掩模的其它技术也可适用。

参看图12d，工艺继续以形成封装衬底的通孔触点107。如所示，在突起部分之间的空腔或通孔119中形成通孔触点。在一个实施例中，通孔触点通过类似于图10f中所述的工艺和材料形成。举例来说，通孔触点可包括单个或多个镀覆层。因而，如所形成的通孔触点类似于如图10f中所述的通孔触点。因而，通孔触点的特征将不描述或不详细描述。

如图12e中所示，工艺继续进行，以去除导电载体的第一导电层1431和第二导电层1433。在一个实施例中，导电载体的第一和第二导电层通过蚀刻工艺去除。在一个实施例中，蚀刻工艺包括两步蚀刻工艺。第一蚀刻例如去除第一导电层1431。因此，第二导电层用作第一导电层去除期间的蚀刻停止或障壁层。第二蚀刻例如去除第二导电层1433。因为第二和第三导电层包括不同的材料，所以第二蚀刻在第三导电层的第二表面1435b上停止。因而，第三导电层不会在第二导电层去除期间过度蚀刻。蚀刻工艺，例如化学性质和其它参数，可进行修改以相对于其它材料选择性地去除所希望的材料。也可采用其它适合类型的技术去除第一和第二导电层。

在一个实施例中，如图12fi中所示，工艺继续以形成封装衬底的导电迹线130和连接焊盘132。在一个实施例中，封装衬底的导电迹线和连接焊盘是通过图案化留存的第三导电层1435形成。第三导电层的图案化可借助于图案化掩蔽层进行。第三导电层的图案化可通过任何适合的蚀刻技术实现。举例来说，图案化的蚀刻掩模（未图示），例如光致抗蚀剂，提供于第三导电层的第二表面1435b上。蚀刻可使用蚀刻掩模进行，以去除第三导电层的未被蚀刻掩模保护的部分。蚀刻例如可为各向同性蚀刻，例如湿式蚀刻。可使用各向异性蚀刻，例如反应性离子蚀刻（RIE）。用于图案化第三导电层的其它技术也可适用。如图12fi中所示，第三导电层的厚度界定了所形成的导电迹线和连接焊盘的厚度。如所示，导电迹线和连接焊盘耦接到通孔触点160以形成封装衬底的互连结构。

图案化第三导电层后，去除掩模。掩模例如可通过灰化去除。用于去除掩模的其它技术也可适用。

可任选地提供绝缘层，其覆盖并填充导电迹线与连接焊盘之间的空间，类似于图10h中所述的情况。包括图10i中类似描述的电路组件的裸片附接到封装衬底的裸片区。工艺如图10i中类似描述继续并且继续进行。因而，这些工艺步骤将不描述或不详细描述。工艺继续，直到形成类似于图1中所示封装的封装。

在另一实施例中，封装衬底的导电迹线230和连接焊盘232在去除导电载体1430的第一导电层1431和第二导电层1433后形成，如图12fii中所示。封装衬底的导电迹线和连接焊盘例如是通过图案化第三导电层1435形成。第三导电层的图案化类似于关于图11b所述的图案化。如图12fii中所示，第三导电层的厚度界定了所形成的导电迹线和连接焊盘的厚度。如所示，在封装衬底的裸片区中形成的连接焊盘耦接到通孔触点以形成封装衬底的互连结构。第三导电层经图案化以形成导电迹线和连接焊盘，所述导电迹线和连接焊盘耦接到通孔触点的，并且随后耦接到倒装芯片的裸片触点。

在形成导电迹线和连接焊盘后，在裸片的作用表面上具有裸片触点的倒装芯片220安装到裸片区上，类似于关于图11c所述的情况。工艺如图11c中类似描述继续并且继续进行。因而，这些工艺步骤将不描述或不详细描述。工艺继续，直到形成类似于图2或图3中所示封装的封装。

关于图12a-f所述的实施例包括如关于图10a-j和图11a-d所述的一些或所有优点。因而，这些优点将不描述或不详细描述。如关于图12a-f所述的实施例产生额外的优点。如所述，基座衬底通过使用成型技术形成。基座衬底的厚度例如可由成型模套上突起的高度界定。因此，所述方法提供了灵活性并且允许各种厚度的基座衬底或封装衬底形成。

此外，在一个实施例中，第二和第三导电层，例如镍和铜层等，镀覆到第一导电层上以形成导电载体供更好地处理。举例来说，第二导电层，例如镍等，在第一导电层去除期间充当障壁。因而，第三导电层和通孔触点不会在第一导电层去除期间过度蚀刻。

如所述，图12a-f中用于形成导电迹线的导电载体的第三导电层通过镀覆形成。此允许更好地控制导电迹线的厚度。举例来说，可形成具有较细或较薄型态的导电迹线。具有较薄型态的导电迹线需要较短的蚀刻时间，使得工艺较容易控制并且减少过度蚀刻到通孔触点中的风险。此外，镀覆技术不需要对载体平面度的严紧控制。

图13a-f展示用于形成半导体封装的工艺的另一实施例。工艺类似于图10a-j、图11a-d和图12a-f中所述的工艺。因而，共同的元件可不描述或不详细描述。

参看图13a，提供部分加工的封装衬底。所述部分加工的封装衬底处于如图12d中所述的加工阶段。举例来说，提供导电载体1430并且在突起部分之间的空腔或通孔119中形成通孔触点107。导电载体通过如图12b中所述的工艺和材料形成，而在一个实施例中，导电通孔触点通过类似于图10f中所述的工艺和材料形成。因而，导电载体1430和通孔触点107的特征将不描述或不详细描述。

参看图13b，通过去除导电载体1430的第一导电层1431，工艺继续。在一个实施例中，蚀刻工艺可进行以去除第一导电层。用于去除第一导电层的其它技术也可适用。蚀刻例如去除第一导电层并且停止在第二导电层的第二表面1433b。因而，第二导电层用作蚀刻停止层。

在一个实施例中，工艺继续以形成封装衬底的其它互连层。如图13c中所示，工艺继续以在通孔触点上形成导电螺柱172并且耦接到通孔触点。在一个实施例中，去除第二导电层1433和第三导电层1435的部分以形成导电螺柱172。在一个实施例中，导电载体1430的第二和第三导电层经图案化，以产生界定导电螺柱172的图案，其中空间1519存在于导电螺柱之间，如图13c中所示。导电螺柱例如可形成于通孔触点的中心上。导电螺柱形成于除通孔触点的中心以外的区域上也可适用。导电载体的第二和第三导电层的图案化可借助于图案化掩蔽层进行。第二和第三导电层的图案化可通过任何适合的蚀刻技术实现。举例来说，图案化的蚀刻掩模（未图示），例如光致抗蚀剂，提供于第一导电层1431上。两步蚀刻工艺可使用蚀刻掩模进行，以去除第二和第三导电层的未被蚀刻掩模保护的部分。第一蚀刻例如去除未被掩模保护的第二导电层1433的部分。因此，第三导电层1435在第二导电层的部分去除期间用作蚀刻停止层。第二蚀刻例如去除未被掩模保护的第三导电层1435的部分。第二蚀刻例如停止在基座衬底上的粘合剂120。用于图案化第二和第三导电层的其它技术也可适用。

在一个实施例中，如所形成的导电螺柱包括如图13c中所示的多层堆叠。如所形成的导电螺柱的宽度和厚度例如可小于或等于通孔触点的宽度和厚度。其它适合的宽度也可适用。如所示，导电螺柱的厚度对应于导电载体的第二和第三导电层的厚度。

提供绝缘层174，其覆盖并填充导电螺柱172之间的空间，如图13d中所示。绝缘层提供了导电螺柱之间的绝缘。在一个实施例中，绝缘层包括介电材料，例如焊接掩模或无机绝缘膜。绝缘层例如可通过成型或层压技术形成。用于形成绝缘层的其它类型的介电材料和技术也可适用。如图13d中所示，绝缘层环绕导电螺柱形成，暴露导电螺柱的第一表面172a。绝缘层的厚度例如可实质上与导电螺柱的厚度相同或比其小。

参看图13e，工艺继续以形成导电迹线130和连接焊盘132。在一个实施例中，导电迹线和连接焊盘由与导电螺柱不同的材料形成。其它类型的导电材料，例如与导电螺柱相同，也可适用。在一个实施例中，导电迹线和连接焊盘通过镀覆形成。举例来说，可采用电化学或无电镀覆来形成导电迹线和连接焊盘。因此导电螺柱的第一导电层还用作电镀工艺的基座或衬底。用于形成导电迹线和连接焊盘的其它适合方法也可使用。导电迹线或连接焊盘的厚度例如可低到约10μ。如所示，导电迹线形成于封装衬底的裸片和非裸片区中的绝缘层174和导电螺柱的顶表面上，并且电耦接到导电螺柱172。导电迹线130可从导电螺柱172的侧表面延伸。在导电螺柱172包括多层堆叠的情况下，导电迹线130可从导电螺柱172的多层堆叠的两个或两个以上层延伸。

包括图10i中类似描述的电路组件的裸片110通过粘合层150附接到封装衬底的裸片区。工艺如图10i中类似描述继续并且继续进行。因而，这些工艺步骤将不描述或不详细描述。工艺继续，直到形成如图13fi中所示的类似于图4中所示封装的封装。

在另一实施例中，如图13d中所述，封装衬底的导电迹线230和连接焊盘232在形成绝缘层174后形成。在一个实施例中，导电迹线和连接焊盘由与导电螺柱不同的材料形成。其它类型的导电材料，例如与导电螺柱相同，也可适用。在一个实施例中，导电迹线和连接焊盘通过镀覆形成。举例来说，可采用电化学或无电镀覆来形成导电迹线和连接焊盘。因此导电螺柱的第一导电层还用作电镀工艺的基座或衬底。用于形成导电迹线和连接焊盘的其它适合方法也可使用。导电迹线或连接焊盘的厚度例如可低到约10μm。如所示，导电迹线和连接焊盘形成于封装衬底的裸片区中的绝缘层174上，并且电耦接到导电螺柱172。导电迹线和连接焊盘耦接到导电螺柱，并且随后耦接到倒装芯片的裸片触点270。

在形成导电迹线和连接焊盘后，在裸片的作用表面上具有裸片触点270的倒装芯片220安装到裸片区上，类似于关于图11c所述的情况。工艺如图11c中类似描述继续并且继续进行。因而，这些工艺步骤将不描述或不详细描述。工艺继续，直到形成如图13fii中所示的类似于图6中所示封装的封装。

图14a-e展示用于形成半导体封装的工艺的另一实施例。工艺类似于图10a-j、图11a-d、图12a-f和图13a-f中所述的工艺。因而，共同的元件可不描述或不详细描述。

参看图14a，提供部分加工的封装衬底。所述部分加工的封装衬底处于如图13b中所述的加工阶段。举例来说，通孔触点107形成于突起部分之间的空腔或通孔中并且导电载体1430的第一导电层1431被去除。

工艺继续以去除第二导电层1433。在一个实施例中，蚀刻工艺可进行以去除第二导电层。因为第二和第三导电层包括不同的材料，所以蚀刻例如停止在第三导电层的第二表面1435b上，暴露了第三导电层的表面。用于去除第二导电层的其它技术也可适用。

参看图14b，工艺继续以形成封装衬底的其它互连层170。工艺继续以在导电通孔触点上形成导电螺柱272。如图14b中所示，工艺继续以在通孔触点上形成导电螺柱272。在一个实施例中，去除第三导电层1435的部分以形成导电螺柱。在一个实施例中，导电载体的第三导电层经图案化，以产生界定导电螺柱272的图案，其中空腔或通孔1619在导电螺柱之间，如图14b中所示。导电载体的第三导电层的图案化可借助于图案化掩蔽层进行。第三导电层的图案化可通过任何适合的蚀刻技术实现。举例来说，图案化的蚀刻掩模（未图示），例如光致抗蚀剂，提供于第三导电层上。蚀刻工艺可使用蚀刻掩模进行，以去除未被蚀刻掩模保护的第三导电层的部分。用于图案化第二和第三导电层的其它技术也可适用。如图14b中所示，去除未被掩模保护的第三导电层的部分。

如所形成的导电螺柱272包括单个导电层。如所形成的导电螺柱的宽度和厚度例如可小于或等于通孔触点的宽度和厚度。其它适合的宽度也可适用。如所示，导电螺柱的厚度对应于第三导电层1435的厚度。

提供绝缘层274，其覆盖并填充导电螺柱272之间的空间，如图14c中所示。绝缘层提供了导电螺柱之间的绝缘。在一个实施例中，绝缘层包括介电材料，例如焊接掩模或无机绝缘膜。绝缘层例如可通过成型或层压技术形成。用于形成绝缘层的其它类型的介电材料和技术也可适用。如图14c中所示，绝缘层环绕导电螺柱形成，暴露了导电螺柱的第一表面272a。绝缘层274的厚度例如可实质上与导电螺柱272的厚度相同或比其小。

工艺继续以在绝缘层274上形成导电迹线130和连接焊盘132，并且所述导电迹线和连接焊盘耦接到导电螺柱272。在一个实施例中，导电迹线130和连接焊盘132是由与导电螺柱272相同的材料，例如铜形成。其它类型的导电材料，例如与导电螺柱不同，也可适用。在一个实施例中，导电迹线和连接焊盘通过镀覆形成。举例来说，可采用电化学或无电镀覆来形成导电迹线和连接焊盘。因此导电螺柱272还用作电镀工艺的基座或衬底。用于形成导电迹线的其它适合方法也可使用。导电迹线或连接焊盘的厚度例如可低到约10μm。如所示，导电迹线形成于封装衬底的裸片和非裸片区中的绝缘层274和导电螺柱的顶表面上，并且电耦接到导电螺柱272。导电迹线130可从导电螺柱272的侧表面延伸。

参看图14ei，包括图12i中类似描述的电路组件的裸片110通过粘合层150附接到封装衬底的裸片区。工艺如图10i中类似描述继续并且继续进行。因而，这些工艺步骤将不描述或不详细描述。工艺继续，直到形成如图14ei中所示的类似于图5中所示封装的封装。

在另一实施例中，如图14c中所述，封装衬底的导电迹线230和连接焊盘232在形成绝缘层274后形成。在一个实施例中，导电迹线和连接焊盘是由与导电螺柱272相同的材料，例如铜形成。其它类型的导电材料，例如与导电螺柱不同，也可适用。在一个实施例中，导电迹线和连接焊盘通过镀覆形成。举例来说，可采用电化学或无电镀覆来形成导电迹线和连接焊盘。因此导电螺柱272还用作电镀工艺的基座或衬底。用于形成导电迹线和连接焊盘的其它适合方法也可使用。导电迹线或连接焊盘的厚度例如可低到约10μm。如所示，导电迹线形成于封装衬底的裸片区中的绝缘层274和导电螺柱272的顶表面上，并且电耦接到导电螺柱272。导电迹线和连接焊盘耦接到导电螺柱272，并且随后耦接到倒装芯片的裸片触点270。

在形成导电迹线和连接焊盘后，在裸片的作用表面上具有裸片触点270的倒装芯片220安装到裸片区上，类似于关于图11c所述的情况。工艺如图11c中类似描述继续并且继续进行。因而，这些工艺步骤将不描述或不详细描述。工艺继续，直到形成类似于图7中所示封装的封装。

关于图13a-f和图14a-e所述的实施例包括如关于图10a-j、图11a-d和图12a-f所述的一些或所有优点。因而，这些优点将不描述或不详细描述。如关于图13a-f和图14a-e所述的实施例产生其它优点。图13a-f和图14a-e的实施例包括形成封装衬底的其它互连层。其它互连层包括导电螺柱。如所述，导电螺柱的宽度小于通孔触点的宽度。如所述的导电螺柱无须形成于通孔触点的中心，并且其相对于通孔触点宽度较小可允许更多的迹线，从而使得迹线的可布线性更加灵活和有效。

此外，如图13a-f和图14a-e中所述的实施例的导电迹线通过镀覆形成。所述技术允许形成细间距的迹线，产生较薄的封装。在图14a-e中所述的实施例中，第二导电层可在去除第一导电层后去除。此允许导电螺柱由单一材料形成，所述材料是与通孔触点相同的材料。此外，电阻降低，特别是在包括导电迹线、螺柱和通孔触点在内的封装衬底的互连结构由单一材料形成的情况下。此进一步增强了半导体封装的性能。此外，如图14a-e的实施例中所述的导电螺柱具有较薄的型态。此能够形成更薄的封装。

图15a-h展示用于形成半导体封装的工艺的另一实施例。工艺包括类似于图10a-j、图11a-d、图12a-f和图13a-f和14a-e中所述工艺的工艺。因而，共同的工艺可不描述或不详细描述。参看图15a，提供导电载体1430。导电载体1430类似于图12b中所述的导电载体。用于形成导电载体的材料、厚度和工艺类似于图12b中所述的导电载体。因而，共同的元件可不描述或不详细描述。在一个实施例中，如随后将描述，导电载体还用作封装衬底中的通孔触点，同时形成封装衬底的互连结构的一部分。

工艺继续以去除第一导电层1431的部分。在一个实施例中，导电载体1430的第一导电层1431经图案化，以产生界定了封装衬底的通孔触点307的图案，其中空腔或通孔1719在通孔触点之间。导电载体的第一导电层的图案化可借助于图案化掩蔽层进行。第一导电层的图案化可通过任何适合的蚀刻技术实现。举例来说，图案化的蚀刻掩模（未图示），例如光致抗蚀剂，提供于导电载体上。蚀刻可使用蚀刻掩模进行，以去除未被蚀刻掩模保护的第一导电层的部分。蚀刻例如可为各向同性蚀刻，例如湿式蚀刻。可使用各向异性蚀刻，例如反应性离子蚀刻（RIE）。因为第一和第二导电层包括不同的材料，所以蚀刻例如停止在第二导电层1433的第二表面1433b上，暴露了第二导电层的表面。因而，第二导电层用作蚀刻停止层。用于图案化第一导电层的其它技术也可适用。

图案化第一导电层后，去除掩模。掩模例如可通过灰化去除。用于去除掩模的其它技术也可适用。

通过在导电载体上形成衬底材料，工艺继续。在一个实施例中，衬底材料分配在导电载体上并且填充通孔触点307之间的空腔1719。在一个实施例中，衬底材料是成型化合物，例如成型环氧树脂材料。假定其它适合类型的衬底材料也可适用。

在一个实施例中，衬底材料通过传递成型技术形成。成型材料例如分配到成型组合件中，填充通孔触点之间的空腔。成型后，成型的结构与模具分开。用于形成衬底材料的其它适合类型的技术也可适用。举例来说，衬底材料也可通过打印、膜辅助成型或或压缩成型形成。

工艺继续以去除成型结构的部分。在一个实施例中，去除第一导电层上成型材料的过量部分。在一个实施例中，通过研磨去除第一导电层上成型材料的过量部分。其它适合的技术也可用以去除成型材料的过量部分。在一个实施例中，进行研磨工艺以去除成型材料的过量部分并且停止在通孔触点的第二表面307b上，在通孔触点之间留下成型材料，如图15c中所示。在研磨工艺后留存在导电通孔触点之间的成型材料可称为封装衬底的基座衬底。成型材料还用作绝缘层，在相邻的通孔触点之间提供电隔离。

在一个实施例中，工艺继续以形成封装衬底的其它互连层。工艺继续以在通孔触点上形成导电螺柱372。在一个实施例中，去除第二和第三导电层的部分以形成导电螺柱372。在一个实施例中，导电载体的第二导电层1433和第三导电层1435经图案化，以产生界定了导电螺柱的图案，其中空间1739在导电螺柱之间，如图15d中所示。导电载体的第二和第三导电层的图案化可借助于图案化掩蔽层进行。第二和第三导电层的图案化可通过任何适合的蚀刻技术实现。举例来说，图案化的蚀刻掩模（未图示），例如光致抗蚀剂，提供于第三导电层上。两步蚀刻工艺可使用蚀刻掩模进行，以去除未被蚀刻掩模保护的第二和第三导电层的部分。第一蚀刻例如去除未被掩模保护的第三导电层1435的部分。因此，第二导电层1433在第三导电层1435的部分去除期间用作蚀刻停止层。第二蚀刻例如去除未被掩模保护的第二导电层1433的部分。第二蚀刻例如停止在导电通孔触点的第一表面307a。用于图案化第二和第三导电层的其它技术也可适用。

在一个实施例中，如所形成的导电螺柱372包括如图15d中所示的多层堆叠3721-2。如所形成的导电螺柱的宽度和厚度例如可小于或等于通孔触点的宽度和厚度。其它适合的宽度也可适用。如所示，导电螺柱的厚度对应于导电载体的第二和第三导电层的厚度。

提供绝缘层374，其覆盖并填充导电螺柱372之间的空间，如图15e中所示。绝缘层提供了导电螺柱之间的绝缘。在一个实施例中，绝缘层包括介电材料，例如焊接掩模或无机绝缘膜。绝缘层例如可通过成型或层压技术形成。用于形成绝缘层的其它类型的介电材料和技术也可适用。如图15e中所示，绝缘层环绕导电螺柱形成，暴露了导电螺柱的第一表面372a。绝缘层374的厚度例如可实质上与导电螺柱372的厚度相同或比其小。

工艺继续以形成封装衬底的导电迹线130和连接焊盘132，如图15f中所示。在一个实施例中，导电迹线130和连接焊盘132是由与导电螺柱相同的材料形成。其它类型的导电材料，例如与导电螺柱不同，也可适用。在一个实施例中，导电迹线130和连接焊盘132通过镀覆形成。举例来说，可采用电化学或无电镀覆来形成导电迹线和连接焊盘。因此导电螺柱372的第一导电层3721和/或第二导电层3722还用作电镀工艺的基座或衬底。用于形成导电迹线和连接焊盘的其它适合方法也可使用。导电迹线或连接焊盘的厚度例如可低到约10μm。如所示，导电迹线形成于封装衬底的裸片和非裸片区中的绝缘层374和导电螺柱372的顶表面上，并且电耦接到导电螺柱372。导电迹线130可从导电螺柱372的侧表面延伸。在导电螺柱372包括多层堆叠的情况下，导电迹线130可从导电螺柱372的多层堆叠的两个或两个以上层延伸。

包括图10i中类似描述的电路组件的裸片110通过粘合层150附接到封装衬底的裸片区，如图15g中所示。工艺如图10i中类似描述继续并且继续进行。因而，这些工艺步骤将不描述或不详细描述。工艺继续，直到形成如图15h中所示的类似于图8中所示封装的封装。

图16a-g展示用于形成半导体封装的工艺的另一实施例。工艺包括类似于图10a-j、图11a-d、图12a-f和图13a-f、图14a-e和图15a-h中所述工艺的工艺。因而，共同的元件可不描述或不详细描述。参看图16a，提供部分加工的封装衬底。所述部分加工的封装衬底处于如图15c中所述的加工阶段。举例来说，成型材料例如保持在通孔触点307之间的空腔中。在研磨工艺后留存在通孔触点之间的成型材料可称为封装衬底的基座衬底306。成型材料还用作绝缘层，在相邻的通孔触点之间提供电隔离。

如图16b中所示，通过去除导电载体的第二导电层1433和第三导电层1435，工艺继续。在一个实施例中，导电载体的第二和第三导电层通过蚀刻工艺去除。举例来说，蚀刻工艺可为两步蚀刻工艺。第一蚀刻例如去除第三导电层1435。因此，第二导电层1433在第三导电层1435去除期间用作蚀刻停止层。第二蚀刻例如去除第二导电层1433。第二蚀刻例如停止在通孔触点的第一表面307a。也可采用其它适合类型的技术去除第二和第三导电层。

参看图16c，工艺继续以形成封装衬底的其它互连层。在一个实施例中，绝缘层474提供于通孔触点的第一表面307a和基座衬底306a上，如图16c中所示。在一个实施例中，绝缘层包括感光性介电材料，例如UV敏感的层压材料。绝缘层474的厚度界定了随后形成的导电螺柱472的厚度。绝缘层例如可通过成型或层压技术形成。其它类型的介电材料和沉积技术也可适用于形成绝缘层。

工艺继续以去除绝缘层的部分。在一个实施例中，绝缘层474经图案化，以产生空腔1819，所述空腔界定了将形成封装衬底的导电螺柱472的位置，如图16c中所示。举例来说，空腔的宽度小于通孔触点的宽度。绝缘层的图案化可借助于图案化掩蔽层进行。绝缘层的图案化可通过任何适合的蚀刻技术实现。举例来说，图案化的蚀刻掩模（未图示），例如光致抗蚀剂，提供于绝缘层上。蚀刻可使用蚀刻掩模进行，以去除未被蚀刻掩模保护的绝缘层的部分。蚀刻例如可为各向同性蚀刻，例如湿式蚀刻。可使用各向异性蚀刻，例如反应性离子蚀刻（RIE）。用于图案化绝缘层的其它技术也可适用。

如图16d中所示，工艺继续以在通孔触点307上形成导电螺柱472。在一个实施例中，导电螺柱472可由单一导电材料形成。导电螺柱例如可包括与通孔触点相同的材料。在另一实施例中，导电螺柱可由两种或两种以上导电材料形成，形成了多层堆叠。所述多层堆叠例如可包括铜、镍或其组合。其它类型的导电材料也可适用。

在一个实施例中，导电螺柱472通过镀覆形成。举例来说，可采用电化学或无电镀覆来形成导电螺柱。因此，可镀覆一个或一个以上层以形成导电螺柱。因此通孔触点的第一表面307a还用作电镀工艺的基座或衬底。用于形成导电螺柱的其它适合方法也可使用。导电螺柱的厚度例如可与绝缘层474的厚度几乎相同或比其小。

工艺继续以形成封装衬底的导电迹线和连接焊盘，如图16e中所示。在一个实施例中，导电迹线130和连接焊盘132是由与导电螺柱相同的材料形成。其它类型的导电材料，例如与导电螺柱不同，也可适用。在一个实施例中，导电迹线130和连接焊盘132通过镀覆形成。举例来说，可采用电化学或无电镀覆来形成导电迹线和连接焊盘。因此导电螺柱的第一表面472a还用作电镀工艺的基座或衬底。用于形成导电迹线和连接焊盘的其它适合方法也可使用。导电迹线或连接焊盘的厚度例如可低到约10μm。如所示，导电迹线和连接焊盘形成于封装衬底的裸片和非裸片区中的绝缘层474和导电螺柱的顶表面上，并且电耦接到导电螺柱472。

包括图10i中类似描述的电路组件的裸片110通过粘合层150附接到封装衬底的裸片区，如图16f中所示。工艺如图10i中类似描述继续并且继续进行。因而，这些工艺步骤将不描述或不详细描述。工艺继续，直到形成如图16g中所示的类似于图9中所示封装的封装。

关于图15a-h和图16a-g所述的实施例包括如关于图10a-j、图11a-d、图12a-f、图13a-f和图14a-e所述的一些或所有优点。因而，这些优点将不描述或不详细描述。如关于图15a-h和图16a-g所述的实施例产生其它优点。举例来说，第二导电层在去除第一导电层的部分以形成通孔触点期间充当障壁。因而，通孔触点的厚度可取决于如所提供的第一导电层的厚度而变化。此外，如图15a-h和图16a-g的实施例中所述的通孔触点通过蚀刻工艺形成。所述技术提供了一种相对于其它技术，成本较低的形成通孔触点的方法。

如图15a-h和图16a-g中所述的实施例允许包括通孔触点、导电螺柱和导电迹线在内的互连结构在封装衬底的周边上形成。因而，封装衬底的周边上的互连结构的侧表面暴露。所述配置提高了封装的热性能或可用作夹箍连接的雉堞形引线（castellation leads）。

如图10a-j、图11a-d、图12a-f、图13a-f、图14a-e、图15a-h和图16a-g中所述的实施例提供了灵活性并且可基于设计要求定制。举例来说，对于希望较大间距的应用，例如焊点引脚应用，可采用蚀刻工艺。另一方面，对于需要较小间距和高密度线/空间区（例如导电迹线）的应用，可使用镀覆工艺。通过镀覆工艺形成的线/空间间距是有利的，因为其较细并且更稳定。

图17-18展示封装衬底的各种实施例的第一表面的顶视图。举例来说，图17展示如图1-3中所述的实施例的第一表面的顶视图。如图17中所示，取决于化学蚀刻技术的能力，一个导电迹线能够在间距A内的两个通孔触点之间通过。另一方面，图18展示如图4-9中所述的实施例的第一表面的顶视图。参看图18，封装衬底包括导电螺柱。对于相同的间距A，导电螺柱能够使至少两个或两个以上迹线在两个通孔触点之间通过，取决于导电螺柱的宽度。此外，导电螺柱无须定位在通孔触点的中心，使得迹线的可布线性更加灵活和有效。

本发明可在不偏离其精神或基本特征下以其它特定形式体现。因此，认为上述实施例在各个方面是例示性的，而不是限制本文所述的本发明。

Claims (24)

1.一种用于形成半导体封装的方法，其包含：

提供具有第一和第二主表面的封装衬底，其中所述封装衬底包含具有成型材料的基座衬底和多个互连结构，所述互连结构包括延伸穿过所述封装衬底的所述第一主表面到所述第二主表面的通孔触点；

提供在其第一或第二表面上具有导电触点的裸片，其中所述裸片的所述导电触点电耦接到所述互连结构；以及

在所述封装衬底上形成封盖以包封所述裸片。

2.根据权利要求1所述的方法，其中提供所述封装衬底包含：提供具有多个空腔的图案化成型衬底以形成所述基座衬底。

3.根据权利要求2所述的方法，其中所述图案化成型衬底通过以下形成：

将第一和第二成型模套装配，其中所述第二成型模套界定有用多个被空腔分开的突起；以及

将所述成型材料分配到所述成型模套组合件中以形成具有基座和多个突起部分的成型结构；以及

去除所述成型结构的基座。

4.根据权利要求2所述的方法，其中所述通孔触点通过以下形成：

提供具有第一和第二表面的导电载体，其中所述第一表面被制成具有粘合层；

通过所述粘合层将所述基座衬底附接到所述导电载体上；

将所述粘合层图案化以暴露所述空腔中所述导电载体的部分；以及

将导电材料镀覆在所述导电载体的暴露部分上以形成所述通孔触点。

5.根据权利要求4所述的方法，其包含形成导电迹线，所述导电迹线耦接到所述通孔触点以形成所述互连结构。

6.根据权利要求5所述的方法，其中形成所述导电迹线包含：

通过掩模和蚀刻工艺将所述导电载体的所述第二表面图案化。

7.根据权利要求5所述的方法，其中：

所述导电载体包含第一、第二和第三导电层，其中所述第二和第三导电层通过镀覆形成，并且包含

去除所述第一和第二导电层；以及

将所述第三导电层图案化以形成所述导电迹线。

8.根据权利要求7所述的方法，其中所述第三导电层的厚度界定所述导电迹线的厚度。

9.根据权利要求4所述的方法，其中：

所述导电载体包含第一、第二和第三导电层，其中所述第二和第三导电层通过镀覆形成；并且包含

形成所述封装衬底的其它互连层，其中形成所述其它互连层包含形成多个耦接到所述通孔触点的导电螺柱，所述导电螺柱的宽度小于所述通孔触点的宽度。

10.根据权利要求9所述的方法，其中形成所述多个导电螺柱包含：

去除所述第一导电层；以及

将所述第二和第三导电层图案化以形成所述导电螺柱。

11.根据权利要求9所述的方法，其中形成所述多个导电螺柱包含：

去除所述第一和第二导电层；以及

将所述第三导电层图案化以形成所述导电螺柱。

12.根据权利要求9所述的方法，其包含形成导电迹线，所述导电迹线耦接到所述导电螺柱，其中所述通孔触点、导电螺柱和导电迹线形成所述互连结构。

13.根据权利要求1所述的方法，其中提供所述封装衬底包含：

提供导电载体，所述导电载体经图案化以产生界定所述封装衬底的通孔触点和多个空腔的图案；以及

用成型材料填充所述空腔以形成所述封装衬底的基座衬底。

14.根据权利要求13所述的方法，其中：

所述导电载体包含第一、第二和第三导电层，其中所述第二和第三导电层通过镀覆形成；并且

所述第一导电层经图案化以界定所述通孔触点。

15.根据权利要求14所述的方法，其包含形成所述封装衬底的其它互连层，其中形成所述其它互连层包含形成多个耦接到所述通孔触点的导电螺柱，所述导电螺柱的宽度小于所述通孔触点的宽度。

16.根据权利要求15所述的方法，其中形成所述多个导电螺柱包含将所述第二和第三导电层图案化以形成所述导电螺柱。

17.根据权利要求15所述的方法，其中形成所述多个导电螺柱包含：

去除所述第二和第三导电层；

提供具有空腔的介电层，所述空腔界定待在所述封装衬底上形成的所述导电螺柱的位置，其中所述空腔暴露所述通孔触点的部分；以及

将导电材料镀覆在所述通孔触点的暴露部分上以形成所述导电螺柱。

18.根据权利要求15所述的方法，其包含形成导电迹线，所述导电迹线耦接到所述导电螺柱，其中所述通孔触点、导电螺柱和导电迹线形成所述互连结构。

19.根据权利要求18所述的方法，其中所述导电迹线通过镀覆形成。

20.一种半导体封装，其包含：

具有第一和第二主表面的封装衬底，其中所述封装衬底包含具有成型材料的基座衬底和多个互连结构，所述互连结构包括延伸穿过所述封装衬底的所述第一主表面到所述第二主表面的通孔触点；

在其第一或第二表面上具有导电触点的安置在所述封装衬底上的裸片，其中所述裸片的所述导电触点电耦接到所述互连结构；以及

安置在所述封装衬底上并且包封所述裸片的封盖。

21.根据权利要求20所述的半导体封装，其包含：

在所述基座衬底上的粘合剂，其中所述封盖通过所述粘合剂与所述基座衬底分开。

22.根据权利要求20所述的半导体封装，其中所述封装衬底包含具有多个耦接到所述通孔触点的导电螺柱的其它互连层，其中所述导电螺柱的宽度小于所述通孔触点的宽度。

23.根据权利要求22所述的半导体封装，其中所述封装衬底包含耦接到所述导电螺柱的导电迹线，其中所述通孔触点、导电螺柱和所述导电迹线形成所述封装衬底的互连结构。

24.根据权利要求20所述的半导体封装，其中所述封装衬底包括安置在所述封装的周边上的通孔触点并且其中在所述封装的所述周边上的所述通孔触点的侧表面暴露。